CN112201583B - 包含sgt结构的mosfet器件的制作方法 - Google Patents
包含sgt结构的mosfet器件的制作方法 Download PDFInfo
- Publication number
- CN112201583B CN112201583B CN202011166436.XA CN202011166436A CN112201583B CN 112201583 B CN112201583 B CN 112201583B CN 202011166436 A CN202011166436 A CN 202011166436A CN 112201583 B CN112201583 B CN 112201583B
- Authority
- CN
- China
- Prior art keywords
- substrate
- sgt
- hole
- forming
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000000034 method Methods 0.000 title claims description 28
- 239000010410 layer Substances 0.000 claims abstract description 112
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000011229 interlayer Substances 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 44
- 229920005591 polysilicon Polymers 0.000 claims description 44
- 150000002500 ions Chemical group 0.000 claims description 31
- -1 Boron ions Chemical class 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了一种包含SGT结构的MOSFET器件的制作方法,包括:在衬底内形成多个间隔的SGT结构;在相邻的所述SGT结构之间的所述衬底内形成P阱区和N型重掺杂区,所述N型重掺杂区位于所述P阱区的上方;在衬底上形成层间介质层并覆盖SGT结构;刻蚀层间介质层以形成第一部分通孔;在第一部分通孔内形成侧墙覆盖第一部分通孔的侧壁;以侧墙为掩膜刻蚀N型重掺杂区和P阱区以形成第二部分通孔;去除侧墙,并且向位于第二部分通孔下方的P阱区内进行离子注入形成离子区;填充第一部分通孔和第二部分通孔形成第一部分通孔层和第二部分通孔层,第一部分通孔层大于第二部分通孔层,第一部分通孔层覆盖N型重掺杂区。可以减少通孔层与N型重掺杂区的接触电阻。
Description
技术领域
本发明涉及半导体技术领域,尤其是涉及一种包含SGT结构的MOSFET器件的制作方法。
背景技术
图1是现有技术的包含SGT(屏蔽栅沟槽型,Shield Gate Trench)结构的MOSFET器件的结构示意图,这里的SGT结构为左右结构,具体包括:衬底110,在衬底110内形成的多个SGT结构120,以及位于衬底110内并且作为沟道的P阱区130和位于P阱区130内的N型重掺杂区140(Nplus区),并且,P阱区130靠近衬底110的表面,N型重掺杂区140靠近P阱区130的表面。还包括位于多个SGT结构120上的层间介质层150,以及位于层间介质层150、N型重掺杂区140和P阱区130内的通孔层160,通孔层160下面的P阱区130内有注入离子的离子区170。然而随着整个器件尺寸的缩小,SGT结构120之间的空隙也再减小,导致向通孔层160下面的P阱区130内注入离子以形成离子区170时,离子极易扩散至SGT沟道附近,从而影响MOSFET器件的阈值电压,因此通孔层只能保持较小尺寸来防止离子扩散至沟道附近,然而,这样又带来其他问题,例如,现有技术的通孔层160做成上大下小的锥形的形状以使得通孔层160的底部尺寸较小来保持离子区170的尺寸较小,但是通孔层160的尺寸较小会增加光刻工艺的难度以及会导致通孔层160到N型重掺杂区140的导通电阻也很高。
发明内容
本发明的目的在于提供一种包含SGT结构的MOSFET器件的制作方法,可以减少通孔层与N型重掺杂区的接触电阻。
为了达到上述目的,本发明提供了一种包含SGT结构的MOSFET器件的制作方法,包括:
提供衬底,在所述衬底内形成多个间隔的SGT结构;
在相邻的所述SGT结构之间的所述衬底内形成P阱区和N型重掺杂区,所述N型重掺杂区位于所述P阱区的上方,所述N型重掺杂区靠近所述衬底的表面设置;
在所述衬底上形成层间介质层,所述层间介质层覆盖所述SGT结构;
刻蚀相邻的所述SGT结构之间的层间介质层,以形成第一部分通孔;
在所述第一部分通孔内形成侧墙,所述侧墙覆盖所述第一部分通孔的侧壁,所述侧墙暴露出所述第一部分通孔的底壁;
以所述侧墙为掩膜,刻蚀所述N型重掺杂区和所述P阱区,以形成第二部分通孔;
去除所述侧墙,并且向位于所述第二部分通孔下方的所述P阱区内进行离子注入,以形成离子区;
填充所述第一部分通孔,以形成第一部分通孔层,填充所述第二部分通孔,以形成第二部分通孔层,所述第一部分通孔层的横截面的面积大于所述第二部分通孔层的横截面的面积,所述第一部分通孔层至少部分覆盖所述N型重掺杂区的表面。
可选的,在所述的包含SGT结构的MOSFET器件的制作方法中,在所述衬底内形成多个间隔的SGT结构的方法包括:
刻蚀所述衬底,以形成第一沟槽;
在所述第一沟槽内形成所述场氧化层,所述场氧化层覆盖所述第一沟槽的内壁,以形成第二沟槽;
填充所述第二沟槽,以形成源多晶硅;
刻蚀所述源多晶硅两侧的场氧化层,并露出部分所述源多晶硅的表面,以形成第三沟槽;
在露出的所述源多晶硅表面形成栅氧化层;
填充所述第三沟槽,以在所述第三沟槽内形成栅多晶硅。
可选的,在所述的包含SGT结构的MOSFET器件的制作方法中,在所述第一沟槽内形成所述场氧化层的方法包括:
在所述第一沟槽内沉积氧化物,以形成场氧化层。
可选的,在所述的包含SGT结构的MOSFET器件的制作方法中,在所述第二沟槽内形成源多晶硅的方法包括:
在所述第二沟槽内填充多晶硅,以覆盖所述衬底和填充所述第二沟槽;
刻蚀多晶硅露出衬底表面,以形成源多晶硅。
可选的,在所述的包含SGT结构的MOSFET器件的制作方法中,在露出的源多晶硅表面形成栅氧化层的方法包括:
沉积氧化物,所述氧化物覆盖露出的源多晶硅表面。
可选的,在所述的包含SGT结构的MOSFET器件的制作方法中,在所述第三沟槽内形成栅多晶硅的方法包括:
在所述第二沟槽内填充多晶硅,以覆盖所述第二沟槽、所述栅氧化层和所述衬底;
刻蚀所述多晶硅,并暴露出所述衬底和所述栅氧化层的表面,以形成栅多晶硅。
可选的,在所述的包含SGT结构的MOSFET器件的制作方法中,所述第一部分通孔的侧壁垂直于所述N型重掺杂区的表面。
可选的,在所述的包含SGT结构的MOSFET器件的制作方法中,在所述SGT结构之间的所述衬底内形成P阱区的方法包括:
向所述SGT结构之间的衬底内注入Boron离子,以形成P阱区。
可选的,在所述的包含SGT结构的MOSFET器件的制作方法中,在所述SGT结构之间的所述衬底内形成N型重掺杂区的方法包括:
向所述SGT结构之间的所述衬底内注入Phosphorus离子,以形成N型重掺杂区。
可选的,在所述的包含SGT结构的MOSFET器件的制作方法中,在所述第一部分通孔内形成侧墙的方法包括:
在所述第一部分通孔内填充氮化物;
刻蚀所述氮化物,以形成侧墙。
可选的,在所述的包含SGT结构的MOSFET器件的制作方法中,向所述第二部分通孔下面的所述P阱区内注入离子以形成离子区的方法包括:
向所述第二部分通孔下面的所述P阱区内注入Boron离子或者BF2离子,以形成离子区。
在本发明提供的包含SGT结构的MOSFET器件的制作方法中,以侧墙为掩膜刻蚀所述N型重掺杂区和所述P阱区以形成第二部分通孔,所述第一部分通孔的横截面大于所述第二部分通孔的横截面,填充所述第一部分通孔和第二部分通孔以形成第一部分通孔层和第二部分通孔层,第一部分通孔层和第二部分通孔层组成通孔层,第二部分通孔层的横截面面积较小,可以使得位于通孔层底部的注入的离子区不会扩散至沟道附近,第一部分通孔层的面积大于第二部分通孔层的面积以使得第一部分通孔层和N型重掺杂区的接触面积较大,最终可以减少通孔层与N型重掺杂区的接触电阻。
附图说明
图1是现有技术的现有技术的包含SGT结构的MOSFET器件的结构示意图;
图2是本发明实施例的包含SGT结构的MOSFET器件的制作方法的流程图;
图3至图9本发明实施例的包含SGT结构的MOSFET器件的制作方法的示意图;
图中:110-衬底、120-SGT结构、150-层间介质层、140-N型重掺杂区、130-P阱区内、160-通孔层、170-离子区、210-衬底、221-场氧化层、222-源多晶硅、223-栅氧化层、224-栅多晶硅、230-P阱区、240-N型重掺杂区、250-层间介质层、260-侧墙、271-第一部分通孔、272-第二部分通孔、280-离子区、291-第一部分通孔层、292-第二部分通孔层、290-通孔层。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
在下文中,术语“第一”“第二”等用于在类似要素之间进行区分,且未必是用于描述特定次序或时间顺序。要理解,在适当情况下,如此使用的这些术语可替换。类似的,如果本文所述的方法包括一系列步骤,且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序,且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
请参照图2,本发明提供了一种包含SGT结构的MOSFET器件的制作方法,其特征在于,包括:
S11:提供衬底,在所述衬底内形成多个间隔的SGT结构;
S12:在相邻的所述SGT结构之间的所述衬底内形成P阱区和N型重掺杂区,所述N型重掺杂区位于所述P阱区的上方,所述N型重掺杂区靠近所述衬底的表面设置;
S13:在所述衬底上形成层间介质层,所述层间介质层覆盖所述SGT结构;
S14:刻蚀相邻的所述SGT结构之间的层间介质层,以形成第一部分通孔;
S15:在所述第一部分通孔内形成侧墙,所述侧墙覆盖所述第一部分通孔的侧壁,所述侧墙暴露出所述第一部分通孔的底壁;
S16:以所述侧墙为掩膜,刻蚀所述N型重掺杂区和所述P阱区,以形成第二部分通孔;
S17:去除所述侧墙,并且向位于所述第二部分通孔下方的所述P阱区内进行离子注入,以形成离子区;
S18:填充所述第一部分通孔,以形成第一部分通孔层,填充所述第二部分通孔,以形成第二部分通孔层,所述第一部分通孔层的横截面的面积大于所述第二部分通孔层的横截面的面积,所述第一部分通孔层至少部分覆盖所述N型重掺杂区的表面。
请参照图3和图4,首先,提供一衬底210,在所述内形成第一沟槽,在所述第一沟槽内形成场氧化层221,场氧化层221覆盖所述第一沟槽的内壁,由于场氧化层的形貌受第二沟槽的影响,因此场氧化层221中间能得到第二沟槽,向第二沟槽内填充多晶硅,多晶硅填满第二沟槽并且覆盖衬底210,刻蚀多晶硅露出衬底210表面并且剩余的多晶硅的表面与衬底210的表面齐平,剩余的多晶硅形成源多硅222。部分刻蚀源多晶硅222两侧的场氧化层221以形成第三沟槽。第三沟槽露出源多晶硅222的侧壁,在露出的源多晶硅222的侧壁和表面沉积一氧化物层以形成栅氧化层223。接着,向第三沟槽内填充多晶硅,刻蚀多晶硅以形成栅多晶硅224。最终SGT结构形成,并且同时可以形成多个SGT结构,多个SGT结构间隔设置。
请参照图5,接着,从衬底210表面向SGT结构之间的衬底210内注入离子,以形成P阱区230,例如,可以注入Boron离子。接着,从衬底210表面向SGT结构之间的衬底210内注入离子,以形成N型重掺杂区240(Nplus区),例如,可以注入Phosphorus离子,N型重掺杂区240位于P阱区230的上方,N型重掺杂区240靠近衬底210的表面设置。接着,在N型重掺杂区240表面和SGT结构上形成一层层间介质层(ILD层)250。
请参照图6至图8,刻蚀层间介质层250形成第一部分通孔271,在第一部分通孔271内沉积氮化物,刻蚀氮化物以形成覆盖第一部分通孔271侧壁的侧墙260,侧墙260之间露出第一部分通孔271的底壁,所述第一部分通孔271的侧壁垂直于所述N型重掺杂区240的表面。以侧墙260为掩膜刻蚀N型重掺杂区240和P阱区230以形成位于N型重掺杂区240和P阱区230内的第二部分通孔272。去除侧墙260,第一部分的通孔271的横截面积(尺寸)大于第二部分通孔272的横截面积(尺寸)。N型重掺杂区240在第一部分通孔271内露出的表面的面积较大。
请参照图8和图9,接着,向第二部分通孔272下的P阱区230注入离子以形成离子区280,例如,可以注入Boron离子或者BF2离子。由于第二部分通孔272的尺寸较小,所以离子区280的尺寸也较小,离子区280的离子不会扩散到SGT结构的沟道。接着,向第一部分通孔271和第二部分通孔272内同时填充金属以形成第一部分通孔层291和第二部分通孔层292,第一部分通孔层291和第二部分通孔层292组成MOSFET器件的通孔层290,填充的金属可以是铜。此时,通孔层包含第一部分通孔层和第二部分通孔层,相比于现有技术,本发明可以保持第二部分通孔层292的底部和现有技术的通孔层的底部的面积相同来使得离子区280的离子不会扩散到沟道内,同时,本发明实施例第一部分通孔271内露出的N型重掺杂区240的面积较大,第一部分通孔层291的横截面积大于第二部分通孔层292的横截面积,所以第一部分通孔层和N型重掺杂区240的接触面积较大,可以减少第一部分通孔层和N型重掺杂区240的接触电阻,即,还可以减少通孔层290和N型重掺杂区240的接触电阻,最终可以降低通孔层290到N型重掺杂区240的导通电阻,间接降低通孔层290到SGT结构的导通电阻。
综上,在本发明实施例提供的包含SGT结构的MOSFET器件的制作方法中,以侧墙为掩膜刻蚀所述N型重掺杂区和所述P阱区以形成第二部分通孔,所述第一部分通孔的横截面大于所述第二部分通孔的横截面,填充所述第一部分通孔和第二部分通孔以形成第一部分通孔层和第二部分通孔层,第一部分通孔层和第二部分通孔层组成通孔层,第二部分通孔层的横截面面积较小,可以使得位于通孔层底部的注入的离子区不会扩散至沟道附近,第一部分通孔层的面积大于第二部分通孔层的面积以使得第一部分通孔层和N型重掺杂区的接触面积较大,可以减少通孔层与N型重掺杂区的接触电阻。
上述仅为本发明的优选实施例而已,并不对本发明起到任何限制作用。任何所属技术领域的技术人员,在不脱离本发明的技术方案的范围内,对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动,均属未脱离本发明的技术方案的内容,仍属于本发明的保护范围之内。
Claims (10)
1.一种包含SGT结构的MOSFET器件的制作方法,其特征在于,包括:
提供衬底,在所述衬底内形成多个间隔的SGT结构,在所述衬底内形成多个间隔的SGT结构的方法包括:刻蚀所述衬底,以形成第一沟槽;在所述第一沟槽内形成场氧化层,所述场氧化层覆盖所述第一沟槽的内壁,以形成第二沟槽;填充所述第二沟槽,以形成源多晶硅;刻蚀所述源多晶硅两侧的场氧化层,并露出部分所述源多晶硅的表面,以形成第三沟槽;在露出的所述源多晶硅表面形成栅氧化层;填充所述第三沟槽,以在所述第三沟槽内形成栅多晶硅;
在相邻的所述SGT结构之间的所述衬底内形成P阱区和N型重掺杂区,所述N型重掺杂区位于所述P阱区的上方,所述N型重掺杂区靠近所述衬底的表面设置;
在所述衬底上形成层间介质层,所述层间介质层覆盖所述SGT结构;
刻蚀相邻的所述SGT结构之间的层间介质层,以形成第一部分通孔;
在所述第一部分通孔内形成侧墙,所述侧墙覆盖所述第一部分通孔的侧壁,所述侧墙暴露出所述第一部分通孔的底壁;
以所述侧墙为掩膜,刻蚀所述N型重掺杂区和所述P阱区,以形成第二部分通孔;
去除所述侧墙,并且向位于所述第二部分通孔下方的所述P阱区内进行离子注入,以形成离子区;
填充所述第一部分通孔,以形成第一部分通孔层,填充所述第二部分通孔,以形成第二部分通孔层,所述第一部分通孔层的横截面的面积大于所述第二部分通孔层的横截面的面积,所述第一部分通孔层至少部分覆盖所述N型重掺杂区的表面。
2.如权利要求1所述的包含SGT结构的MOSFET器件的制作方法,其特征在于,在所述第一沟槽内形成所述场氧化层的方法包括:
在所述第一沟槽内沉积氧化物,以形成场氧化层。
3.如权利要求1所述的包含SGT结构的MOSFET器件的制作方法,其特征在于,在所述第二沟槽内形成源多晶硅的方法包括:
在所述第二沟槽内填充多晶硅,以覆盖所述衬底和填充所述第二沟槽;
刻蚀多晶硅露出衬底表面,以形成源多晶硅。
4.如权利要求1所述的包含SGT结构的MOSFET器件的制作方法,其特征在于,在露出的源多晶硅表面形成栅氧化层的方法包括:
沉积氧化物,所述氧化物覆盖露出的源多晶硅表面。
5.如权利要求1所述的包含SGT结构的MOSFET器件的制作方法,其特征在于,在所述第三沟槽内形成栅多晶硅的方法包括:
在所述第二沟槽内填充多晶硅,以覆盖所述第二沟槽、所述栅氧化层和所述衬底;
刻蚀所述多晶硅,并暴露出所述衬底和所述栅氧化层的表面,以形成栅多晶硅。
6.如权利要求1所述的包含SGT结构的MOSFET器件的制作方法,其特征在于,所述第一部分通孔的侧壁垂直于所述N型重掺杂区的表面。
7.如权利要求1所述的包含SGT结构的MOSFET器件的制作方法,其特征在于,在所述SGT结构之间的所述衬底内形成P阱区的方法包括:
向所述SGT结构之间的衬底内注入Boron离子,以形成P阱区。
8.如权利要求1所述的包含SGT结构的MOSFET器件的制作方法,其特征在于,在所述SGT结构之间的所述衬底内形成N型重掺杂区的方法包括:
向所述SGT结构之间的所述衬底内注入Phosphorus离子,以形成N型重掺杂区。
9.如权利要求1所述的包含SGT结构的MOSFET器件的制作方法,其特征在于,在所述第一部分通孔内形成侧墙的方法包括:
在所述第一部分通孔内填充氮化物;
刻蚀所述氮化物,以形成侧墙。
10.如权利要求1所述的包含SGT结构的MOSFET器件的制作方法,其特征在于,向所述第二部分通孔下面的所述P阱区内注入离子以形成离子区的方法包括:
向所述第二部分通孔下面的所述P阱区内注入Boron离子或者BF2离子,以形成离子区。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011166436.XA CN112201583B (zh) | 2020-10-27 | 2020-10-27 | 包含sgt结构的mosfet器件的制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011166436.XA CN112201583B (zh) | 2020-10-27 | 2020-10-27 | 包含sgt结构的mosfet器件的制作方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112201583A CN112201583A (zh) | 2021-01-08 |
CN112201583B true CN112201583B (zh) | 2024-02-27 |
Family
ID=74011608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011166436.XA Active CN112201583B (zh) | 2020-10-27 | 2020-10-27 | 包含sgt结构的mosfet器件的制作方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112201583B (zh) |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105428241A (zh) * | 2015-12-25 | 2016-03-23 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅功率器件的制造方法 |
CN105870022A (zh) * | 2016-05-31 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽mosfet的制造方法 |
CN108231884A (zh) * | 2016-12-15 | 2018-06-29 | 力祥半导体股份有限公司 | 屏蔽栅极沟槽式半导体装置及其制造方法 |
CN109216432A (zh) * | 2017-07-03 | 2019-01-15 | 无锡华润上华科技有限公司 | 沟槽型功率器件及其制备方法 |
CN109216175A (zh) * | 2017-07-03 | 2019-01-15 | 无锡华润上华科技有限公司 | 半导体器件的栅极结构及其制造方法 |
CN109935517A (zh) * | 2017-12-15 | 2019-06-25 | 深圳尚阳通科技有限公司 | Sgt器件及其制造方法 |
CN210403736U (zh) * | 2019-09-29 | 2020-04-24 | 恒泰柯半导体(上海)有限公司 | Sgt器件 |
CN111370487A (zh) * | 2018-12-26 | 2020-07-03 | 深圳尚阳通科技有限公司 | 沟槽栅mosfet器件及其制造方法 |
CN111403292A (zh) * | 2020-04-27 | 2020-07-10 | 上海华虹宏力半导体制造有限公司 | 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20170213908A1 (en) * | 2014-07-25 | 2017-07-27 | United Silicon Carbide, Inc. | Self-aligned shielded-gate trench mos-controlled silicon carbide switch with reduced miller capacitance and method of manufacturing the same |
-
2020
- 2020-10-27 CN CN202011166436.XA patent/CN112201583B/zh active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105428241A (zh) * | 2015-12-25 | 2016-03-23 | 上海华虹宏力半导体制造有限公司 | 具有屏蔽栅的沟槽栅功率器件的制造方法 |
CN105870022A (zh) * | 2016-05-31 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽mosfet的制造方法 |
CN108231884A (zh) * | 2016-12-15 | 2018-06-29 | 力祥半导体股份有限公司 | 屏蔽栅极沟槽式半导体装置及其制造方法 |
CN109216432A (zh) * | 2017-07-03 | 2019-01-15 | 无锡华润上华科技有限公司 | 沟槽型功率器件及其制备方法 |
CN109216175A (zh) * | 2017-07-03 | 2019-01-15 | 无锡华润上华科技有限公司 | 半导体器件的栅极结构及其制造方法 |
CN109935517A (zh) * | 2017-12-15 | 2019-06-25 | 深圳尚阳通科技有限公司 | Sgt器件及其制造方法 |
CN111370487A (zh) * | 2018-12-26 | 2020-07-03 | 深圳尚阳通科技有限公司 | 沟槽栅mosfet器件及其制造方法 |
CN210403736U (zh) * | 2019-09-29 | 2020-04-24 | 恒泰柯半导体(上海)有限公司 | Sgt器件 |
CN111403292A (zh) * | 2020-04-27 | 2020-07-10 | 上海华虹宏力半导体制造有限公司 | 自对准接触孔屏蔽栅功率mosfet器件的制造方法及形成的器件 |
Also Published As
Publication number | Publication date |
---|---|
CN112201583A (zh) | 2021-01-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6916745B2 (en) | Structure and method for forming a trench MOSFET having self-aligned features | |
US6940145B2 (en) | Termination structure for a semiconductor device | |
US7919380B2 (en) | Method of manufacturing a transistor in semiconductor device having a gate electrode located between the trenches formed in low-concentration regions of the source and drain regions including high-concentration regions formed at the bottom of the trenches | |
EP1230675B1 (en) | DMOS transistor having a trench gate electrode and method of making the same | |
US8168494B2 (en) | Trench MOS transistor and method of manufacturing the same | |
US20190035903A1 (en) | Trench gate power mosfet and manufacturing method thereof | |
JPH09270466A (ja) | 半導体装置及びその製造方法 | |
US6821858B2 (en) | Semiconductor devices and methods for manufacturing the same | |
US8426912B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP4440188B2 (ja) | 半導体装置の製造方法 | |
CN112117332B (zh) | Ldmos器件及工艺方法 | |
US8022475B2 (en) | Semiconductor device optimized to increase withstand voltage and reduce on resistance | |
US7897464B2 (en) | Method of manufacturing semiconductor device | |
US7176097B2 (en) | Semiconductor device and process of fabricating same | |
CN112201583B (zh) | 包含sgt结构的mosfet器件的制作方法 | |
US6800528B2 (en) | Method of fabricating LDMOS semiconductor devices | |
KR101779384B1 (ko) | 반도체소자 제조방법 | |
KR100273291B1 (ko) | 모스 전계 효과 트랜지스터의 제조 방법 | |
KR100929635B1 (ko) | 수직형 트랜지스터 및 그의 형성방법 | |
KR100873356B1 (ko) | 고전압 트랜지스터의 제조방법 | |
KR20100089364A (ko) | 트랜지스터를 갖는 반도체소자의 제조방법 | |
US6391698B1 (en) | Forming complementary metal-oxide semiconductor with gradient doped source/drain | |
KR100279102B1 (ko) | 분리홈을구비한반도체장치 | |
KR20070069951A (ko) | 고전압용 바이씨모스소자의 제조방법 | |
KR101592024B1 (ko) | 반도체 소자 및 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |