JP2007080971A - 半導体素子およびその製造方法 - Google Patents

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Abstract

【課題】ＳｉＣ製の縦型トレンチＭＯＳＦＥＴ等の半導体素子において、チャネル抵抗の平均値を大幅に増加させることなく、チャネル抵抗に大幅なばらつきが生じるのを防ぐこと。
【解決手段】主面が概ね｛０００１｝面であり、かつオフ角αを有する４Ｈ−ＳｉＣ基板３１と、トレンチ側壁面と基板主面とのなす角度のウェハ面内におけるばらつきの標準偏差がσとなるトレンチ形成装置を用いる。トレンチ側壁面と基板主面とのなす角度の設計値を、「６０度＋２σ」以上で、かつ「９０度−ｔａｎ-1（０．８７×ｔａｎα）−２σ」以下の範囲の任意の角度に設定して、ＳｉＣ基板３１にトレンチ３８を形成することによって、トレンチ側壁面と基板主面とのなす角度が、６０度以上で、かつ「９０度−ｔａｎ-1（０．８７×ｔａｎα）」以下である半導体素子を得る。
【選択図】 図３

Description

この発明は、半導体材料としてＳｉＣ（炭化珪素）を用いた縦型トレンチＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）等の半導体素子およびその製造方法に関する。
従来から、半導体材料としてＳｉＣを用いて高耐圧パワーデバイスを作製すると、オン抵抗を大幅に低減できる可能性のあることが指摘されている。例えば、ローム社のプレスリリースによれば、ローム社が量産する予定であるＳｉＣ製ＭＯＳＦＥＴのオン抵抗は、同じ耐圧クラスのＳｉ製ＩＧＢＴのオン抵抗の半分である（非特許文献１参照。）。ＳｉＣを主材料とする高耐圧のＭＯＳＦＥＴが今後１、２年のうちに各半導体メーカーから出荷される見込みである。今後、低コスト化と電気的特性の向上が進めば、インバーター部品のＳｉ製ＩＧＢＴの大半がＳｉＣ製ＩＧＢＴに置き換わると考えられる。
ＳｉＣを用いることによってオン抵抗が大幅に低減されるのは、ＳｉＣが高い絶縁破壊電界を有するので、ドリフト層がＳｉ製デバイスよりも薄くてもＳｉ製デバイスと同じ耐圧を実現できることと、ドリフト層のドーピング量を高くすることができるので、ドリフト層の抵抗をＳｉの場合と比べて２桁以上低減できるからである。ＳｉＣの絶縁破壊電界には強い異方性があることが知られており、＜０００１＞方向の絶縁破壊電界が高いとされている。従って、基板主面に対して縦方向、すなわちデバイスの深さ方向に電圧が印加されるデバイスでは、主面を｛０００１｝面にすれば、絶縁破壊電界が高く、ドリフト層の抵抗を低減できるので、好ましい。
Ｓｉ製の高耐圧デバイスでは、オン抵抗の大部分はドリフト層の抵抗である。それに対して、ＳｉＣ製デバイスのオン抵抗に関しては、上述したようにドリフト層の抵抗が低減されるので、相対的に、ＭＯＳチャネルの抵抗の影響が大きくなる。特に、従来は、ＳｉＯ2／ＳｉＣ界面の状態がＳｉＯ2／Ｓｉ界面ほど良好ではないため、ＳｉＯ2／ＳｉＣ界面でのＭＯＳチャネル移動度は、ＳｉＯ2／Ｓｉ界面でのＭＯＳチャネル移動度と比べて１桁程度小さい。従って、ＳｉＣ製の高耐圧デバイスでは、ＭＯＳチャネルに起因するオン抵抗を低減することが重要である。
ＭＯＳチャネル抵抗は、チャネル長に比例し、チャネル移動度に反比例する。従って、ＭＯＳチャネル抵抗を低減するには、高いチャネル移動度が得られるように面方位やゲート酸化膜の形成条件を選定することと、チャネル長を短くすることが重要である。ＭＯＳチャネル抵抗を低減するには、同一面積に多くのチャネルを集積したデバイス構造とするのが好ましい。そのようなデバイス構造として、トレンチＭＯＳ構造がある。トレンチＭＯＳ構造は、ＪＦＥＴ効果のような寄生抵抗を生じることなく、多くのチャネルを集積できる。
図８は、一般的な縦型トレンチＭＯＳＦＥＴの構成を示す断面図である。図８に示すように、ｎ型ＳｉＣ基板１の一方の主面にｎ型耐圧層２が積層され、その上にさらにｐ型ボディー層３が積層されている。ｐ型ボディー層３の上には、ｎ型ソースコンタクト領域４とこれに隣接してｐ型ボディーコンタクト領域５が設けられている。トレンチ６は、ｎ型ソースコンタクト領域４とｐ型ボディー層３を貫通してｎ型耐圧層２に達している。トレンチ６の側壁面および底面はゲート酸化膜７により覆われている。
トレンチ６内の、ゲート酸化膜７の内側には、ゲート電極８が埋め込まれている。ゲート電極８の上側は、層間絶縁膜９により覆われている。ソース電極１０はｎ型ソースコンタクト領域４とｐ型ボディーコンタクト領域５の両方にオーミック接触している。ｎ型ＳｉＣ基板１の他方の主面にはドレイン電極１１がオーミック接触している。
ところで、ドリフト層（ｎ型耐圧層２）のドーピング量を高くすると、逆方向電圧の印加時に、ドリフト層に接するボディー領域（ｐ型ボディー層３）においても空乏層が伸びやすくなる。ボディー領域が完全に空乏化した、いわゆるパンチスルー状態になるのを避けるには、ボティー領域のドーピング量を高めるか、ボディー領域を厚くする必要がある。
しかし、ボディー領域のドーピング量を高めると、ボディー領域に形成されたＭＯＳチャネルのチャネル移動度が低下することが知られている（例えば、特許文献１参照。）。このため、ボディー領域のドーピング濃度には一定の上限があり、ボディー領域のドーピング量をその上限を超えて高めることはできない。また、トレンチ側壁面が基板主面に対して垂直である場合、トレンチＭＯＳＦＥＴのチャネル長は、ボディー領域の厚さに等しい。ボディー領域の厚さは、所望する耐圧によって定まるので、トレンチＭＯＳＦＥＴのチャネル長を無闇に短くすることはできない。
前記特許文献１には、ＭＯＳチャネルが形成されるトレンチ側壁面を平坦な面にすることによって、高いチャネル移動度が得られることが記載されている。しかし、トレンチ側壁面が主面に対して垂直でない場合、すなわちトレンチ側壁面が傾いている場合には、トレンチ側壁面に沿うＭＯＳＦＥＴのチャネル長は、ボディー領域の厚さよりも長くなる。従って、チャネル移動度が高くても、チャネル抵抗を低減できるとは限らない。
例えば、ＭＯＳデバイスのチャネル移動度を高くするため、（０３−３８）面上にゲート酸化膜とゲート電極を形成することが提案されている（例えば、特許文献２参照。）。（０３−３８）面は、（０００１）面から５４．７度オフした面である。従って、（０００１）面を主面とし、トレンチ側壁面を（０３−３８）面とすると、トレンチ側壁面は主面から５４．７度の角度で傾いた面となる。この場合、チャネル長は、ボディー領域の厚さの「１／ｓｉｎ５４．７°」になるので、ボディー領域の厚さの約１．２倍となる。
それに対して、トレンチ側壁面を（０００１）面に垂直な面にすると、チャネル長はボディー領域の厚さに等しくなる。つまり、（０３−３８）面でのチャネル移動度を（０００１）面に垂直な面でのチャネル移動度よりも２０％以上高くすることができなければ、トレンチ側壁面を（０３−３８）面にしても、チャネル抵抗を低減することはできない。
また、オン抵抗を低減するためには、チャネル抵抗だけでなく、チャネルの集積度も重要である。トレンチＭＯＳＦＥＴのようなデバイスでは、特定の構造が繰り返し集積される。従って、単位構造の寸法が小さいほど、単位構造の繰り返し方向への寸法（セルピッチ）が小さくなるので、集積度が向上し、オン抵抗が低くなる。
図９および図１０は、トレンチの断面形状を模式的に示す図である。両図を比べて明らかなように、トレンチ底部の幅が同じであれば、トレンチ側壁面２１が基板の主面２２に対して垂直でない場合のトレンチ２３の開口幅Ｗ１は、トレンチ側壁面２４が主面２２に対して垂直である場合のトレンチ２５の開口幅Ｗ２よりも広くなる。従って、トレンチ側壁面２４が傾いていると、セルピッチが大きくなってしまう。
これについて、上述した（０３−３８）面をトレンチ側壁面とする場合を例にして具体的に考察する。簡単のため、図８において、図面の奥行き方向の構造に変化がない、いわゆるストライプセル構造を考える。ｎ型ソースコンタクト領域４の厚さとｐ型ボディー層３の厚さと作製余裕を考慮して、トレンチ６の深さを３μｍとする。この値は、ＳｉＣを用いたトレンチＭＯＳＦＥＴでは、一般的な値であると考えられる。
また、図１０に示すように、トレンチ側壁面２４が主面２２に対して垂直である場合のセルピッチを１４μｍとする。この値は、マスク合わせ余裕と露光限界を２μｍと仮定したときに、本発明者らが想定するプロセスによって実現できる最小のセルピッチである。このような仮定において、図９に示すように、トレンチ側壁面２１を（０３−３８）面にすると、セルピッチは１８μｍになり、図１０の場合よりも約２８％増加することになる。
従って、トレンチ側壁面を（０３−３８）面にすると、このセルピッチの増加分と上述したチャネル長の増加分を合わせて、チャネル抵抗に起因するオン抵抗が５５％も増加する。マスク合わせ余裕と露光限界が１μｍに向上すると、チャネル抵抗に起因するオン抵抗の増加率は９０％に達する。これは、ストライプセル構造に限らず、六角形状セル構造でも同様である。
前記特許文献２には、（０３−３８）面でのチャネル移動度が８６ｃｍ2／Ｖｓであることが記載されている。一方、トレンチ側壁面が（０００１）面に垂直な面、例えば（１１−２０）面である場合、チャネル移動度が６５ｃｍ2／Ｖｓ程度であることが報告されている（例えば、非特許文献２参照。）。これらの値より、マスク合わせ余裕と露光限界が１μｍであるときの最小寸法で設計されたトレンチＭＯＳＦＥＴにおいては、トレンチ側壁面として（１１−２０）面を用いるよりも（０３−３８）面を用いる方が、４０％程度チャネル抵抗が高いことになる。
従って、トレンチ側壁面として（１１−２０）面を用いる方が、オン抵抗が低くなる。このように、チャネル移動度の高い面を選択しても低チャネル抵抗を実現できるとは限らず、デバイスの構造的な要因を考慮する必要がある。
実際にＳｉＣにトレンチを形成する際には、通常、プラズマエッチング法が用いられる。また、現状では、ドリフト層として適当なＳｉＣの低ドープ層をバルク成長によって工業的に再現性よく作製するのは困難であるため、エピタキシャル成長法によってドリフト層を作製している。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
特許第３６１０７２１号公報（段落番号０００７、００３５） 特開２００２−２６１２７５号公報（段落番号０００５〜０００７、００１６） 「従来比１／４０の低損失ＳｉＣパワーＭＯＳＦＥＴ開発！」、［online］、［平成１７年６月３０日検索］、インターネット＜ＵＲＬ： http://www.rohm.co.jp/news/sicpower-j.html＞ ワイ・カンザキ（Y. Kanzaki）、外５名、「ハイ チャネル モビリティズ オブ ＭＯＳＦＥＴｓ オン ハイリィ−ドープト ４Ｈ−ＳｉＣ（１１−２０）フェース バイ オキシデイション イン Ｎ2Ｏ アンビエント（High channel mobilities of MOSFETs on highly-doped 4H-SiC(11-20)face by oxidation in N2O ambient）」、マテリアルズ・サイエンス・フォーラム（Materials Science Forum）、２００４年、ｐ．１４２９−１４３２
しかしながら、従来の技術では、プラズマエッチング法によりトレンチを形成する際に、プラズマの条件をウェハ面内で均一に保つことは極めて困難である。そのため、主面に対するトレンチ側壁面の角度（以下、トレンチ角とする）がウェハ面内でばらついてしまう。トレンチ角がばらつくと、チャネル抵抗にばらつきが生じるという問題点がある。チャネル抵抗のばらつきは、オン抵抗のばらつきを招くため、実用化の妨げとなる。
また、ＳｉＣの｛０００１｝面に、ドリフト層として適当な品質のＳｉＣ層をエピタキシャル成長させるには、大きなオフ角が必要である。例えば、４Ｈ−ＳｉＣは、電子移動度が大きく、電力用半導体デバイス材料として非常に期待されている。この４Ｈ−ＳｉＣの｛０００１｝面に、工業的に再現性よく高品質のＳｉＣ層をエピタキシャル成長させるには、４〜８度のオフ角が必要であるとされている。このオフ角によって、上述したウェハ面内でのトレンチ角のばらつきが生じるとともに、トレンチ側壁面の面方位にゆらぎが生じる。
例えば、図９および図１０において、基板のオフ方向が図面の右方向であるとすると、左側のトレンチ側壁面の面方位はオフ角の分だけ正方向にシフトする。一方、右側のトレンチ側壁面の面方位はオフ角の分だけ負方向にシフトする。つまり、例えばオフ角が８度である場合には、左側のトレンチと右側のトレンチでは、面方位が１６度異なることになる。従って、ＳｉＣ製のトレンチＭＯＳＦＥＴを実用化するには、相当に広いトレンチ角の範囲においてチャネル抵抗の変化を小さくする必要がある。
この発明は、上述した従来技術による問題点を解消するため、チャネル抵抗の平均値を大幅に増加させることなく、チャネル抵抗に大幅なばらつきが生じるのを防ぐことができるＳｉＣ製の縦型トレンチＭＯＳＦＥＴ等の半導体素子およびその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、本発明者らは、後述する予備実験１、２を行った。その結果、トレンチ側壁面を４Ｈ−ＳｉＣの｛１−１００｝面から＜０００１＞方向に傾ける場合の方が、｛１１−２０｝面から＜０００１＞方向に傾ける場合よりも、トレンチ側壁面の傾きによるチャネル移動度の変化率が小さいことがあることを見出した。本発明は、この予備実験による知見と理論考察に基づいてなされたものである。なお、予備実験１、２の詳細については、後述する。
請求項１の発明にかかる半導体素子は、主面の方位が概ね｛０００１｝面であり、かつオフ角αを有するＳｉＣ半導体層に、側壁面の法線を前記ＳｉＣ半導体層の主面に射影したときの方向が概ね＜１−１００＞方向であるトレンチが形成された半導体素子であって、前記トレンチの側壁面と前記ＳｉＣ半導体層の主面とのなす角度が、６０度以上で、かつ「９０度−ｔａｎ-1（０．８７×ｔａｎα）」以下であることを特徴とする。
ここで、概ねとは、ＳｉＣを厳密に所定の方位に切り出すのが、実際上困難であることと、ＳｉＣ基板上に良好なエピタキシャル成長を得る目的で、オフ角を有する基板が市販されていることに起因する。現在市販されている４Ｈ−ＳｉＣ｛０００１｝面は、＜１１−２０＞±１５度の方向に、８±０．５度または４±０．５度オフという仕様のものが多い。従って、本発明における概ねとは、面方位にあっては｛０００１｝面から１０度以内、方向にあっては｛１−１００｝方向から１５度以内を、少なくとも含むと解されるべきものである。
請求項１の発明によれば、製造時のプロセス誤差によりトレンチ角が変動しても、また、オフ角によってトレンチ側壁面の面方位が＜０００１＞方向に多少変化しても、チャネル移動度が大幅に変化することはない。このようなデバイス構造を採用することにより、チャネル抵抗が低い領域でのチャネル抵抗のばらつきを抑制することができる。
請求項２の発明にかかる半導体素子は、請求項１に記載の発明において、前記トレンチを含む単位構造が所定のピッチで繰り返し形成されており、その繰り返しのピッチは、前記ＳｉＣ半導体層の主面に対して側壁面が９０度の角度をなすようにトレンチを形成した場合の単位構造の繰り返しピッチの２倍以下であることを特徴とする。
請求項２の発明によれば、ＳｉＣ製デバイスのオン抵抗はチャネル抵抗の増大に伴って増大し、チャネル抵抗は単位構造の繰り返しピッチ、すなわちセルピッチに比例して増大するが、セルピッチが、ＳｉＣ半導体層の主面に対して側壁面が９０度の角度をなすようにトレンチを形成した場合のセルピッチの２倍以下であれば、オン抵抗を、トレンチ側壁面がＳｉＣ半導体層の主面に対して９０度の角度をなす素子のオン抵抗の２倍以下に抑えることができる。
請求項３の発明にかかる半導体素子は、請求項１または２に記載の発明において、前記トレンチの側壁面の方位は、ＳｉＣの｛１−１００｝面ファミリから＜０００１＞方向にオフした方位であることを特徴とする。ここで、ファミリは、結晶学的に等価な面または方位を総括的に表している。
請求項３の発明によれば、トレンチ側壁面が４Ｈ−ＳｉＣの｛１−１００｝面ファミリから＜０００１＞方向に傾く場合の方が、｛１１−２０｝面ファミリから＜０００１＞方向に傾く場合よりも、チャネル移動度の面方位依存性が小さいので、トレンチ側壁面とＳｉＣ半導体層の主面とのなす角度がある範囲内で変化しても、チャネル移動度が大きく変化しない状況を実現することができる。
請求項４の発明にかかる半導体素子は、請求項１〜３のいずれか一つに記載の発明において、前記ＳｉＣ半導体層の主面のオフ方向は、概ね＜１１−２０＞方向であることを特徴とする。
請求項４の発明によれば、ＳｉＣ半導体層の主面のオフ方向が＜１−１００＞方向のファミリから離れるので、トレンチ側壁面とＳｉＣ半導体層の主面とのなす角度の許容範囲が広がる。ただし、六角形状セル構造の場合には、｛０００１｝面内では６０度おきに同じファミリの方位がめぐってくるので、最も離れても３０度であることに注意する必要がある。
請求項５の発明にかかる半導体素子は、請求項１〜４のいずれか一つに記載の発明において、前記トレンチは、前記ＳｉＣ半導体層の主面のオフ方向に平行ではない面を側壁面とすることを特徴とする。
請求項５の発明によれば、トレンチがＳｉＣ半導体層の主面のオフ方向に平行である場合を除くストライプセル構造や、六角形状セル構造において、上述した請求項１〜４のいずれか一つの作用および効果を奏する。
請求項６の発明にかかる半導体素子の製造方法は、請求項１〜５のいずれか一つに記載の半導体素子を製造するにあたって、トレンチの側壁面とＳｉＣ半導体層の主面とのなす角度のウェハ面内におけるばらつきの標準偏差をσとして、トレンチの側壁面とＳｉＣ半導体層の主面とのなす角度の設計値を、「６０度＋２σ」以上で、かつ「９０度−ｔａｎ-1（０．８７×ｔａｎα）−２σ」以下の範囲の任意の角度に設定して、ＳｉＣ半導体層にトレンチを形成する工程と、形成されたトレンチの側壁面にポリシリコンを堆積する工程と、堆積された前記ポリシリコンを熱酸化してゲート酸化膜とする工程と、を含むことを特徴とする。
請求項６の発明によれば、製造時のプロセス誤差によりトレンチ角が変動しても、また、オフ角によってトレンチ側壁面の面方位が＜０００１＞方向に多少変化しても、チャネル移動度が大幅に変化することはない。従って、チャネル抵抗が低い領域でのチャネル抵抗のばらつきが小さい半導体素子が得られる。
本発明によれば、チャネル抵抗の平均値を大幅に増加させることなく、チャネル抵抗に大幅なばらつきが生じるのを防ぐことができるＳｉＣ製の縦型トレンチＭＯＳＦＥＴ等の半導体素子が得られるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体素子およびその製造方法の好適な実施の形態を詳細に説明する。なお、本明細書において、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎ+は、相対的に不純物濃度が高いことを意味する。
まず、本発明者らが行った予備実験１、２について説明する。予備実験１は、トレンチ側壁面が４Ｈ−ＳｉＣの（１−１００）面から＜０００１＞方向に傾く場合のチャネル移動度を調べる実験である。予備実験２は、トレンチ側壁面が４Ｈ−ＳｉＣの（１１−２０）面から＜０００１＞方向に傾く場合のチャネル移動度を調べる実験である。
（予備実験１）
図１は、予備実験に用いたデバイスの構成を示す断面図である。図１に示すデバイスは、図８に示すトレンチＭＯＳＦＥＴを簡略化したものであり、トレンチの片側にだけゲート構造が形成されている。図１に示すデバイスには、ｎ型耐圧層２が設けられていない。図１に示すデバイスにおいて、図８と同様の構成については、同じ符号を付して重複する説明を省略する。
この予備実験１では、（１１−２０）ジャスト面を主面とするＳｉＣ基板１を用いた。この基板１に、トレンチ側壁面の法線を（１１−２０）面に射影した方向が、＜０００１＞から１０度おきに傾く方向となるように、異なる面方位のトレンチ側壁面を有するトレンチ６を形成した。そして、トレンチ側壁面に形成された反転ＭＯＳチャネルにおけるチャネル移動度を求めた。
次に、図１に示すデバイスの作製手順を説明する。まず、（１１−２０）ジャスト面（ドナー密度：１×１０18ｃｍ-3以上）を主面とするｎ+型４Ｈ−ＳｉＣ基板１を用意した。このｎ+型４Ｈ−ＳｉＣ基板１の一方の主面（おもて面とする）に、ｐ型ボディー層３（アクセプタ密度：約２×１０17ｃｍ-3）を約２μｍの厚さにエピタキシャル成長させ、続いてｎ+型ソースコンタクト領域４となるｎ+型半導体層（ドナー密度：１×１０18ｃｍ-3以上）を約０．３μｍの厚さにエピタキシャル成長させた。
次いで、１２００℃のウェット雰囲気で３０分間の熱酸化を行い、スクリーン酸化膜を形成した後、フォトレジストを用いて所望のマスクパターンを形成した。続いて、ｎ+型エピタキシャル成長層の表面から０．３５μｍまでの深さに、平均密度が５×１０19ｃｍ-3のボックスプロファイルとなるように、Ａｌを室温でイオン注入した。
フォトレジストのマスクとスクリーン酸化膜を除去した後、その露出面に再びフォトレジストを塗布し、これをＡｒ雰囲気中で約８００℃に加熱して炭化し、カーボンキャップとした。この状態で、Ａｒ雰囲気中で約１８００℃に３０分間保持し、注入されたＡｌを活性化して、ｐ型ボディーコンタクト領域５を形成した。その後、Ｏ2雰囲気中で約８００℃に１時間保持し、カーボンキャップを除去した。
次いで、Ａｌをスパッタにより成膜し、フォトリソグラフィ工程とウェットエッチング工程を行ってパターンを形成（パターニング）し、プラズマエッチング用Ａｌマスクとした。ＳＦ6とＯ2を反応性ガスとする誘導結合（ＩＣＰ）プラズマエッチングにより、異方性エッチングを行い、トレンチ６を形成した。このようにして得られた試料群の中から一部の試料について、走査型電子顕微鏡を用いて断面の観察を行ったところ、トレンチ角は８０度以上であり、その多くは８５度以上であった。
Ａｌマスクを除去した後、５２０℃でポリシリコンを約５０ｎｍの厚さに堆積した。このポリシリコンを１２００℃のウェット雰囲気で完全に熱酸化した。この熱酸化膜を、１２５０℃のＮ2Ｏ雰囲気（１０％Ｎ2希釈）で１時間アニールして、ゲート酸化膜７とした。なお、一部の試料については、ポリシリコンを堆積する前に、１２００℃のウェット雰囲気で３０分間の犠牲酸化を行い、形成された犠牲酸化膜を除去しておいた。
次いで、おもて面をフォトレジストで被覆し、バッファードフッ酸に浸して、ｎ+型４Ｈ−ＳｉＣ基板１の他方の主面（裏面とする）の酸化膜を除去した。そして、裏面にスパッタによりＮｉを成膜した。続いて、おもて面のフォトレジストを除去し、フォトリソグラフィ工程によりソースコンタクトホール形成用のマスクを形成した。そして、バッファードフッ酸により、熱酸化膜にソースコンタクトホールを形成した。その後、おもて面のｎ+型ソースコンタクト領域４およびｐ型ボディーコンタクト領域５の露出面にスパッタによりＮｉを成膜し、パターニングした後、Ａｒ雰囲気中で１０００℃、３０分間のアニールを行って、ソース電極１０およびドレイン電極１１とした。
次いで、トレンチ６内にスパッタによりＡｌを成膜し、パターニングしてゲート電極８とした。以上の製造プロセスにおいて、ｐ型ボディーコンタクト領域５を形成する際にイオン注入されたＡｌの活性化工程と、ゲート酸化膜７の形成にかかる工程を除いて、その他の工程は、ＳｉまたはＳｉＣのデバイスプロセスとして特殊なものではない。また、ゲート酸化膜７の形成にかかる工程を除いては、本発明の要旨ではないので、詳細な説明を省略する。
以上のようなプロセスによって作製された複数のＭＯＳＦＥＴについて、チャネル移動度を調べた結果を図２に示す。図２において、横軸はトレンチ角であり、縦軸はチャネル移動度である。ここで、オフ方向とは、トレンチ側壁面の法線を、主面である（１１−２０）面に射影した方向が、＜０００１＞方向となす角度のことである。
図２から明らかなように、犠牲酸化を行った試料では、（０００１）Si面から９０〜１４０度、およびこれと結晶学的に等価な２７０〜２２０度というトレンチ角の広い範囲にわたって、チャネル移動度が３０〜４０ｃｍ2／Ｖｓでほぼ一定である。この範囲でチャネル移動度が多少変動している原因は、ソースおよびドレイン形成工程の不完全性に起因する接触抵抗のばらつきであると考えられる。これは、本質的な現象ではないと考えられる。この結果から、トレンチ側壁面が（１−１００）面から０〜５０度という広い範囲で傾いても、チャネル移動度はほとんど変化しないと考えられる。
（予備実験２）
トレンチ側壁面が４Ｈ−ＳｉＣの（１１−２０）面から＜０００１＞方向に傾く場合については、上述した予備実験１のように、チャネル移動度を直接調べることができない。その理由は、チャネル移動度を直接調べるためには、（１−１００）面を主面とする基板を用いる必要があるが、４Ｈ−ＳｉＣの（１−１００）面に対するエピタキシャル成長は極めて困難であり、デバイスを作製して評価するのに適当なエピタキシャル成長層が得られないからである。
そこで、以下のような実験を行った。（０００−１）Cを主面とするｎ型ＳｉＣ基板を用い、図１に示す構造と同様のデバイスを作製した。その際、図１において右向きまたは左向きが［１１−２０］オフ方向となるようにトレンチ６を形成した。基板１のオフ角は８度である。また、デバイスの作製手順は、予備実験１と同様である。得られたデバイスの断面を走査型電子顕微鏡で観察したところ、トレンチ角は約８０度であった。
予備実験２のために作製されたＭＯＳＦＥＴについて、チャネル移動度を調べた。その結果、オフ方向が図１の右向きの場合のチャネル移動度は４０ｃｍ2／Ｖｓ程度であり、左向きの場合のチャネル移動度は２０ｃｍ2／Ｖｓ程度であった。
トレンチ角とオフ角の関係から、オフ方向が図１の右向きの場合のトレンチ側壁面は（１１−２０）面から＜０００１＞方向に約２度オフとなり、左向きの場合のトレンチ側壁面は同様に約１８度オフとなる。第５２回応用物理学関係連合講演会において、同様の報告がなされている（中尾裕史、外５名、「トレンチ側壁上に形成した４Ｈ−ＳｉＣ ＭＯＳＦＥＴの特性評価」、第５２回応用物理学関係連合講演会 講演予稿集 １ｐ−ＹＫ−２、２００５年、ｐ．４５７）。
予備実験２によれば、少なくとも（１１−２０）面から２０度も離れないうちに、チャネル移動度が半分になることがわかった。これより、幾何的にオフ角の影響を受けないような設計にしても、プロセス誤差の影響によってチャネル移動度が変化し、それによってチャネル抵抗が大幅に変化してしまうため、実用に適さないことが判明した。なお、実施の形態１〜３において後述するように、同一ウェハ面内でも数度以上のトレンチ角のばらつきが生じる。
（予備実験１、２の考察）
以上の予備実験結果から、予備実験１、２で行ったような方法によってゲート酸化膜を形成する場合には、トレンチ側壁面を４Ｈ−ＳｉＣの（１−１００）面から＜０００１＞方向に傾ける場合の方が、（１１−２０）面から＜０００１＞方向に傾ける場合よりも好ましい。
その理由は、傾きによるチャネル移動度の変化が小さいからである。このように傾きによるチャネル移動度の変化に差があるのは、ＳｉＣを構成する各原子から出る結合手の出方が面方位によって変化するが、その変化の様子が、｛１−１００｝面から傾ける場合と｛１１−２０｝面から傾ける場合で異なることに関係していると考えられる。従って、予備実験１、２でのゲート酸化膜形成方法に限らず、多くのゲート酸化膜形成方法を採用した場合でも、本予備実験と同様の傾向が得られると考えられる。
例えば、ゲート酸化膜を形成する際に、シラン系ガスと、Ｏ2またはＮ2Ｏ等の混合ガスや、ＴＥＯＳ等の単一原料を用いて、熱ＣＶＤ（化学気相成長）法やプラズマＣＶＤ法によって事前に酸化膜（以下、事前酸化膜とする）を堆積し、その事前酸化膜を予備実験１、２における熱酸化膜のアニール条件（１２５０℃、Ｎ2ＯとＮ2の混合ガス雰囲気）と同じ条件でアニールするようにしてもよい。あるいは、事前酸化膜を形成しないで、予備実験１、２における熱酸化膜のアニール条件と同じ条件で長時間保持することにより、直接、ＳｉＣの露出面を熱酸化するようにしてもよい。
（実施の形態１）
図３は、本発明の実施の形態１にかかる縦型トレンチＭＯＳＦＥＴの構成を示す断面図である。図３に示すように、｛０００１｝面を主面とするｎ+型４Ｈ−ＳｉＣ基板３１の一方の主面にｎ型フィールドストッピング層３２、ｎ型耐圧層３３、ｎ型電流広がり層３４およびｐ型ボディー層３５が順次積層されている。ｐ型ボディー層３５の上には、ｎ+型ソースコンタクト領域３６とこれに隣接してｐ+型ボディーコンタクト領域３７が設けられている。
トレンチ３８は、ｎ+型ソースコンタクト領域３６とｐ型ボディー層３５とｎ型電流広がり層３４を貫通してｎ型耐圧層３３に達している。トレンチ３８の側壁面および底面はゲート酸化膜３９により覆われている。トレンチ３８内の、ゲート酸化膜３９の内側には、ゲート電極４０が埋め込まれている。ゲート電極４０の上側は、層間絶縁膜４１により覆われている。ソース電極４２はｎ+型ソースコンタクト領域３６とｐ+型ボディーコンタクト領域３７の両方にオーミック接触している。ｎ+型４Ｈ−ＳｉＣ基板３１の他方の主面にはドレイン電極４３がオーミック接触している。
なお、ｎ型フィールドストッピング層３２とｎ型電流広がり層３４はなくてもよい。ただし、ＳｉＣ基板３１の品質が十分でない場合には、ｎ型フィールドストッピング層３２があるとよい。その理由は、逆方向電圧印加時に空乏層がｎ型耐圧層３３の全体に広がっても、その端部での高電界がＳｉＣ基板３１に印加されるのを防ぐことができるので、デバイスが絶縁破壊するのを抑制できるからである。
また、ｎ型電流広がり層３４は、以下の理由により、設けられているのが好ましい。すなわち、ｎ型耐圧層３３は比較的高抵抗であるため、ｎ型電流広がり層３４がない場合には、オン状態のときに、トレンチ３８の側壁面に沿ってｐ型ボディー層３５とゲート酸化膜３９の界面を流れる電流が、ｎ型耐圧層３３においてトレンチ３８の付近のみを流れることによって、電流集中によるオン抵抗の増大を招く可能性がある。しかし、ｎ型電流広がり層３４があると、電流がｎ型耐圧層３３の広い領域に広がって流れるので、電流集中によるオン抵抗の増大を抑制できる。
さらに、図３では、トレンチ３８がｎ型電流広がり層３４を貫通してｎ型耐圧層３３に達しているが、トレンチ３８がｎ型電流広がり層３４の途中で止まっていてもよい。また、図３では、ゲート電極４０の上面が平坦であり、ｎ+型ソースコンタクト領域３６の上面よりも低くなっているが、この通りでなくてもよい。例えば、ゲート電極４０の上面が湾曲していてもよいし、ゲート電極４０の上面の一部または全部がｎ+型ソースコンタクト領域３６の上面よりも高くなっていてもよい。
ただし、ゲート電極４０の上面は、ｎ+型ソースコンタクト領域３６の下面よりも上で、かつなるべく低い位置にあるとよい。その理由は、ゲートとソース間の静電容量を低減できるからである。また、図３では、ゲート電極４０の下端がｎ型電流広がり層３４の上面と下面の間に位置しているが、これに限らず、ゲート電極４０の下端は、ｐ型ボディー層３５の下面よりも下にあればよい。
また、図３では、トレンチ３８およびゲート電極４０の底部の角は丸味を帯びていないが、丸味を帯びて滑らかになっていてもよい。あるいは、底部を有しないＶ字溝型のトレンチであってもよいし、そのＶ字溝の先端が尖っていてもよいし、丸味を帯びて滑らかになっていてもよい。角があるよりも、丸味を帯びて滑らかになっている方が、電界集中によるゲート絶縁膜の破壊を抑制できるので、好ましい。
図３に示すトレンチＭＯＳＦＥＴは、上方から見ると、図３の奥行き方向に向かってトレンチ３８の面方位等に変化のない、いわゆるストライプセル構造となっている。基板３１のオフの影響を避けるために、トレンチ３８はオフ方向に平行である。ここで、オフ方向は［１１−２０］方向であり、図３においては図に対して垂直な方向である。図１に対して横方向が＜１−１００＞方向となり、トレンチ側壁面は｛１−１００｝面から＜０００１＞方向に傾いた面となる。それによって、上述した予備実験１、２で考察した通り、ある範囲内でトレンチ角が変化しても、チャネル移動度が大きく変化しない状況を実現することができる。
特に限定しないが、例えばトレンチ３８の、図３の奥行き方向の長さは１ｍｍである。また、図３には、図が繁雑になるのを避けるため、トレンチ３８を１本だけ示したが、実際のデバイスは、図３と同じ構造を図３の左右横方向に多数繰り返し形成した構造となっている。その繰り返しの周期、すなわちセルピッチは、例えば２０μｍである。また、１デバイスあたりのトレンチ３８の数は、例えば５０本である。
なお、実施の形態１では、トレンチ角の異なるデバイスを同時に作製するため、セルピッチを２０μｍとするが、実用に供されるトレンチＭＯＳＦＥＴでは、実施の形態２以降に示すように、トレンチ角の設計に合わせてセルピッチを小さくすることができる。また、プロセス誤差によって歩留まりが低下しない範囲でセルピッチを小さくすることができる。トレンチ３８に埋め込まれたポリシリコン製のゲート電極４０は、図３の奥行き方向の端部でその隣のトレンチ３８に埋め込まれたゲート電極４０と相互に電気的に接続されている。
このゲート電極４０の相互接続構造およびその作製方法については、ＳｉのトレンチＭＯＳＦＥＴにおける同様の構造および作製方法と同じであるので、説明を省略する。また、実用に供されるトレンチＭＯＳＦＥＴでは、通常、耐圧の向上を図るため、デバイスの外周部に電界緩和構造（ＪＴＥ）が設けられる。ＪＴＥの構成や有無にかかわらず、チャネル抵抗の平均値を大幅に増加させることなく、チャネル抵抗の大幅なばらつきをなくすことができる。なお、図３においては、図を見やすくするため、微細な箇所が実際よりも誇張されて示されているので、実際の寸法比は図３の寸法比と異なる。
次に、図３に示すデバイスの作製手順を説明する。まず、（０００−１）C８度オフ面と（０００１）Si８度オフ面（ドナー密度：１×１０18ｃｍ-3以上、オフ方向：［１１−２０］方向）を主面とするｎ+型４Ｈ−ＳｉＣ基板３１を用意する。
このｎ+型４Ｈ−ＳｉＣ基板３１に、例えば、約２μｍの厚さのｎ型フィールドストッピング層３２（ドナー密度：０．５〜１０×１０17ｃｍ-3）、約１０μｍの厚さのｎ型耐圧層３３（ドナー密度：約１×１０16ｃｍ-3）、約０．４μｍの厚さのｎ型電流広がり層３４（ドナー密度：約１×１０17ｃｍ-3）および約２μｍの厚さのｐ型ボディー層３５（アクセプタ密度：２×１０17ｃｍ-3）を順次エピタキシャル成長させ、さらにその上にｐ+型ボディーコンタクト領域３７となるｐ+型半導体層（アクセプタ密度：５×１０19ｃｍ-3以上）を約０．３μｍの厚さにエピタキシャル成長させる。
ここで、上述した各層の厚さおよびドーピング密度は一例であり、それらの値は、耐圧などの特性および許容すべきプロセス誤差に基づいて、適切に設計される。また、いずれの層も均一なドーピング密度である必要はなく、成膜方向に沿ってドーピング密度が変化していてもよい。
上述した各層のエピタキシャル成長に続いて、ＴＥＯＳを原料ガスに用いてプラズマＣＶＤを行い、ＳｉＯ2を例えば約３．５μｍの厚さに堆積する。次いで、フォトリソグラフィ工程を行ってフォトレジストマスクパターンを形成し、ＣＨＦ3を原料ガスとするＩＣＰプラズマエッチングを行ってＳｉＯ2のマスクパターンを形成する。そして、Ｏ2プラズマにより、ＳｉＯ2のエッチング中に発生した堆積物とフォトレジストを除去して、イオン注入用のＳｉＯ2マスクとする。その後、例えば１２００℃のウェット雰囲気で３０分間の熱酸化を行い、スクリーン酸化膜を形成する。
次いで、試料を例えば８００℃に加熱した状態で、ｐ+型エピタキシャル成長層の表面から例えば０．４５μｍまでの深さに、平均密度が例えば２×１０20ｃｍ-3のボックスプロファイルとなるように、リンをイオン注入する。スクリーン酸化膜を除去した後、その露出面に上述した予備実験１の場合と同様にしてカーボンキャップを形成する。この状態で、例えばＡｒ雰囲気中で約１６００℃に３０分間保持し、注入されたリンを活性化して、ｎ+型ソースコンタクト領域３６を形成する。その後、予備実験１の場合と同様にしてカーボンキャップを除去する。
上述した例では、ｐ+型ボディーコンタクト領域３７のオーミック接触を取りやすくするため、先にｐ+型ボディーコンタクト領域３７となるｐ+型半導体層をエピタキシャル成長させてから、イオン注入法によりｎ+型ソースコンタクト領域３６を形成しているが、ｎ+型ソースコンタクト領域３６とｐ+型ボディーコンタクト領域３７の形成順序を入れ替えてもよい。すなわち、先にｎ+型ソースコンタクト領域３６となるｎ+型半導体層をエピタキシャル成長させてから、イオン注入法によりｐ+型ボディーコンタクト領域３７を形成してもよい。または、ｎ+型ソースコンタクト領域３６とｐ+型ボディーコンタクト領域３７の両方をイオン注入法により形成してもよい。
また、イオン注入用マスクの材料は、イオン注入温度に耐えられる耐熱性と、必要なイオン阻止能を有するものであれば、ＳｉＯ2でなくてもよい。例えば、イオン注入用マスクの材料として、十分に稠密なポリシリコンなどを用いてもよい。ｎ+型ソースコンタクト領域３６とｐ+型ボディーコンタクト領域３７の形成順序や形成方法、またイオン注入用マスクの材料にかかわらず、チャネル抵抗の平均値を大幅に増加させることなく、チャネル抵抗の大幅なばらつきをなくすことができる。
次いで、予備実験１の場合と同様にしてトレンチ３８を形成する。実際に、トレンチ形成後の試料群の中から一部の試料について、走査型電子顕微鏡を用いて断面の観察を行ったところ、予備実験１の場合と同様に、トレンチ角は８０度以上であり、その多くは８５度以上であった。トレンチ角の平均値を９０度に近づけようと試みたところ、一部のトレンチでは、図４に模式的に示すように、トレンチ側壁面が湾曲した形状となり、チャネルが形成される部分のトレンチ角は９０度よりも大きいが、トレンチ底部付近のトレンチ角が９０度よりも小さくなった。
そして、トレンチ側壁面の、トレンチ角が９０度よりも大きい部分５１の表面はざらついていた。これは、プラズマエッチングの際に、トレンチ角が９０度よりも大きくなった部分では、イオン衝撃がないので、堆積物が形成されやすいことが原因であると考えられる。このように堆積物が生じた試料にゲート酸化膜を形成しても、低ゲート電圧で破壊してしまった。つまり、トレンチ角が９０度よりも大きいトレンチは実用的でなく、有害であるので、トレンチ角が９０度を超えないようにエッチング条件を選択する必要がある。
上述したトレンチ形成方法に代えて、次の方法によりトレンチ３８を形成してもよい。この方法では、まず、ＴＥＯＳを原料ガスとして用いたプラズマＣＶＤ法により、例えば３．５μｍの厚さのＳｉＯ2を成膜し、イオン注入用のＳｉＯ2マスクの場合と同様にしてプラズマエッチング用のＳｉＯ2マスクを形成する。そして、ＣＦ4とＯ2を反応性ガスとし、平行平板プラズマを用いたプラズマエッチングにより異方性エッチングを行い、トレンチ３８を形成する。
このエッチングにおいては、例えばＣＦ4とＯ2の流量比を制御することによって、ＳｉＣのエッチング速度とＳｉＯ2のサイドエッチング速度の比を制御できるので、トレンチ角を変化させることができる。換言すれば、トレンチ角を制御するには、ＣＦ4とＯ2の流量比を制御すればよい。
実際に実施の形態１のデバイスを作製する際に用いたプラズマエッチング装置では、ＣＦ4とＯ2の流量比が概ね１：１のときに、トレンチ角が最も９０度に近く、それよりもＯ2の流量が多くても少なくても、トレンチ角は小さくなった。しかし、Ｏ2流量がＣＦ4流量よりも少ないと、ＣＦ4の重合に起因してマイクロマスキングが発生すると推測されるので、Ｏ2流量は、トレンチ角が最も９０度に近くなる場合の流量よりも大きいのが好ましい。しかし、ＣＦ4の流量に比べてＯ2の流量があまりにも大きいと、ＳｉＯ2のサイドエッチング速度のばらつきが大きくなってくるので、実用的ではない。実用上は、ＣＦ4とＯ2の流量比が１：６程度が限度であると考えられる。
また、プラズマの面内不均一によっても、トレンチ角が変化するので、走査型電子顕微鏡による断面の観察を行い、逐一トレンチ角を測定した。その結果、得られたトレンチ角は４５〜８５度の範囲であった。面内分布は、小さいものでは、標準偏差で５度程度のこともあった。
なお、トレンチ形成工程は、上述した２通りの工程に限らない。また、プラズマエッチング用のマスク材料は、ＡｌやＳｉＯ2に限らず、例えばＮｉであってもよい。また、ＳｉＯ2を堆積する際の原料ガスは、ＴＥＯＳではなく、例えばＳｉＨ4とＮ2Ｏの混合ガス、またはＳｉＨ4とＯ2の混合ガスであってもよい。また、ＳｉＯ2の堆積方法は、プラズマＣＶＤ法ではなく、例えば熱ＣＶＤ法であってもよい。また、プラズマエッチングのためのプラズマ発生方式は、ＩＣＰや平行平板による方式ではなく、例えばＩＣＰによる方式と平行平板による方式を組み合わせてもよいし、あるいはＥＣＲ（電子サイクロトロン共鳴）による方式であってもよい。
そして、プラズマエッチングの反応性ガスは、ＳＦ6とＯ2の組み合わせやＣＦ4とＯ2の組み合わせ以外にも、ＳｉとＣの両方について高い蒸気圧の分子またはラジカルを生成するような元素を含むガスの組み合わせであればよい。例えば、ＣnＨxＦyＣｌz（ｎ≦ｘ＋ｙ＋ｚ≦２ｎ＋２、ただし、ＣＦ4、ＣＨＦ3およびＣＣｌ3Ｆ等を含む）、ＳＦ6、ＮＦ3、Ｃｌ2およびＨＢｒからなる群から選ばれる１以上の物質と、Ｏ2、Ｎ2ＯおよびＣＯ2からなる群から選ばれる１以上の物質の組み合わせであってもよい。
上述したようにトレンチ形成工程については種々の変形が考えられるが、ある範囲内のトレンチ角をある程度の制御性で実現できる工程でなければならない。少なくとも、ＳｉＯ2がマスクであって、プラズマ中にフッ素、塩素または臭素等のハロゲンと酸素が含まれ、かつプラズマエッチングの反応性ガス中またはマスクのＳｉＯ2中（ＴＥＯＳを用いる場合など、堆積方法に起因して炭素を含有する場合であっても、故意にイオン注入するなどしてもよい）に適量の炭素が含まれる場合には、９０度よりも小さい、ある程度の範囲内のトレンチ角が得られる。
トレンチのアスペクト比が高いかまたはガス圧力が高いなどの理由によって、ＳｉＣのエッチングにより生成したＣＯまたはＣＯ2のようなガスが滞留するような状況下でも同様である。これは、ＳｉＯ2が炭素によって還元されて、プラズマ衝撃またはハロゲンによる化学エッチングによってサイドエッチングを受けるからである。一方、プラズマ自身の性質により、特定のトレンチ角が得られるのであれば、再現性に優れるので、好ましい。
トレンチの形成に続いて、ＡｌまたはＳｉＯ2からなるプラズマエッチング用のマスクを除去する。その後、予備実験１の場合と同様にしてゲート酸化膜３９を形成する。なお、予備実験１、２の考察において説明したように、実施の形態１においても、ゲート酸化膜３９を形成する際の事前酸化膜を、種々の原料を用いて形成してもよいし、種々のＣＶＤ法により形成してもよい。あるいは、事前酸化膜を形成しないで、直接、ＳｉＣの露出面を熱酸化することによりゲート酸化膜３９を形成するようにしてもよい。
また、ゲート酸化膜３９は、上述した種々の原料から形成されるものや、種々の方法により形成されるものに限らず、図２に示すように、チャネル移動度が比較的高い領域においてチャネル移動度の面方位依存性が極めて小さい領域が広い、という特性を満たす膜であれば、どのような酸化膜であってもよい。また、酸化膜ではなく、窒化物等の絶縁膜や異種絶縁材料からなる多層膜であってもよい。
ゲート酸化膜３９の形成につづいて、例えば高濃度にリンドープしたポリシリコンを堆積する。そして、トレンチ３８の外側のポリシリコンをエッチバックして除去することによって、ゲート電極４０を形成する。続いて、熱ＣＶＤ法等によりおもて面の全面にＳｉＯ2を堆積して層間絶縁膜４１とする。
次いで、おもて面をフォトレジストで被覆し、バッファードフッ酸に浸して裏面の酸化膜を除去する。そして、裏面に例えばＮｉをスパッタにより成膜する。続いて、おもて面のフォトレジストを除去し、フォトリソグラフィ工程によりソースコンタクトホール形成用のマスクを形成する。そして、バッファードフッ酸により層間絶縁膜４１にソースコンタクトホールを形成する。
続いて、おもて面に例えばＮｉをスパッタにより成膜してパターニングする。その後、裏面およびおもて面に対して同時に、例えばＡｒ雰囲気中で１０００℃、３０分間のアニールを行って、ドレイン電極４３およびソース電極４２とする。
次いで、フォトリソグラフィ工程によりゲートコンタクトホール形成用のマスクを形成し、バッファードフッ酸によりゲートコンタクトホールを形成する。そして、例えば、おもて面にＡｌをスパッタにより成膜してパターニングし、Ａｒ雰囲気中で４５０℃、５分間のアニールを行って、ゲート取り出し電極とする。
以上の製造プロセスにおいて、ｎ+型ソースコンタクト領域３６を形成する際にイオン注入されたリンの活性化工程と、トレンチ３８の形成工程と、ゲート酸化膜３９の形成にかかる工程を除いて、その他の工程は、ＳｉまたはＳｉＣのデバイスプロセスとして特殊なものではない。また、トレンチ３８の形成工程と、ゲート酸化膜３９の形成にかかる工程を除いては、本発明の要旨ではないので、詳細な説明を省略する。
以上のようなプロセスによって作製された複数のＭＯＳＦＥＴについて、チャネル抵抗を調べた結果を図５に示す。図５において、横軸はトレンチ角であり、縦軸はチャネル抵抗である。この横軸において、トレンチ角が９０度よりも小さい範囲は、（０００−１）C面に作製されたデバイスのトレンチ角である。
一方、９０度よりも大きい範囲は、（０００１）Si面に作製されたデバイスのトレンチ角を１８０度から減じた値である。また、同一ウェハ内にＭＯＳＦＥＴとともに評価用のＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を作製しておき、このＴＥＧによりチャネル以外の抵抗成分を求め、これをＭＯＳＦＥＴのオン抵抗から差し引くことにより、ＭＯＳＦＥＴのチャネル抵抗を求めた。
図５から明らかなように、トレンチ角が９０度よりも大きくなると、チャネル抵抗が急激に増加する。これは、予備実験１により判明したように、トレンチ角が９０度よりも大きくなると、チャネル移動度が急激に減少するからである（図２参照）。従って、トレンチ角が９０度を超えるのは好ましくない。
また、トレンチ３８の形成工程において図４を参照しながら説明したように、トレンチ角が、面方位としてではなく、物理的に９０度を超えると、トレンチ側壁面への堆積物が原因でゲート耐圧が低くなるため、実用的でない。従って、トレンチ角は９０度以下であるのが適当である。
また、図２では、トレンチ角が５０〜９０度の範囲では、チャネル移動度がほぼ一定であるのに対して、図５では、トレンチ角が６０度以下になると、チャネル抵抗が大きく増加している。これは、チャネル抵抗がチャネル移動度に反比例し、チャネル長に比例するため、トレンチ角が小さくなると、チャネル長が増加し、チャネル抵抗が増大するからである。
具体的には、チャネル長は、トレンチ角の正弦に反比例するので、トレンチ角が６５度では、トレンチ角が９０度のときと比べて、チャネル長が１０％増加し、チャネル抵抗も同じ割合で増加する。これ以上トレンチ角が小さくなると、チャネル長もチャネル抵抗も急激に増加する。特に、トレンチ角が６０度よりも小さくなると、この増加が顕著になるので、好ましくない。従って、トレンチ角は６０度以上であるのが適当である。以上をまとめると、トレンチ角は６０〜９０度の範囲にあるのが好ましい。
ところで、実施の形態１では、基板のオフ方向が［１１−２０］方向であるので、オフ方向に平行なトレンチとすることにより、オフの影響を避けている。しかし、基板のオフ方向が他の方向、例えば［１−１００］方向であるような場合には、オフの影響を避けることができない。
最も極端な例として、基板のオフ方向が［１−１００］方向であって、オフ角がαであるとする。オフ方向に垂直なトレンチとした場合、トレンチ角をθとすると、オフの上流側にあるトレンチ側壁面の面方位は（１−１００）方向から「θ＋α」だけシフトしている。一方、オフの下流側にあるトレンチ側壁面の面方位は（−１１００）方向から「θ−α」だけシフトしている。
「θ＋α」と「θ−α」のどちらかが９０度よりも大きくなるか、４０度よりも小さくなると、そのトレンチ側壁面でのチャネル移動度が急激に減少するので、好ましくない。従って、トレンチ角の上限は「９０度−α」以下であるのが好ましい。従来のオフ角αは８度であるので、トレンチ角は８２度以下であるのが好ましい。今後、オフ角αが例えば４度になれば、トレンチ角の上限を８６度以下にすることができる。
一方、上述したように、チャネル長の点からは、トレンチ角θは６０度以上であることが好ましく、「θ±α」が４０度以上あれば、チャネル移動度はほとんど変化しない。オフ角αは、従来は８度であり、将来的には４度以下と小さくなる傾向にある。従って、トレンチ角の下限は６０度のままでよい。万一、オフ角αが２０度よりも大きい場合には、トレンチ角は「４０度＋α」以上とするのが好ましい。
以上のことを一般的な場合に拡張すると、トレンチの方向とオフの方向のなす角がβである場合、αに代えて、ｔａｎ-1（ｓｉｎβ×ｔａｎα）を用いる。この式は、幾何的にオフ角をトレンチに垂直方向に射影したときの、実効的な傾き角を表している。トレンチの方向とオフの方向が一致するときは、この値は０である。以上より、トレンチ角の上限は「９０度−ｔａｎ-1（ｓｉｎβ×ｔａｎα）」であり、下限は６０度か、または「４０度＋ｔａｎ-1（ｓｉｎβ×ｔａｎα）」のうちの大きい方となる。
トレンチ角の設計範囲が最大となるのは、実施の形態１のように、トレンチの方向とオフの方向が一致する場合、すなわちβが０度の場合である。基板のオフ方向が＜１１−２０＞方向であると、このような設計が可能であるので、好ましい。
実用化の際には、作製された複数のデバイスのうち、トレンチ角が上述した範囲内にあるデバイスの数の割合が、許容される歩留まりの割合以上でなければならない。しかし、トレンチエッチングに用いるプラズマの不均一性やその他のプロセス誤差のため、同一バッチ内だけでなく、同一ウェハ内においても、同一のトレンチ角を得ることは極めて困難である。そのため、作製余裕を見込んで設計する必要がある。
面内におけるトレンチ角のばらつきの標準偏差をσとすると、２σ程度の余裕（本実施の形態１では１０度程度）が必要であると考えられる。すなわち、トレンチ角の実際の上限は前記上限よりも２σ程度小さくなり、実際の下限は前記下限よりも２σ程度大きくなる。例えば、上述したように、σが５度であるとすると、トレンチ角の設計範囲は７０〜８０度になる。
本実施の形態１では、産業用に設計されたものではないプラズマ装置を用いてトレンチエッチングを行ったため、σが大きい。プラズマ装置の改良により、σを例えば２．５度に低減すれば、トレンチ角の設計範囲は６５〜８５度になる。トレンチ角の平均的な角度は設計角度に相当し、これが上記範囲内にあれば、プロセス誤差によってトレンチ角がばらついても、チャネル抵抗が大きくばらつくことはない。
当然のことながら、作製余裕が最も大きくなるので、トレンチ角の設計角度は、上述したトレンチ角の設計範囲の中心付近の角度であるのが好ましい。ｔａｎ-1（ｓｉｎβ×ｔａｎα）が２０度よりも小さい場合には、σには関係なく、トレンチ角の設計角度は７５度であるのが好ましい。その一方で、トレンチ角が９０度に近いと、ほとんど同じチャネル移動度でチャネル長が短くなり、チャネル抵抗を低減できるので、好ましい。従って、いずれのトレンチ角で設計するか、あるいはその間のいずれかのトレンチ角で設計するか、という点は、トレードオフの関係にある。
なお、実施の形態１では、ゲート直下の絶縁膜を保護していないため、ドレイン破壊よりも前にゲートが破壊してしまい、耐圧は２００Ｖ程度以下であった。今後提案するように、ゲート下に厚い絶縁膜を形成したり、トレンチをフィールドストッピング層に達するような深さに形成し、ゲートポリシリコンよりも下の領域をＳｉＯ2やその他の絶縁膜、または低誘電率膜で埋めれば、ゲート耐圧が向上すると考えられる。このようにすると、同時にゲート−ドレイン間の静電容量も減少するので、実用上、好ましい。
実施の形態１によれば、比較的高いチャネル移動度が得られる面方位をトレンチ側壁面として用いており、かつプロセス上の誤差によりその面方位から外れたときに、チャネル移動度およびチャネル抵抗が大きく変動しない範囲が広い。従って、チャネル抵抗の平均値を大幅に増加させることなく、チャネル抵抗に大幅なばらつきが生じるのを防ぐことができる。
（実施の形態２）
実施の形態２は、実施の形態１のトレンチＭＯＳＦＥＴにおいて、セルピッチを作製可能な限り小さくした例である。ここでは、トレンチ角およびセルピッチが異なる２つの具体例について説明する。第１の例では、設計トレンチ角が７５度であり、セルピッチは１６μｍである。第２の例では、設計トレンチ角が６０度であり、セルピッチは１８μｍである。
トレンチ角が７５度または６０度である場合のセルピッチは、設計トレンチ角が９０度であるときのセルピッチに、トレンチ角の正接の逆数とトレンチ深さの積の２倍を加えた値を、設計単位に切り上げることにより定められる。設計トレンチ角が９０度であるときのセルピッチは、例えば１４μｍである。また、トレンチ深さは、例えば３μｍである。設計単位は、例えば２μｍである。トレンチ角の正接の逆数とトレンチ深さの積の２倍を加える理由は、トレンチの両側に傾斜した側壁面があるからである。実施の形態２の作製手順については、実施の形態１と同様であるので、重複する説明を省略する。
上述した第１の例および第２の例のＭＯＳＦＥＴについて、チャネル抵抗を調べた結果を図６に示す。図６から明らかなように、トレンチ角の面内ばらつき（標準偏差：５度程度）によって、第１の例および第２の例の両方にトレンチ角が６７〜６８度付近のデータがあるが、これらのデータに関して、第１の例（セルピッチ：１６μｍ、設計トレンチ角：７５度）のチャネル抵抗の方が、第２の例（セルピッチ：１８μｍ、設計トレンチ角：６０度）のチャネル抵抗よりも１０％程度小さい。これは、単位面積あたりのチャネル密度がセルピッチに反比例するためであると考えられる。
本実施の形態２では、マスク合わせ余裕および露光限界が２μｍであるので、設計トレンチ角が９０度である場合のセルピッチが１４μｍと大きい。そのため、トレンチ側壁面が傾斜していることの影響は、あまり大きくない。しかし、マスク合わせ余裕および露光限界がより小さくなると、設計トレンチ角が９０度である場合のセルピッチが小さくなるので、トレンチ側壁面が傾斜していることの影響が強くなる。
例えば、従来の技術でも、マスク合わせ余裕および露光限界を１μｍにするのは容易である。その場合に、設計トレンチ角を９０度にすると、セルピッチは７μｍになる。設計トレンチ角を７５度または６０度にすると、セルピッチはそれぞれ９μｍまたは１１μｍになる。設計トレンチ角が７５度の場合と６０度の場合で、プロセス誤差により同じトレンチ角になるときに、トレンチ角７５度設計の方がトレンチ角６０度設計よりも２０％以上小さいチャネル抵抗になると予想される。
これを一般的な場合に拡張すると、マスク合わせ余裕および露光限界をλとすると、発明者らが想定するプロセス（実施の形態１で説明したプロセス）では、設計トレンチ角が９０度であるときのセルピッチは７λとなる。なお、設計トレンチ角が９０度であるときのセルピッチは７λ以外でもよい。その場合には、以下の説明において７λとあるのを適切な値に読み替えればよい。
トレンチ深さをｄとし、トレンチ角をθとすると、セルピッチは「７λ＋２ｄｃｏｔθ」となる。トレンチ角θが６３．４度になると、２ｃｏｔθの値は１となる。つまり、このときには、設計トレンチ角が９０度であるときのセルピッチ７λにトレンチ深さｄがそのまま加算される。トレンチ角θが６３．４度よりも小さくなると、セルピッチは急激に増大する。従って、６３．４度は、トレンチ角θの一つの下限であると考えられる。
一方、セルピッチに比例してチャネル抵抗が増大するので、セルピッチの実用的な設計値として、トレンチ角が９０度である場合のセルピッチの２倍程度が限界であると考えられる。その場合、トレンチ角θは、ｃｏｔ-1（７λ／２ｄ）となる。これが、トレンチ角θのもう一つの下限であると考えられる。λが小さいほど、ｃｏｔ-1（７λ／２ｄ）で与えられるトレンチ角の下限が増加する。
例えば、λが２μｍであり、ｄが３μｍである場合には、ｃｏｔ-1（７λ／２ｄ）で与えられるトレンチ角の下限は約２３度となる。従って、この場合には、実施の形態１において説明したチャネル長から決まるトレンチ角の下限値である６０度よりも小さいので、トレンチ角の下限値は６０度でよい。しかし、例えばλが０．５μｍである場合には、ｃｏｔ-1（７λ／２ｄ）で与えられるトレンチ角の下限は約６０度となる。従って、λが概ね０．５μｍよりも小さい場合には、側壁面が傾斜したトレンチを形成することによってセルピッチが増大するという影響を無視することはできない。この影響を除いて、トレンチ角の設計指針は実施の形態１と同様である。
なお、上述したようにセルピッチの影響でトレンチ角の下限が上昇すると、実施の形態１においてオフ角および作製余裕に基づいて規定されたトレンチ角の設計範囲の下限も同じだけ上昇する。例えば、λが０．３５μｍであるとすると、ｃｏｔ-1（７λ／２ｄ）で与えられるトレンチ角の下限は約６７度となり、６０度の下限値よりも約７度大きくなる。従って、λが０．３５μｍであることを除いて、その他の構成および製造プロセスが実施の形態１と同じであれば、実施の形態１ではトレンチ角の設計範囲が７０〜８０度であったのに対して、この例ではトレンチ角の設計範囲は７７〜８０度になる。実施の形態２によれば、実施の形態１と同様の効果が得られる。また、後述する実施の形態３よりも作製余裕が大きいという効果を奏する。
（実施の形態３）
実施の形態３は、図３に示すトレンチＭＯＳＦＥＴと同様の断面構造を有し、かつ半導体上面とトレンチ側壁面との交線がいずれも＜１１−２０＞方向に平行な六角形状のセル構造となっている例である。トレンチ側壁面は、｛１−１００｝面から＜０００１＞方向に傾いた面となる。このようにすることによって、上述した予備実験１、２で考察した通り、ある範囲内でトレンチ角が変化しても、チャネル移動度が大きく変化しない状況を実現することができる。
実施の形態３においても、実施の形態２と同様に、設計トレンチ角およびセルピッチがそれぞれ７５度および１６μｍである第３の例と、６０度および１８μｍである第４の例について説明する。なお、実施の形態３では、セル構造の六角形状は概ね正六角形であるが、正六角形でなくてもよい。実施の形態３の作製手順については、実施の形態１と同様であるので、重複する説明を省略する。
上述した第１の例および第２の例のＭＯＳＦＥＴについて、チャネル抵抗を調べた結果を図７に示す。図７を図６と比較すると、実施の形態３の方が実施の形態２よりも、チャネル抵抗が低いことがわかる。これは、六角形状セル構造の実施の形態３の方がストライプセル構造の実施の形態２よりも、単位面積あたりのチャネル密度が高いからである。これより、六角形状セル構造を用いた方がストライプセル構造を用いるよりも、チャネル抵抗を低減できるので、好ましいと言える。
また、図７から明らかなように、トレンチ角の面内ばらつき（標準偏差：５度程度）によって、第３の例および第４の例の両方にトレンチ角が６７〜６８度付近のデータがあるが、これらのデータに関して、第３の例（セルピッチ：１６μｍ、設計トレンチ角：７５度）のチャネル抵抗の方が、第４の例（セルピッチ：１８μｍ、設計トレンチ角：６０度）のチャネル抵抗よりも１０％程度小さい。これは、六角形状セル構造の場合も、実施の形態２と同様に、単位面積あたりのチャネル密度がセルピッチに反比例するため、セルピッチの影響を受けるからであると考えられる。
ここで、実施の形態３では、オフ角の影響により各トレンチ側壁面の面方位がシフトしている。［１１−２０］オフ方向に平行な対向する２面では、シフト量は０である。基板のオフ角が８度である場合には、オフの上流側に位置する２面は約＋７度シフトし、下流側に位置する２面は約−７度シフトしている。７度というシフト角の絶対値は、ｔａｎ-1（０．８７×ｔａｎ８°）という式に起因する。オフ角をαとし、オフ方向とこれに最も近い＜１−１００＞方向とのなす角をγとすると、一般的には、シフト角の絶対値は、実施の形態１での考察と同様に、ｔａｎ-1（ｃｏｓγ×ｔａｎα）で与えられる。
実施の形態１での考察と同様に、オフ角によるシフトがあっても、トレンチ側壁面の全体としての面方位が｛１−１００｝面から＜０００１＞方向に０〜５０度の範囲に収まり、かつチャネル長が著しく増加しないためには、トレンチ角の上限は「９０度−ｔａｎ-1（ｃｏｓγ×ｔａｎα）」であり、下限は６０度か、または「５０度＋ｔａｎ-1（ｃｏｓγ×ｔａｎα）」のうちの大きい方となる。オフ方向が＜１１−２０＞方向のときに、ｃｏｓγは最も小さくなり、約０．８７となる。
実施の形態３では、作製余裕が増加するので、オフ方向が＜１１−２０＞方向の基板を用いるのが好ましい。基板のオフ方向が＜１１−２０＞方向であり、オフ角が８度である場合、上述したトレンチ角の上限および下限を与える式または関係より、トレンチ角は６０〜８３度の範囲にあるのが好ましい。今後、オフ角が４度になる場合には、トレンチ角は６０〜８６度の範囲にあるのが好ましい。
実用化の際には、実施の形態１と同様に、面内におけるトレンチ角のばらつきの標準偏差σの２倍、すなわち２σ程度の作製余裕を見込んで設計する必要がある。従って、トレンチ角の実際の上限は前記上限よりも２σ程度小さくなり、実際の下限は前記下限よりも２σ程度大きくなる。例えば、オフ角が８度の基板を用い、σが５度となるような条件で六角形状セル構造を形成する場合、トレンチ角の設計範囲は７０〜７３度になる。将来的に、オフ角が４度になると、トレンチ角の設計範囲は７０〜７６度になる。
実施の形態１においても説明した通り、σが例えば２．５度になれば、トレンチ角の設計範囲は、基板のオフ角が８度の場合には６５〜７８度になり、４度の場合には６５〜８１度になると考えられる。トレンチ角の平均的な角度（設計角度）が上記範囲内にあれば、プロセス誤差によってトレンチ角がばらついても、チャネル抵抗が大きくばらつくことはない。
トレンチ角の設計角度を、作製余裕が最も大きくなるという理由で、上述したトレンチ角の設計範囲の中心付近の角度にするのが好ましいが、その一方で、チャネル抵抗を低減できるという理由で、９０度に近い角度にするのが好ましく、これらの関係がトレードオフの関係にあることは、実施の形態１と同様である。実施の形態３によれば、実施の形態１と同様の効果が得られる。特に、実施の形態１および２と比べて、チャネル抵抗が小さいという効果を奏する。
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、実施の形態中に記載した角度や寸法や濃度などは一例であり、本発明はそれらの値に限定されるものではない。また、上述した各実施の形態において、ｐとｎの導電型を入れ替えても同様に成り立つ。
以上のように、本発明にかかる半導体素子およびその製造方法は、ＳｉＣ製の縦型トレンチＭＯＳＦＥＴ等の半導体素子に有用であり、特に、高耐圧パワーデバイスとして用いられる半導体素子に適している。
予備実験に用いたデバイスの構成を示す断面図である。 予備実験１の結果を示す特性図である。 実施の形態１にかかる縦型トレンチＭＯＳＦＥＴの構成を示す断面図である。 トレンチ角の平均値を９０度に近づけた場合のトレンチの形状を模式的に示す断面図である。 実施の形態１のＭＯＳＦＥＴのチャネル抵抗とトレンチ角の関係を示す特性図である。 実施の形態２のＭＯＳＦＥＴのチャネル抵抗とトレンチ角の関係を示す特性図である。 実施の形態３のＭＯＳＦＥＴのチャネル抵抗とトレンチ角の関係を示す特性図である。 一般的な縦型トレンチＭＯＳＦＥＴの構成を示す断面図である。 トレンチの断面形状を示す図である。 トレンチの断面形状を示す図である。
符号の説明
３１ ＳｉＣ基板
３８ トレンチ
３９ ゲート酸化膜

Claims (6)

  1. 主面の方位が概ね｛０００１｝面であり、かつオフ角αを有するＳｉＣ半導体層に、側壁面の法線を前記ＳｉＣ半導体層の主面に射影したときの方向が概ね＜１−１００＞方向であるトレンチが形成された半導体素子であって、
    前記トレンチの側壁面と前記ＳｉＣ半導体層の主面とのなす角度が、６０度以上で、かつ「９０度−ｔａｎ-1（０．８７×ｔａｎα）」以下であることを特徴とする半導体素子。
  2. 前記トレンチを含む単位構造が所定のピッチで繰り返し形成されており、その繰り返しのピッチは、前記ＳｉＣ半導体層の主面に対して側壁面が９０度の角度をなすようにトレンチを形成した場合の単位構造の繰り返しピッチの２倍以下であることを特徴とする請求項１に記載の半導体素子。
  3. 前記トレンチの側壁面の方位は、ＳｉＣの｛１−１００｝面ファミリから＜０００１＞方向にオフした方位であることを特徴とする請求項１または２に記載の半導体素子。
  4. 前記ＳｉＣ半導体層の主面のオフ方向は、概ね＜１１−２０＞方向であることを特徴とする請求項１〜３のいずれか一つに記載の半導体素子。
  5. 前記トレンチは、前記ＳｉＣ半導体層の主面のオフ方向に平行ではない面を側壁面とすることを特徴とする請求項１〜４のいずれか一つに記載の半導体素子。
  6. 請求項１〜５のいずれか一つに記載の半導体素子を製造するにあたって、
    トレンチの側壁面とＳｉＣ半導体層の主面とのなす角度のウェハ面内におけるばらつきの標準偏差をσとして、トレンチの側壁面とＳｉＣ半導体層の主面とのなす角度の設計値を、「６０度＋２σ」以上で、かつ「９０度−ｔａｎ-1（０．８７×ｔａｎα）−２σ」以下の範囲の任意の角度に設定して、ＳｉＣ半導体層にトレンチを形成する工程と、
    形成されたトレンチの側壁面にポリシリコンを堆積する工程と、
    堆積された前記ポリシリコンを熱酸化してゲート酸化膜とする工程と、
    を含むことを特徴とする半導体素子の製造方法。


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Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117649A (ja) * 2007-11-07 2009-05-28 Fuji Electric Device Technology Co Ltd 半導体装置
JP2009130069A (ja) * 2007-11-22 2009-06-11 Mitsubishi Electric Corp 半導体装置
JP2010003988A (ja) * 2008-06-23 2010-01-07 Rohm Co Ltd ＳｉＣ膜の加工方法および半導体装置の製造方法
DE102009032274A1 (de) 2008-07-08 2010-01-28 Denso Corporation, Kariya-City Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
WO2012026089A1 (ja) * 2010-08-27 2012-03-01 国立大学法人奈良先端科学技術大学院大学 ＳｉＣ半導体素子
WO2012060248A1 (ja) 2010-11-01 2012-05-10 住友電気工業株式会社 半導体装置およびその製造方法
JP2013004636A (ja) * 2011-06-15 2013-01-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
WO2013038862A1 (ja) * 2011-09-14 2013-03-21 住友電気工業株式会社 炭化珪素半導体装置の製造方法
WO2013038860A1 (ja) * 2011-09-14 2013-03-21 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2013073293A1 (ja) * 2011-11-16 2013-05-23 住友電気工業株式会社 半導体装置の製造方法および半導体装置
WO2013077078A1 (ja) * 2011-11-24 2013-05-30 住友電気工業株式会社 半導体装置およびその製造方法
JP2014090057A (ja) * 2012-10-30 2014-05-15 Mitsubishi Electric Corp 炭化珪素半導体装置
JP2014160720A (ja) * 2013-02-19 2014-09-04 Sanken Electric Co Ltd 半導体装置
JP2015019092A (ja) * 2008-03-03 2015-01-29 富士電機株式会社 トレンチゲート型半導体装置
WO2015033674A1 (ja) * 2013-09-06 2015-03-12 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015046502A (ja) * 2013-08-28 2015-03-12 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US8981384B2 (en) 2010-08-03 2015-03-17 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
US8999854B2 (en) 2011-11-21 2015-04-07 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
US9000447B2 (en) 2011-09-26 2015-04-07 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
WO2015098229A1 (ja) 2013-12-26 2015-07-02 オリンパス株式会社 気腹装置
JP2016006900A (ja) * 2015-08-18 2016-01-14 住友電気工業株式会社 半導体装置の製造方法および半導体装置
JP2016046445A (ja) * 2014-08-25 2016-04-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2016066669A (ja) * 2014-09-24 2016-04-28 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2016136618A (ja) * 2014-12-22 2016-07-28 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ ストライプ状トレンチゲート構造、トランジスタメサおよびダイオードメサを有する半導体素子
JP2016528729A (ja) * 2013-07-17 2016-09-15 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． トレンチゲートを有する電界効果デバイスのための強化されたゲート誘電体
JP2017212259A (ja) * 2016-05-23 2017-11-30 株式会社デンソー 半導体装置の製造方法
WO2018155711A1 (ja) * 2017-02-27 2018-08-30 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
US10177233B2 (en) 2015-05-13 2019-01-08 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2019003029A (ja) * 2017-06-15 2019-01-10 日本電信電話株式会社 光導波路およびその製造方法
JP2019033283A (ja) * 2018-10-31 2019-02-28 富士電機株式会社 半導体装置
JPWO2018193870A1 (ja) * 2017-04-19 2019-04-25 オリンパス株式会社 内視鏡
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
US10700192B2 (en) 2014-12-03 2020-06-30 Infineon Technologies Ag Semiconductor device having a source electrode contact trench
US10903322B2 (en) 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
US10950696B2 (en) 2018-02-22 2021-03-16 Infineon Technologies Ag Silicon carbide semiconductor component
US10985248B2 (en) 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
US11011606B2 (en) 2018-10-08 2021-05-18 Infineon Technologies Ag Semiconductor component having a SiC semiconductor body and method for producing a semiconductor component
US11101343B2 (en) 2018-05-07 2021-08-24 Infineon Technologies Ag Silicon carbide field-effect transistor including shielding areas

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101245899B1 (ko) * 2006-01-30 2013-03-20 스미토모덴키고교가부시키가이샤 탄화규소 반도체 장치의 제조 방법
JP2008244456A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
US8536582B2 (en) * 2008-12-01 2013-09-17 Cree, Inc. Stable power devices on low-angle off-cut silicon carbide crystals
KR101028971B1 (ko) * 2009-05-26 2011-04-19 한국과학기술원 집적형 박막 태양전지 및 그의 제조 방법
JP5721351B2 (ja) 2009-07-21 2015-05-20 ローム株式会社 半導体装置
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
JP5707770B2 (ja) * 2010-08-03 2015-04-30 住友電気工業株式会社 半導体装置およびその製造方法
JP2012209422A (ja) * 2011-03-30 2012-10-25 Sumitomo Electric Ind Ltd Ｉｇｂｔ
JP5668576B2 (ja) 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
US8816429B2 (en) 2011-07-07 2014-08-26 Fairchild Semiconductor Corporation Charge balance semiconductor devices with increased mobility structures
JP5742627B2 (ja) * 2011-09-26 2015-07-01 住友電気工業株式会社 半導体装置および半導体装置の製造方法
JP5742657B2 (ja) * 2011-10-20 2015-07-01 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5806600B2 (ja) 2011-11-21 2015-11-10 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5870672B2 (ja) * 2011-12-19 2016-03-01 住友電気工業株式会社 半導体装置
JP5920010B2 (ja) * 2012-05-18 2016-05-18 住友電気工業株式会社 半導体装置
JP5954140B2 (ja) * 2012-11-29 2016-07-20 住友電気工業株式会社 炭化珪素半導体装置
CN103199008A (zh) * 2013-03-11 2013-07-10 西安电子科技大学 零偏4H-SiC衬底上的同质外延方法
JP5649152B1 (ja) * 2013-04-30 2015-01-07 パナソニック株式会社 半導体装置及びその製造方法
KR20170090542A (ko) * 2016-01-28 2017-08-08 메이플세미컨덕터(주) 개선된 단차 피복성을 가지는 SiC 반도체의 trench 제조방법
JP7179276B2 (ja) * 2017-09-29 2022-11-29 株式会社タムラ製作所 電界効果トランジスタ
DE102018200676A1 (de) * 2018-01-17 2019-07-18 Robert Bosch Gmbh Leistungselektronisches Bauelement
CN117558761B (zh) * 2024-01-10 2024-04-05 湖北九峰山实验室 一种宽禁带半导体沟槽mosfet器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326755A (ja) * 1994-04-06 1995-12-12 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH09199724A (ja) * 1996-01-23 1997-07-31 Denso Corp 炭化珪素半導体装置
JPH11111983A (ja) * 1997-08-08 1999-04-23 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JPH11266015A (ja) * 1998-03-18 1999-09-28 Denso Corp 炭化珪素半導体装置の製造方法
JP2000312003A (ja) * 1999-02-23 2000-11-07 Matsushita Electric Ind Co Ltd 絶縁ゲート型半導体素子およびその製造方法
JP2004031471A (ja) * 2002-06-24 2004-01-29 Matsushita Electric Ind Co Ltd 炭化珪素半導体素子及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3709688B2 (ja) 1997-03-05 2005-10-26 株式会社デンソー 炭化珪素半導体装置
US6057558A (en) 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
JP3719323B2 (ja) 1997-03-05 2005-11-24 株式会社デンソー 炭化珪素半導体装置
JP3610721B2 (ja) 1997-03-05 2005-01-19 株式会社デンソー 炭化珪素半導体装置
JPH11251592A (ja) 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
JP4843854B2 (ja) 2001-03-05 2011-12-21 住友電気工業株式会社 Ｍｏｓデバイス
JP4110875B2 (ja) * 2002-08-09 2008-07-02 株式会社デンソー 炭化珪素半導体装置
US7355207B2 (en) * 2004-05-24 2008-04-08 Denso Corporation Silicon carbide semiconductor device and method for manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07326755A (ja) * 1994-04-06 1995-12-12 Nippondenso Co Ltd 半導体装置及びその製造方法
JPH09199724A (ja) * 1996-01-23 1997-07-31 Denso Corp 炭化珪素半導体装置
JPH11111983A (ja) * 1997-08-08 1999-04-23 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JPH11266015A (ja) * 1998-03-18 1999-09-28 Denso Corp 炭化珪素半導体装置の製造方法
JP2000312003A (ja) * 1999-02-23 2000-11-07 Matsushita Electric Ind Co Ltd 絶縁ゲート型半導体素子およびその製造方法
JP2004031471A (ja) * 2002-06-24 2004-01-29 Matsushita Electric Ind Co Ltd 炭化珪素半導体素子及びその製造方法

Cited By (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009117649A (ja) * 2007-11-07 2009-05-28 Fuji Electric Device Technology Co Ltd 半導体装置
JP2009130069A (ja) * 2007-11-22 2009-06-11 Mitsubishi Electric Corp 半導体装置
JP2015019092A (ja) * 2008-03-03 2015-01-29 富士電機株式会社 トレンチゲート型半導体装置
US9209276B2 (en) 2008-03-03 2015-12-08 Fuji Electric Co., Ltd. Trench gate type semiconductor device and method of producing the same
US9559188B2 (en) 2008-03-03 2017-01-31 Fuji Electric Co., Ltd. Trench gate type semiconductor device and method of producing the same
JP2010003988A (ja) * 2008-06-23 2010-01-07 Rohm Co Ltd ＳｉＣ膜の加工方法および半導体装置の製造方法
DE102009032274A1 (de) 2008-07-08 2010-01-28 Denso Corporation, Kariya-City Siliciumcarbid-Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US8981384B2 (en) 2010-08-03 2015-03-17 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
US9054022B2 (en) 2010-08-03 2015-06-09 Sumitomo Electric Industries, Ltd. Method for manufacturing semiconductor device
JP5761533B2 (ja) * 2010-08-27 2015-08-12 国立大学法人 奈良先端科学技術大学院大学 ＳｉＣ半導体素子
WO2012026089A1 (ja) * 2010-08-27 2012-03-01 国立大学法人奈良先端科学技術大学院大学 ＳｉＣ半導体素子
JPWO2012026089A1 (ja) * 2010-08-27 2013-10-28 国立大学法人 奈良先端科学技術大学院大学 ＳｉＣ半導体素子
US9006745B2 (en) 2010-11-01 2015-04-14 Sumitomo Electric Industries, Ltd. Semiconductor device and fabrication method thereof
WO2012060248A1 (ja) 2010-11-01 2012-05-10 住友電気工業株式会社 半導体装置およびその製造方法
US9443960B2 (en) 2010-11-01 2016-09-13 Sumitomo Electric Industries, Ltd. Semiconductor device and fabrication method thereof
JP2013004636A (ja) * 2011-06-15 2013-01-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP2013062392A (ja) * 2011-09-14 2013-04-04 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
WO2013038860A1 (ja) * 2011-09-14 2013-03-21 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9012922B2 (en) 2011-09-14 2015-04-21 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing same
WO2013038862A1 (ja) * 2011-09-14 2013-03-21 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9000447B2 (en) 2011-09-26 2015-04-07 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2013105966A (ja) * 2011-11-16 2013-05-30 Sumitomo Electric Ind Ltd 半導体装置の製造方法および半導体装置
WO2013073293A1 (ja) * 2011-11-16 2013-05-23 住友電気工業株式会社 半導体装置の製造方法および半導体装置
US8999854B2 (en) 2011-11-21 2015-04-07 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device
US8809945B2 (en) 2011-11-24 2014-08-19 Sumitomo Electric Industries, Ltd. Semiconductor device having angled trench walls
WO2013077078A1 (ja) * 2011-11-24 2013-05-30 住友電気工業株式会社 半導体装置およびその製造方法
JP2013110336A (ja) * 2011-11-24 2013-06-06 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2014090057A (ja) * 2012-10-30 2014-05-15 Mitsubishi Electric Corp 炭化珪素半導体装置
JP2014160720A (ja) * 2013-02-19 2014-09-04 Sanken Electric Co Ltd 半導体装置
JP2016528729A (ja) * 2013-07-17 2016-09-15 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． トレンチゲートを有する電界効果デバイスのための強化されたゲート誘電体
JP2015046502A (ja) * 2013-08-28 2015-03-12 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2015033674A1 (ja) * 2013-09-06 2015-03-12 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US10014376B2 (en) 2013-09-06 2018-07-03 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device having a trench with side walls and method for manufacturing same
JP2015053359A (ja) * 2013-09-06 2015-03-19 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2015098229A1 (ja) 2013-12-26 2015-07-02 オリンパス株式会社 気腹装置
JP2016046445A (ja) * 2014-08-25 2016-04-04 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2016066669A (ja) * 2014-09-24 2016-04-28 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
US9881996B2 (en) 2014-09-24 2018-01-30 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device
US10217813B2 (en) 2014-09-24 2019-02-26 Sumitomo Electric Industries, Ltd. Method for manufacturing silicon carbide semiconductor device and silicon carbide semiconductor device
US10700192B2 (en) 2014-12-03 2020-06-30 Infineon Technologies Ag Semiconductor device having a source electrode contact trench
JP2016136618A (ja) * 2014-12-22 2016-07-28 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ ストライプ状トレンチゲート構造、トランジスタメサおよびダイオードメサを有する半導体素子
US10714609B2 (en) 2014-12-22 2020-07-14 Infineon Technologies Ag Semiconductor device with stripe-shaped trench gate structures, transistor mesas and diode mesas
US10304953B2 (en) 2014-12-22 2019-05-28 Infineon Technologies Ag Semiconductor device with stripe-shaped trench gate structures, transistor mesas and diode mesas
US10177233B2 (en) 2015-05-13 2019-01-08 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
JP2016006900A (ja) * 2015-08-18 2016-01-14 住友電気工業株式会社 半導体装置の製造方法および半導体装置
JP2017212259A (ja) * 2016-05-23 2017-11-30 株式会社デンソー 半導体装置の製造方法
JP2018142577A (ja) * 2017-02-27 2018-09-13 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
WO2018155711A1 (ja) * 2017-02-27 2018-08-30 株式会社タムラ製作所 トレンチｍｏｓ型ショットキーダイオード
US11081598B2 (en) 2017-02-27 2021-08-03 Tamura Corporation Trench MOS Schottky diode
JPWO2018193870A1 (ja) * 2017-04-19 2019-04-25 オリンパス株式会社 内視鏡
JP2019003029A (ja) * 2017-06-15 2019-01-10 日本電信電話株式会社 光導波路およびその製造方法
US11742391B2 (en) 2018-02-22 2023-08-29 Infineon Technologies Ag Semiconductor component having a diode structure in a SiC semiconductor body
US10950696B2 (en) 2018-02-22 2021-03-16 Infineon Technologies Ag Silicon carbide semiconductor component
US11626477B2 (en) 2018-05-07 2023-04-11 Infineon Technologies Ag Silicon carbide field-effect transistor including shielding areas
US11101343B2 (en) 2018-05-07 2021-08-24 Infineon Technologies Ag Silicon carbide field-effect transistor including shielding areas
US11011606B2 (en) 2018-10-08 2021-05-18 Infineon Technologies Ag Semiconductor component having a SiC semiconductor body and method for producing a semiconductor component
US11600701B2 (en) 2018-10-08 2023-03-07 Infineon Technologies Ag Semiconductor component having a SiC semiconductor body
JP2019033283A (ja) * 2018-10-31 2019-02-28 富士電機株式会社 半導体装置
US10985248B2 (en) 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
US10903322B2 (en) 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
US10896952B2 (en) 2018-11-16 2021-01-19 Infineon Technologies Ag SiC device and methods of manufacturing thereof
US11462611B2 (en) 2018-11-16 2022-10-04 Infineon Technologies Ag SiC device with channel regions extending along at least one of the (1-100) plane and the (-1100) plane and methods of manufacturing thereof
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof

Also Published As

Publication number Publication date
US7615849B2 (en) 2009-11-10
US20070057262A1 (en) 2007-03-15
JP5017823B2 (ja) 2012-09-05
DE102006042282A1 (de) 2007-03-29

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US10163637B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US9679986B2 (en) Silicon carbide semiconductor device

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