JPH09199724A - 炭化珪素半導体装置 - Google Patents
炭化珪素半導体装置Info
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- Y10S438/931—Silicon carbide semiconductor
Abstract
(57)【要約】
【課題】ゲート閾電圧の低減、ゲート・ソース間および
ゲート・ドレイン間耐圧の向上、オフ時のリーク電流の
低減、そして更なるオン抵抗の低減とゲート酸化膜の信
頼性を向上させた炭化珪素半導体装置を提供する。 【解決手段】半導体基板４はｎ+ 型基板１とｎ- 型炭化
珪素半導体層２とｐ型炭化珪素半導体層３とからなり、
主表面の面方位が略（０００１−）カーボン面であり六
方晶系の単結晶炭化珪素よりなる。半導体層３の表層部
にｎ+ 型ソース領域５が形成され、溝７が主表面から領
域５と半導体層３を貫通し半導体層２に達するととも
に、略［１１２−０］方向に延長されている。ｎ型炭化
珪素半導体薄膜層８は、溝７の側面での領域５と半導体
層３と半導体層２の表面に延設され、ゲート絶縁膜９の
内側にゲート電極層１０が、半導体領域５の表面上にソ
ース電極層１０が、ｎ+ 型基板１の表面にドレイン電極
層１３が形成されている。
ゲート・ドレイン間耐圧の向上、オフ時のリーク電流の
低減、そして更なるオン抵抗の低減とゲート酸化膜の信
頼性を向上させた炭化珪素半導体装置を提供する。 【解決手段】半導体基板４はｎ+ 型基板１とｎ- 型炭化
珪素半導体層２とｐ型炭化珪素半導体層３とからなり、
主表面の面方位が略（０００１−）カーボン面であり六
方晶系の単結晶炭化珪素よりなる。半導体層３の表層部
にｎ+ 型ソース領域５が形成され、溝７が主表面から領
域５と半導体層３を貫通し半導体層２に達するととも
に、略［１１２−０］方向に延長されている。ｎ型炭化
珪素半導体薄膜層８は、溝７の側面での領域５と半導体
層３と半導体層２の表面に延設され、ゲート絶縁膜９の
内側にゲート電極層１０が、半導体領域５の表面上にソ
ース電極層１０が、ｎ+ 型基板１の表面にドレイン電極
層１３が形成されている。
Description
【０００１】
【発明の属する技術分野】この発明は、炭化珪素半導体
装置、例えば、大電力用縦型絶縁ゲート型電界効果トラ
ンジスタに関する。
装置、例えば、大電力用縦型絶縁ゲート型電界効果トラ
ンジスタに関する。
【０００２】
【従来の技術】近年、電力用トランジスタとして炭化珪
素単結晶材料を使用して作製される縦型パワーＭＯＳＦ
ＥＴが提案されている。電力用トランジスタにおいては
ゲート電圧がオフ時のソースとドレインとの間のリーク
電流が少なく、かつ、オン時にはソースとドレインとの
間の抵抗（オン抵抗）が小さいことが必要であり、六方
晶炭化珪素の電子物性の長所を生かし、高電圧印加時の
リーク電流の低減とオン抵抗の低減が効果的に図れる電
力用トランジスタとして図１９及び図２０に示す溝ゲー
ト型パワーＭＯＳＦＥＴ（例えば、特開平７−１３１０
１６号公報）や、閾値電圧の低減とゲート・ドレイン間
及びゲート・ソース間耐圧向上を両立することを狙った
図２１に示す炭化珪素半導体装置（例えば、本出願人に
よる特願平７−７２０２６号）が提案されている。
素単結晶材料を使用して作製される縦型パワーＭＯＳＦ
ＥＴが提案されている。電力用トランジスタにおいては
ゲート電圧がオフ時のソースとドレインとの間のリーク
電流が少なく、かつ、オン時にはソースとドレインとの
間の抵抗（オン抵抗）が小さいことが必要であり、六方
晶炭化珪素の電子物性の長所を生かし、高電圧印加時の
リーク電流の低減とオン抵抗の低減が効果的に図れる電
力用トランジスタとして図１９及び図２０に示す溝ゲー
ト型パワーＭＯＳＦＥＴ（例えば、特開平７−１３１０
１６号公報）や、閾値電圧の低減とゲート・ドレイン間
及びゲート・ソース間耐圧向上を両立することを狙った
図２１に示す炭化珪素半導体装置（例えば、本出願人に
よる特願平７−７２０２６号）が提案されている。
【０００３】まず、前者（特開平７−１３１０１６号公
報）について説明する。図１９，２０における溝ゲート
型パワーＭＯＳＦＥＴは、ソースとドレインとの間を流
れる電流経路が｛０００１｝面に平行であり、かつ、チ
ャネル形成面２６が｛１１２−０｝面に平行な方向にな
るように構成されている。
報）について説明する。図１９，２０における溝ゲート
型パワーＭＯＳＦＥＴは、ソースとドレインとの間を流
れる電流経路が｛０００１｝面に平行であり、かつ、チ
ャネル形成面２６が｛１１２−０｝面に平行な方向にな
るように構成されている。
【０００４】その理由は、電子の有効質量が［０００
１］方向に比べ［０００１］に垂直な方向、即ち｛００
０１｝面上では約１／５であり、｛０００１｝面上での
移動度は［０００１］方向に比べ約５倍の移動度になる
ため、電流経路を｛０００１｝面に平行にすると電流の
電気抵抗を最小にすることができるとしている。又、Ｍ
ＯＳチャネル形成部には原子の未結合手（ダングリング
ボンド）が存在するが、面方位によって密度が異なる。
この原子の未結合手（ダングリングボンド）密度とリー
ク電流には相関があると考えられ、それゆえ、チャネル
形成面の面方位によってリーク電流が決まる。同公報で
はリーク電流が最小となる｛１１２−０｝面をチャネル
形成面としている。
１］方向に比べ［０００１］に垂直な方向、即ち｛００
０１｝面上では約１／５であり、｛０００１｝面上での
移動度は［０００１］方向に比べ約５倍の移動度になる
ため、電流経路を｛０００１｝面に平行にすると電流の
電気抵抗を最小にすることができるとしている。又、Ｍ
ＯＳチャネル形成部には原子の未結合手（ダングリング
ボンド）が存在するが、面方位によって密度が異なる。
この原子の未結合手（ダングリングボンド）密度とリー
ク電流には相関があると考えられ、それゆえ、チャネル
形成面の面方位によってリーク電流が決まる。同公報で
はリーク電流が最小となる｛１１２−０｝面をチャネル
形成面としている。
【０００５】図２０の具体的構成は、主表面を｛１−１
００｝面とした半導体基板２０内において、ｎ+ 型ウエ
ハ層２１、ｎ- 型ドレイン層２２、ｐ型ウエル層２３が
順次に積層され、ｐ型ウエル層２３の表面の一部にはｎ
型ソース層２４が形成され、ｎ型ソース層２４の形成部
分には溝部２５が形成されている。溝部２５は、ｎ型ソ
ース層２４からｐ型ウエル層２３を介してｎ- 型ドレイ
ン層２２にまで達し、主表面に対して垂直に切り込まれ
た細長い略直方体状となっている。この溝部２５によ
り、チャネル形成面２６を｛１１２−０｝面とするよう
に形成されている。その溝部２５の露出面をほぼ覆うよ
うに絶縁膜２７が設けられ、絶縁膜２７の上面にゲート
電極２８が配置されている。そして、ｎ+ 型ウエハ層２
１の表面にはドレイン電極２９が、ｐ型ウエル層２３の
表面及びこの表面に連なるｎ型ソース層２４の一部の表
面にはソース電極３０が形成されている。
００｝面とした半導体基板２０内において、ｎ+ 型ウエ
ハ層２１、ｎ- 型ドレイン層２２、ｐ型ウエル層２３が
順次に積層され、ｐ型ウエル層２３の表面の一部にはｎ
型ソース層２４が形成され、ｎ型ソース層２４の形成部
分には溝部２５が形成されている。溝部２５は、ｎ型ソ
ース層２４からｐ型ウエル層２３を介してｎ- 型ドレイ
ン層２２にまで達し、主表面に対して垂直に切り込まれ
た細長い略直方体状となっている。この溝部２５によ
り、チャネル形成面２６を｛１１２−０｝面とするよう
に形成されている。その溝部２５の露出面をほぼ覆うよ
うに絶縁膜２７が設けられ、絶縁膜２７の上面にゲート
電極２８が配置されている。そして、ｎ+ 型ウエハ層２
１の表面にはドレイン電極２９が、ｐ型ウエル層２３の
表面及びこの表面に連なるｎ型ソース層２４の一部の表
面にはソース電極３０が形成されている。
【０００６】次に、後者の技術（特願平７−７２０２６
号）について説明する。図２１においては、熱酸化膜厚
の面方位依存性を利用した構造の溝ゲート型パワーＭＯ
ＳＦＥＴである。六方晶炭化珪素の酸化速度は（０００
１−）カーボン面で最も速く、（０００１−）カーボン
面に垂直な面に比べ約５倍である。この性質を利用し、
主表面を（０００１−）カーボン面とすることにより、
表面及び溝底面３６ｂの酸化膜厚を、チャネル形成面と
なる溝側面３６ａでの酸化膜厚に比べ厚くすることがで
き、一度のゲート酸化膜形成工程により、ゲート閾電圧
を低く、ゲート・ドレイン間及びゲート・ソース間耐圧
を高くした溝ゲート型パワーＭＯＳＦＥＴを作成できる
としている。
号）について説明する。図２１においては、熱酸化膜厚
の面方位依存性を利用した構造の溝ゲート型パワーＭＯ
ＳＦＥＴである。六方晶炭化珪素の酸化速度は（０００
１−）カーボン面で最も速く、（０００１−）カーボン
面に垂直な面に比べ約５倍である。この性質を利用し、
主表面を（０００１−）カーボン面とすることにより、
表面及び溝底面３６ｂの酸化膜厚を、チャネル形成面と
なる溝側面３６ａでの酸化膜厚に比べ厚くすることがで
き、一度のゲート酸化膜形成工程により、ゲート閾電圧
を低く、ゲート・ドレイン間及びゲート・ソース間耐圧
を高くした溝ゲート型パワーＭＯＳＦＥＴを作成できる
としている。
【０００７】図２１の具体的構成は、主表面を（０００
１−）カーボン面としたｎ型炭化珪素半導体基板３２上
にｎ型エピタキシャル層３３が形成され、さらに、ｎ型
エピタキシャル層３３上にｐ型エピタキシャル層３４が
形成され、さらに、ｐ型エピタキシャル層３４の所定領
域にｎ型ソース領域３５が形成されている。又、ｎ型ソ
ース領域３５とｐ型エピタキシャル層３４を貫通してｎ
型エピタキシャル層３３に達する溝３６が形成され、溝
３６内にはゲート絶縁膜３７を介してゲート電極３８が
形成されている。ゲート電極３８の上面には絶縁膜３９
が形成され、絶縁膜３９上を含むｎ型ソース領域３５上
にはソース電極膜４０が形成されている。
１−）カーボン面としたｎ型炭化珪素半導体基板３２上
にｎ型エピタキシャル層３３が形成され、さらに、ｎ型
エピタキシャル層３３上にｐ型エピタキシャル層３４が
形成され、さらに、ｐ型エピタキシャル層３４の所定領
域にｎ型ソース領域３５が形成されている。又、ｎ型ソ
ース領域３５とｐ型エピタキシャル層３４を貫通してｎ
型エピタキシャル層３３に達する溝３６が形成され、溝
３６内にはゲート絶縁膜３７を介してゲート電極３８が
形成されている。ゲート電極３８の上面には絶縁膜３９
が形成され、絶縁膜３９上を含むｎ型ソース領域３５上
にはソース電極膜４０が形成されている。
【０００８】
【発明が解決しようとする課題】しかしながら、図１
９，２０および図２１に示したような溝ゲート型パワー
ＭＯＳＦＥＴを形成する場合、チャネル形成面の不純物
濃度は、半導体領域（図２０ではｐ型ウエル層２３、図
２１ではｐ型エピタキシャル層３４）と共通であるた
め、その不純物濃度と同じ濃度にならざるを得なかっ
た。しかし、パワーＭＯＳＦＥＴを設計する上で半導体
領域（２３，３４）の不純物濃度と膜厚はソース・ドレ
イン間耐圧を決定する上での主要な設計パラメータであ
り、一方、チャネル形成面の不純物濃度はゲート閾値電
圧とチャネルでの電圧降下を決定する上での主要な設計
パラメータである。パワーＭＯＳＦＥＴを高耐圧、低オ
ン抵抗でかつ閾値電圧を小さく設計するためには半導体
領域（２３，３４）とチャネル形成面の不純物濃度を独
立に制御できることがデバイス設計上重要であるが、半
導体領域（２３，３４）とチャネル形成面の不純物濃度
を従来の方法では独立に制御できないという問題があっ
た。
９，２０および図２１に示したような溝ゲート型パワー
ＭＯＳＦＥＴを形成する場合、チャネル形成面の不純物
濃度は、半導体領域（図２０ではｐ型ウエル層２３、図
２１ではｐ型エピタキシャル層３４）と共通であるた
め、その不純物濃度と同じ濃度にならざるを得なかっ
た。しかし、パワーＭＯＳＦＥＴを設計する上で半導体
領域（２３，３４）の不純物濃度と膜厚はソース・ドレ
イン間耐圧を決定する上での主要な設計パラメータであ
り、一方、チャネル形成面の不純物濃度はゲート閾値電
圧とチャネルでの電圧降下を決定する上での主要な設計
パラメータである。パワーＭＯＳＦＥＴを高耐圧、低オ
ン抵抗でかつ閾値電圧を小さく設計するためには半導体
領域（２３，３４）とチャネル形成面の不純物濃度を独
立に制御できることがデバイス設計上重要であるが、半
導体領域（２３，３４）とチャネル形成面の不純物濃度
を従来の方法では独立に制御できないという問題があっ
た。
【０００９】又、溝ゲート型パワーＭＯＳＦＥＴにおい
ては、チャネル移動度を低下させないように、チャネル
形成面における凹凸による表面散乱を極力抑えなければ
ならない。そのためには、ＭＯＳチャネル部となる溝側
面の凹凸を極めて小さくする必要がある。単結晶半導体
表面に溝を形成する方法としてＲＩＥ（Ｒeactive Ｉon
Ｅtching）法が一般的であるが、ＲＩＥ法はエッチン
グ時のイオン衝撃により溝表面近傍に結晶欠陥が生じ、
エッチングされた表面の凹凸も大きい。その後のゲート
酸化膜形成工程によりＭＯＳチャネル部が形成される
が、ＲＩＥ法による溝形成工程によって生じた溝側面部
の結晶欠陥や表面凹凸はゲート酸化膜形成工程後にも残
留し、ＭＯＳチャネル部の特性は悪化し、チャネル移動
度の低下、ゲート酸化膜耐圧の低下、ゲート酸化膜寿命
の低下、ソース・ドレイン間のリーク電流の増加が引き
起こされるという問題があった。
ては、チャネル移動度を低下させないように、チャネル
形成面における凹凸による表面散乱を極力抑えなければ
ならない。そのためには、ＭＯＳチャネル部となる溝側
面の凹凸を極めて小さくする必要がある。単結晶半導体
表面に溝を形成する方法としてＲＩＥ（Ｒeactive Ｉon
Ｅtching）法が一般的であるが、ＲＩＥ法はエッチン
グ時のイオン衝撃により溝表面近傍に結晶欠陥が生じ、
エッチングされた表面の凹凸も大きい。その後のゲート
酸化膜形成工程によりＭＯＳチャネル部が形成される
が、ＲＩＥ法による溝形成工程によって生じた溝側面部
の結晶欠陥や表面凹凸はゲート酸化膜形成工程後にも残
留し、ＭＯＳチャネル部の特性は悪化し、チャネル移動
度の低下、ゲート酸化膜耐圧の低下、ゲート酸化膜寿命
の低下、ソース・ドレイン間のリーク電流の増加が引き
起こされるという問題があった。
【００１０】そこで、この発明の目的は、ゲート閾電圧
の低減、ゲート・ソース間およびゲート・ドレイン間耐
圧の向上、オフ時のリーク電流の低減、そして更なるオ
ン抵抗の低減とゲート酸化膜の信頼性を向上させた炭化
珪素半導体装置を提供することにある。
の低減、ゲート・ソース間およびゲート・ドレイン間耐
圧の向上、オフ時のリーク電流の低減、そして更なるオ
ン抵抗の低減とゲート酸化膜の信頼性を向上させた炭化
珪素半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】請求項１に記載の発明に
おいては、半導体基板として、その主表面の面方位が略
（０００１−）カーボン面である六方晶系の単結晶炭化
珪素を用いるとともに、溝として、側面が略［１１２−
０］方向に延設されたものを用い、さらに、溝の側面に
炭化珪素の薄膜よりなる第２の半導体層を配置した。こ
の構成を採用することにより、エッチングにより形成さ
れた溝の側面にエピタキシャルにより不純物濃度が制御
された炭化珪素の薄膜よりなる第２の半導体層を形成
し、この表面を熱酸化してＭＯＳ構造とすることによ
り、この第２の半導体層にチャネルを形成し、チャネル
形成面の不純物濃度と第１の半導体層の不純物濃度を独
立に制御し、高耐圧、低オン抵抗で閾値電圧が低い炭化
珪素半導体装置が得られる。特にチャネルを形成する第
２の半導体層の不純物濃度を低くすることで、キャリア
が流れるときの不純物散乱の影響を小さくすることがで
き、チャネル移動度を大きくすることができる。又、ソ
ース・ドレイン間耐圧は、高抵抗半導体層と第１の半導
体層の不純物濃度及びその膜厚で主に支配されるので、
第１の半導体層の不純物濃度を上げて、第１の半導体層
の膜厚を薄くすることができ、高耐圧性を維持しなが
ら、チャネル長を短くできるため、チャネル抵抗を低減
でき、ソース・ドレイン間のオン抵抗を低減することが
できる。さらに、溝側面の延設方向を略［１１２−０］
としているので、炭化珪素の薄膜よりなる第２の半導体
層からなるチャネル形成面を［１１２−０］方向とする
ことができ、チャネル形成面の凹凸を大幅に低減するこ
とができる。このことは、本発明者らによる炭化珪素の
エピタキシャル成長の実験により確認されている。この
溝側面での炭化珪素のエピタキシャル成長の特徴は、選
択的に［１１２−０］方向に極めて平坦な表面を作るた
め、この表面を熱酸化して得られるＭＯＳ界面も平坦に
なり、チャネル形成面は、キャリアの表面散乱が小さく
なり、チャネル移動度を飛躍的に向上させることができ
る。又、第２の半導体層にはＲＩＥによるイオン衝撃で
生じる結晶欠陥は存在せず、移動度の低下が防止でき
る。さらに、チャネル形成面に形成されるゲート酸化膜
厚は均一となり、局所的な電界集中が発生しないためゲ
ート酸化膜耐圧が向上し、ゲート酸化膜寿命の長い高信
頼性の炭化珪素半導体装置を得ることができる。
おいては、半導体基板として、その主表面の面方位が略
（０００１−）カーボン面である六方晶系の単結晶炭化
珪素を用いるとともに、溝として、側面が略［１１２−
０］方向に延設されたものを用い、さらに、溝の側面に
炭化珪素の薄膜よりなる第２の半導体層を配置した。こ
の構成を採用することにより、エッチングにより形成さ
れた溝の側面にエピタキシャルにより不純物濃度が制御
された炭化珪素の薄膜よりなる第２の半導体層を形成
し、この表面を熱酸化してＭＯＳ構造とすることによ
り、この第２の半導体層にチャネルを形成し、チャネル
形成面の不純物濃度と第１の半導体層の不純物濃度を独
立に制御し、高耐圧、低オン抵抗で閾値電圧が低い炭化
珪素半導体装置が得られる。特にチャネルを形成する第
２の半導体層の不純物濃度を低くすることで、キャリア
が流れるときの不純物散乱の影響を小さくすることがで
き、チャネル移動度を大きくすることができる。又、ソ
ース・ドレイン間耐圧は、高抵抗半導体層と第１の半導
体層の不純物濃度及びその膜厚で主に支配されるので、
第１の半導体層の不純物濃度を上げて、第１の半導体層
の膜厚を薄くすることができ、高耐圧性を維持しなが
ら、チャネル長を短くできるため、チャネル抵抗を低減
でき、ソース・ドレイン間のオン抵抗を低減することが
できる。さらに、溝側面の延設方向を略［１１２−０］
としているので、炭化珪素の薄膜よりなる第２の半導体
層からなるチャネル形成面を［１１２−０］方向とする
ことができ、チャネル形成面の凹凸を大幅に低減するこ
とができる。このことは、本発明者らによる炭化珪素の
エピタキシャル成長の実験により確認されている。この
溝側面での炭化珪素のエピタキシャル成長の特徴は、選
択的に［１１２−０］方向に極めて平坦な表面を作るた
め、この表面を熱酸化して得られるＭＯＳ界面も平坦に
なり、チャネル形成面は、キャリアの表面散乱が小さく
なり、チャネル移動度を飛躍的に向上させることができ
る。又、第２の半導体層にはＲＩＥによるイオン衝撃で
生じる結晶欠陥は存在せず、移動度の低下が防止でき
る。さらに、チャネル形成面に形成されるゲート酸化膜
厚は均一となり、局所的な電界集中が発生しないためゲ
ート酸化膜耐圧が向上し、ゲート酸化膜寿命の長い高信
頼性の炭化珪素半導体装置を得ることができる。
【００１２】請求項２に記載の発明において、溝の側面
の平面形状は、各内角が略等しい六角形としたので、六
角形の各辺において内角をなす（隣接する辺）角度は略
１２０度となる。よって、請求項１に記載の発明の作用
・効果に加え、オフ時にソース・ドレイン間に高電圧が
印加された場合に、側面の形状が六角形の溝にて形成さ
れた半導体部で電界集中によるアバランシェブレークダ
ウンは発生しない。従って、ソース・ドレイン間耐圧の
耐圧設計においては、高抵抗半導体層と第１の半導体層
の不純物濃度及びその膜厚で決まる耐圧を考えればよい
ので、高耐圧設計が可能になる。
の平面形状は、各内角が略等しい六角形としたので、六
角形の各辺において内角をなす（隣接する辺）角度は略
１２０度となる。よって、請求項１に記載の発明の作用
・効果に加え、オフ時にソース・ドレイン間に高電圧が
印加された場合に、側面の形状が六角形の溝にて形成さ
れた半導体部で電界集中によるアバランシェブレークダ
ウンは発生しない。従って、ソース・ドレイン間耐圧の
耐圧設計においては、高抵抗半導体層と第１の半導体層
の不純物濃度及びその膜厚で決まる耐圧を考えればよい
ので、高耐圧設計が可能になる。
【００１３】このように、六方晶系炭化珪素の酸化速度
の｛０００１｝面に対する角度依存性とエピタキシャル
成長速度の｛０００１｝面に対する角度依存性を生かす
ことに加えて、さらにエピタキシャル成長速度の｛００
０１｝面内における方位依存性を新たに組み合わせた溝
形状とすることにより、ゲート閾電圧の低減・ゲート・
ソース間耐圧とゲート・ドレイン間耐圧の向上、オフ時
のリーク電流の低減、そして更なるオン抵抗の低減とゲ
ート酸化膜の信頼性の向上を図ることができる。
の｛０００１｝面に対する角度依存性とエピタキシャル
成長速度の｛０００１｝面に対する角度依存性を生かす
ことに加えて、さらにエピタキシャル成長速度の｛００
０１｝面内における方位依存性を新たに組み合わせた溝
形状とすることにより、ゲート閾電圧の低減・ゲート・
ソース間耐圧とゲート・ドレイン間耐圧の向上、オフ時
のリーク電流の低減、そして更なるオン抵抗の低減とゲ
ート酸化膜の信頼性の向上を図ることができる。
【００１４】これまで述べたことをより詳細に以下に述
べる。本発明者らは、溝形成工程後に溝側面にエピ成長
膜を形成し、その後、ゲート酸化工程によりＭＯＳチャ
ネル部を形成することにより、チャネル部の不純物濃度
の制御ができるとともにイオン衝撃による欠陥が無いチ
ャネル部を形成できることを見出した。即ち、エピ成長
中に半導体層に取り込まれる不純物の濃度を制御しなが
らこの半導体層を形成することで、第１の半導体層とチ
ャネル形成面の不純物濃度を独立に制御することが可能
となり、かつ、溝形成工程によって生じた溝側面近傍の
欠陥の影響の無いチャネル部を形成することが可能にな
る。
べる。本発明者らは、溝形成工程後に溝側面にエピ成長
膜を形成し、その後、ゲート酸化工程によりＭＯＳチャ
ネル部を形成することにより、チャネル部の不純物濃度
の制御ができるとともにイオン衝撃による欠陥が無いチ
ャネル部を形成できることを見出した。即ち、エピ成長
中に半導体層に取り込まれる不純物の濃度を制御しなが
らこの半導体層を形成することで、第１の半導体層とチ
ャネル形成面の不純物濃度を独立に制御することが可能
となり、かつ、溝形成工程によって生じた溝側面近傍の
欠陥の影響の無いチャネル部を形成することが可能にな
る。
【００１５】これを実現すべく、第１の半導体層に第１
の不純物領域（図２０ではｎ型ソース層２４、図２１で
はｎ型ソース領域３５）を形成後、溝を形成し、その溝
の内壁にエピタキシャル層を成長させようとすると、炭
化珪素においては、不純物の熱拡散係数が小さく、実用
的な範囲においては拡散しないため、上述の溝側面にエ
ピ成長膜を形成することができる。即ち、シリコンにお
いては不純物の熱拡散係数が大きく、エピ成長中に不純
物が熱拡散するため、第１の不純物領域が過剰に拡大し
たり、基板外へ不純物が拡散する、いわゆるアウトデフ
ュージョンが顕著に起こり適用できないが、炭化珪素に
おいては、炭化珪素の物性を生かした手法として使用で
きる。
の不純物領域（図２０ではｎ型ソース層２４、図２１で
はｎ型ソース領域３５）を形成後、溝を形成し、その溝
の内壁にエピタキシャル層を成長させようとすると、炭
化珪素においては、不純物の熱拡散係数が小さく、実用
的な範囲においては拡散しないため、上述の溝側面にエ
ピ成長膜を形成することができる。即ち、シリコンにお
いては不純物の熱拡散係数が大きく、エピ成長中に不純
物が熱拡散するため、第１の不純物領域が過剰に拡大し
たり、基板外へ不純物が拡散する、いわゆるアウトデフ
ュージョンが顕著に起こり適用できないが、炭化珪素に
おいては、炭化珪素の物性を生かした手法として使用で
きる。
【００１６】さらに、溝ゲート型ＭＯＳＦＥＴをトラン
ジスタ動作させるためには、エピ成長した半導体層を溝
側面にのみに残すことが必須条件となるが、エピ成長速
度の面方位依存性と酸化速度の面方向依存性とを組み合
わせることにより、これが実現できる。即ち、エピ成長
速度は（０００１−）カーボン面に比べて、それに垂直
な方向では１０倍以上であり、主表面を（０００１−）
カーボン面とすることにより溝側面で厚く基板表面、溝
底面で薄い半導体層を形成することができる。これを、
本発明者らが行った実験結果を基に説明すると、図１７
は溝における側面及び底面を含む領域でのＳＥＭ像のス
ケッチであり、（０００１−）カーボン面に比べて、そ
れに垂直な方向で１０倍以上の膜厚があることを確認し
ている。
ジスタ動作させるためには、エピ成長した半導体層を溝
側面にのみに残すことが必須条件となるが、エピ成長速
度の面方位依存性と酸化速度の面方向依存性とを組み合
わせることにより、これが実現できる。即ち、エピ成長
速度は（０００１−）カーボン面に比べて、それに垂直
な方向では１０倍以上であり、主表面を（０００１−）
カーボン面とすることにより溝側面で厚く基板表面、溝
底面で薄い半導体層を形成することができる。これを、
本発明者らが行った実験結果を基に説明すると、図１７
は溝における側面及び底面を含む領域でのＳＥＭ像のス
ケッチであり、（０００１−）カーボン面に比べて、そ
れに垂直な方向で１０倍以上の膜厚があることを確認し
ている。
【００１７】このようにして半導体層を溝側面に配置し
た後において、熱酸化工程により、溝側面で薄く、か
つ、基板表面、溝底面で厚い熱酸化膜を形成するが、こ
のとき、基板表面上および溝底面上にエピ成長で形成さ
れた半導体層を熱酸化により酸化膜に変質させることと
なる。熱酸化膜が溝側面で薄く基板表面および溝底面で
厚くなる理由は、六方晶炭化珪素の酸化速度が（０００
１−）カーボン面で最も速く（０００１−）カーボン面
に垂直な面に比べ約５倍であるからである。
た後において、熱酸化工程により、溝側面で薄く、か
つ、基板表面、溝底面で厚い熱酸化膜を形成するが、こ
のとき、基板表面上および溝底面上にエピ成長で形成さ
れた半導体層を熱酸化により酸化膜に変質させることと
なる。熱酸化膜が溝側面で薄く基板表面および溝底面で
厚くなる理由は、六方晶炭化珪素の酸化速度が（０００
１−）カーボン面で最も速く（０００１−）カーボン面
に垂直な面に比べ約５倍であるからである。
【００１８】このようにして、エピ成長した半導体層の
うち基板表面部および溝底面部の半導体層が完全に酸化
膜に変化するべく熱酸化すれば、溝側面にのみに半導体
層を残すことができる。
うち基板表面部および溝底面部の半導体層が完全に酸化
膜に変化するべく熱酸化すれば、溝側面にのみに半導体
層を残すことができる。
【００１９】尚、エピ成長により溝側面にＳｉＣ単結晶
薄膜を形成する場合、｛０００１｝面に対する角度依存
性が存在するだけでなく、｛０００１｝面上の方向に対
しても成長速度異方性が存在することが分かっている。
例えば、Ｔ．Ｋimoto and Ｈ．Ｍatsunami; ”Ｔwo-dim
ensional nucleation and step dynamics in crystalgr
owth of ＳｉＣ”，Ｓilicon Ｃarbide and Ｒelate
d Ｍaterials, Ｉns. Ｐhys. Ｃonf. Ｓer. Ｎo １
３７．Ｉnstitute of Ｐhysics Ｐublishing,Ｂristol
and Ｐhiladelphia,ｐｐ. ５５〜５８（１９９３）に
より、エピ成長速度は［１１２−０］で最も速く、［１
１−００］で最も遅く、選択的に［１１２−０］方向に
成長する。つまり、図１８に示すように、円状のメサ型
テーブルをウエハ表面に形成した試料にエピ成長を行う
と、（０００１）面上の成長速度異方性により、（ａ）
にて示す円状のメサ型テーブルが（ｂ）のように六角状
のメサ型テーブルになる。このとき、六角形の辺の延設
方向が［１１２−０］となる。本発明はこの見地に基づ
き、構造上も電気特性上も良好な溝型チャネル構造を備
えた溝ゲート型パワーＭＯＳＦＥＴを実現している。
薄膜を形成する場合、｛０００１｝面に対する角度依存
性が存在するだけでなく、｛０００１｝面上の方向に対
しても成長速度異方性が存在することが分かっている。
例えば、Ｔ．Ｋimoto and Ｈ．Ｍatsunami; ”Ｔwo-dim
ensional nucleation and step dynamics in crystalgr
owth of ＳｉＣ”，Ｓilicon Ｃarbide and Ｒelate
d Ｍaterials, Ｉns. Ｐhys. Ｃonf. Ｓer. Ｎo １
３７．Ｉnstitute of Ｐhysics Ｐublishing,Ｂristol
and Ｐhiladelphia,ｐｐ. ５５〜５８（１９９３）に
より、エピ成長速度は［１１２−０］で最も速く、［１
１−００］で最も遅く、選択的に［１１２−０］方向に
成長する。つまり、図１８に示すように、円状のメサ型
テーブルをウエハ表面に形成した試料にエピ成長を行う
と、（０００１）面上の成長速度異方性により、（ａ）
にて示す円状のメサ型テーブルが（ｂ）のように六角状
のメサ型テーブルになる。このとき、六角形の辺の延設
方向が［１１２−０］となる。本発明はこの見地に基づ
き、構造上も電気特性上も良好な溝型チャネル構造を備
えた溝ゲート型パワーＭＯＳＦＥＴを実現している。
【００２０】尚、本明細書においては、六方晶系の単結
晶炭化珪素の面および方向軸を表す場合、本来ならば図
面に記載されているように、所要の数字の上にバーを付
した表現をとるべきであるが、表現手段に制約があるた
めに、前記所要の数字の上にバーを付す表現の代わり
に、前記所要数字の後に「−」を付して表現している。
晶炭化珪素の面および方向軸を表す場合、本来ならば図
面に記載されているように、所要の数字の上にバーを付
した表現をとるべきであるが、表現手段に制約があるた
めに、前記所要の数字の上にバーを付す表現の代わり
に、前記所要数字の後に「−」を付して表現している。
【００２１】
【発明の実施の形態】以下、この発明の実施の形態を図
面に従って説明する。図１に本実施の形態におけるｎチ
ャネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型パ
ワーＭＯＳＦＥＴ）を示す。低抵抗半導体層としてのｎ
+ 型炭化珪素半導体基板１は、六方晶炭化珪素が用いら
れている。このｎ+ 型炭化珪素半導体基板１上に、高抵
抗半導体層としてのｎ- 型炭化珪素半導体層２とｐ型炭
化珪素半導体層３が順次積層されている。このように、
ｎ+ 型炭化珪素半導体基板１とｎ- 型炭化珪素半導体層
２とｐ型炭化珪素半導体層３とから単結晶炭化珪素より
なる半導体基板４が構成されており、その上面を略（０
００１−）カーボン面としている。
面に従って説明する。図１に本実施の形態におけるｎチ
ャネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型パ
ワーＭＯＳＦＥＴ）を示す。低抵抗半導体層としてのｎ
+ 型炭化珪素半導体基板１は、六方晶炭化珪素が用いら
れている。このｎ+ 型炭化珪素半導体基板１上に、高抵
抗半導体層としてのｎ- 型炭化珪素半導体層２とｐ型炭
化珪素半導体層３が順次積層されている。このように、
ｎ+ 型炭化珪素半導体基板１とｎ- 型炭化珪素半導体層
２とｐ型炭化珪素半導体層３とから単結晶炭化珪素より
なる半導体基板４が構成されており、その上面を略（０
００１−）カーボン面としている。
【００２２】ｐ型炭化珪素半導体層３内の表層部におけ
る所定領域には、半導体領域としてのｎ+ 型ソース領域
５が形成されている。さらに、ｐ型炭化珪素半導体層３
内の表層部における所定領域には、低抵抗ｐ型炭化珪素
領域６が形成されている。又、ｎ+ 型ソース領域５の所
定領域に溝７が形成され、この溝７は、ｎ+ 型ソース領
域５とｐ型炭化珪素半導体層３を貫通しｎ- 型炭化珪素
半導体層２に達している。溝７は半導体基板４の表面に
垂直な側面７ａおよび半導体基板４の表面に平行な底面
７ｂを有する。又、溝７の側面７ａは略［１１２−０］
方向に延設されている。さらに、溝７の側面７ａの平面
形状は、各内角が略等しい六角形である。つまり、図２
の基板４の平面図において、六角形の６つの辺をＳ１，
Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６で示し、辺Ｓ１とＳ２と
なす角度（内角）、辺Ｓ２とＳ３となす角度（内角）、
辺Ｓ３とＳ４となす角度（内角）、辺Ｓ４とＳ５となす
角度（内角）、辺Ｓ５とＳ６となす角度（内角）、辺Ｓ
６とＳ１となす角度（内角）は略１２０°となってい
る。
る所定領域には、半導体領域としてのｎ+ 型ソース領域
５が形成されている。さらに、ｐ型炭化珪素半導体層３
内の表層部における所定領域には、低抵抗ｐ型炭化珪素
領域６が形成されている。又、ｎ+ 型ソース領域５の所
定領域に溝７が形成され、この溝７は、ｎ+ 型ソース領
域５とｐ型炭化珪素半導体層３を貫通しｎ- 型炭化珪素
半導体層２に達している。溝７は半導体基板４の表面に
垂直な側面７ａおよび半導体基板４の表面に平行な底面
７ｂを有する。又、溝７の側面７ａは略［１１２−０］
方向に延設されている。さらに、溝７の側面７ａの平面
形状は、各内角が略等しい六角形である。つまり、図２
の基板４の平面図において、六角形の６つの辺をＳ１，
Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６で示し、辺Ｓ１とＳ２と
なす角度（内角）、辺Ｓ２とＳ３となす角度（内角）、
辺Ｓ３とＳ４となす角度（内角）、辺Ｓ４とＳ５となす
角度（内角）、辺Ｓ５とＳ６となす角度（内角）、辺Ｓ
６とＳ１となす角度（内角）は略１２０°となってい
る。
【００２３】図１の溝７の側面７ａにおけるｎ+ 型ソー
ス領域５とｐ型炭化珪素半導体層３とｎ- 型炭化珪素半
導体層２の表面には、第２の半導体層としてのｎ型炭化
珪素半導体薄膜層８が延設されている。ｎ型炭化珪素半
導体薄膜層８は厚さがおよそ１０００〜５０００Å程度
の薄膜よりなり、ｎ型炭化珪素半導体薄膜層８の結晶型
は、ｐ型炭化珪素半導体層３の結晶型と同じであり、例
えば、６Ｈ−ＳｉＣとなっている。この他にも４Ｈ−Ｓ
ｉＣであったり、３Ｃ−ＳｉＣであってもよい。又、ｎ
型炭化珪素半導体薄膜層８の不純物濃度は、ｎ+ 型炭化
珪素半導体基板１およびｎ+ 型ソース領域５の不純物濃
度より低くなっていることが望ましい。
ス領域５とｐ型炭化珪素半導体層３とｎ- 型炭化珪素半
導体層２の表面には、第２の半導体層としてのｎ型炭化
珪素半導体薄膜層８が延設されている。ｎ型炭化珪素半
導体薄膜層８は厚さがおよそ１０００〜５０００Å程度
の薄膜よりなり、ｎ型炭化珪素半導体薄膜層８の結晶型
は、ｐ型炭化珪素半導体層３の結晶型と同じであり、例
えば、６Ｈ−ＳｉＣとなっている。この他にも４Ｈ−Ｓ
ｉＣであったり、３Ｃ−ＳｉＣであってもよい。又、ｎ
型炭化珪素半導体薄膜層８の不純物濃度は、ｎ+ 型炭化
珪素半導体基板１およびｎ+ 型ソース領域５の不純物濃
度より低くなっていることが望ましい。
【００２４】さらに、溝７内でのｎ型炭化珪素半導体薄
膜層８の表面と溝７の底面７ｂにはゲート絶縁膜９が形
成されている。溝７内におけるゲート絶縁膜９の内側に
は、ゲート電極層１０が充填されている。ゲート電極層
１０は絶縁膜１１にて覆われている。ｎ+ 型ソース領域
５の表面と低抵抗ｐ型炭化珪素領域６の表面には第１の
電極層としてのソース電極層１２が形成されている。ｎ
+ 型炭化珪素半導体基板１の表面（半導体基板４の裏
面）には、第２の電極層としてのドレイン電極層１３が
形成されている。
膜層８の表面と溝７の底面７ｂにはゲート絶縁膜９が形
成されている。溝７内におけるゲート絶縁膜９の内側に
は、ゲート電極層１０が充填されている。ゲート電極層
１０は絶縁膜１１にて覆われている。ｎ+ 型ソース領域
５の表面と低抵抗ｐ型炭化珪素領域６の表面には第１の
電極層としてのソース電極層１２が形成されている。ｎ
+ 型炭化珪素半導体基板１の表面（半導体基板４の裏
面）には、第２の電極層としてのドレイン電極層１３が
形成されている。
【００２５】このように、溝ゲート型パワーＭＯＳＦＥ
Ｔは、チャネル形成面が［１１２−０］方向となってい
る。次に、溝ゲート型パワーＭＯＳＦＥＴの製造工程
を、図３〜図９を用いて説明する。
Ｔは、チャネル形成面が［１１２−０］方向となってい
る。次に、溝ゲート型パワーＭＯＳＦＥＴの製造工程
を、図３〜図９を用いて説明する。
【００２６】まず、図３に示すように、主表面が略（０
００１−）カーボン面であるｎ+ 型炭化珪素半導体基板
１を用意し、その表面にｎ- 型炭化珪素半導体層２をエ
ピタキシャル成長し、さらにｎ- 型炭化珪素半導体層２
上にｐ型炭化珪素半導体層３をエピタキシャル成長す
る。
００１−）カーボン面であるｎ+ 型炭化珪素半導体基板
１を用意し、その表面にｎ- 型炭化珪素半導体層２をエ
ピタキシャル成長し、さらにｎ- 型炭化珪素半導体層２
上にｐ型炭化珪素半導体層３をエピタキシャル成長す
る。
【００２７】このようにして、ｎ+ 型炭化珪素半導体基
板１とｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体
層３とからなる半導体基板４が形成される。次に、図４
に示すように、ｐ型炭化珪素半導体層３の表層部の所定
領域に、ｎ + 型ソース領域５を例えば窒素のイオン注入
により形成する。さらに、ｐ型炭化珪素半導体層３の表
層部の別の所定領域に低抵抗ｐ型炭化珪素領域６を例え
ばアルミニウムのイオン注入により形成する。
板１とｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体
層３とからなる半導体基板４が形成される。次に、図４
に示すように、ｐ型炭化珪素半導体層３の表層部の所定
領域に、ｎ + 型ソース領域５を例えば窒素のイオン注入
により形成する。さらに、ｐ型炭化珪素半導体層３の表
層部の別の所定領域に低抵抗ｐ型炭化珪素領域６を例え
ばアルミニウムのイオン注入により形成する。
【００２８】そして、図５に示すようにドライエッチン
グ法（ＲＩＥ法）により、ｎ+ 型ソース領域５及びｐ型
炭化珪素半導体層３をともに貫通してｎ- 型炭化珪素半
導体層２に達する溝７を形成する。この時、溝７の側面
７ａが［１１２−０］方向に延びるように溝７を形成す
る。それゆえ、図２に示すように、溝７の側面７ａの平
面形状は、各内角が略等しい六角形となる。
グ法（ＲＩＥ法）により、ｎ+ 型ソース領域５及びｐ型
炭化珪素半導体層３をともに貫通してｎ- 型炭化珪素半
導体層２に達する溝７を形成する。この時、溝７の側面
７ａが［１１２−０］方向に延びるように溝７を形成す
る。それゆえ、図２に示すように、溝７の側面７ａの平
面形状は、各内角が略等しい六角形となる。
【００２９】さらに、図６に示すように、エピタキシャ
ル成長法により溝７の内壁（側面７ａおよび底面７ｂ）
を含めた半導体基板４の上面にｎ型炭化珪素半導体薄膜
層８を形成する。つまり、溝７の内壁におけるｎ+ 型ソ
ース領域５、ｐ型炭化珪素半導体層３およびｎ- 型炭化
珪素半導体層２の表面に延びるｎ型炭化珪素半導体薄膜
層８を形成する。このとき、エピ成長速度は（０００１
−）カーボン面に比べて、それに垂直な方向では１０倍
以上であるので、溝側面７ａで厚く溝底面７ｂで薄い薄
膜層８を形成することができる。又、ここで、溝側面７
ａのｎ型炭化珪素半導体薄膜層８の不純物濃度は、ｎ+
型炭化珪素半導体基板１およびｎ+ 型ソース領域５の不
純物濃度より低く設定することが望ましい。より具体的
なｎ型炭化珪素半導体薄膜層８の形成方法としては、Ｃ
ＶＤ法により、６Ｈ−ＳｉＣの上に６Ｈ−ＳｉＣの薄膜
層８をホモエピタキシャル成長させる。
ル成長法により溝７の内壁（側面７ａおよび底面７ｂ）
を含めた半導体基板４の上面にｎ型炭化珪素半導体薄膜
層８を形成する。つまり、溝７の内壁におけるｎ+ 型ソ
ース領域５、ｐ型炭化珪素半導体層３およびｎ- 型炭化
珪素半導体層２の表面に延びるｎ型炭化珪素半導体薄膜
層８を形成する。このとき、エピ成長速度は（０００１
−）カーボン面に比べて、それに垂直な方向では１０倍
以上であるので、溝側面７ａで厚く溝底面７ｂで薄い薄
膜層８を形成することができる。又、ここで、溝側面７
ａのｎ型炭化珪素半導体薄膜層８の不純物濃度は、ｎ+
型炭化珪素半導体基板１およびｎ+ 型ソース領域５の不
純物濃度より低く設定することが望ましい。より具体的
なｎ型炭化珪素半導体薄膜層８の形成方法としては、Ｃ
ＶＤ法により、６Ｈ−ＳｉＣの上に６Ｈ−ＳｉＣの薄膜
層８をホモエピタキシャル成長させる。
【００３０】このｎ型炭化珪素半導体薄膜層８の形成工
程において、炭化珪素のエピタキシャル成長の特徴であ
る［１１２−０］方向を選択的に形成しながら、即ち、
溝形成工程によって生じた表面凹凸を低減しながら成長
する。よって、チャネル形成面は極めて平坦な面とな
り、チャネル移動度が飛躍的に向上する。又、ｎ型炭化
珪素半導体薄膜層８にはＲＩＥによるイオン衝撃で生じ
る結晶欠陥は存在しないので、移動度の低下を防止する
ことができ、ソース・ドレイン間のオン抵抗を低減する
ことができる。
程において、炭化珪素のエピタキシャル成長の特徴であ
る［１１２−０］方向を選択的に形成しながら、即ち、
溝形成工程によって生じた表面凹凸を低減しながら成長
する。よって、チャネル形成面は極めて平坦な面とな
り、チャネル移動度が飛躍的に向上する。又、ｎ型炭化
珪素半導体薄膜層８にはＲＩＥによるイオン衝撃で生じ
る結晶欠陥は存在しないので、移動度の低下を防止する
ことができ、ソース・ドレイン間のオン抵抗を低減する
ことができる。
【００３１】引き続き、図７に示すように、熱酸化によ
り半導体基板４およびｎ型炭化珪素半導体薄膜層８の表
面と溝７の底面７ｂにゲート絶縁膜（熱酸化膜）９を形
成する。このとき、熱酸化膜（９）は溝側面７ａで薄く
基板表面および溝底面７ｂで厚くなり、基板４表面上お
よび溝底面７ｂ上にエピ成長で形成された半導体薄膜層
８が酸化膜になる。これは、六方晶炭化珪素の酸化速度
が（０００１−）カーボン面で最も速く（０００１−）
カーボン面に垂直な面に比べ約５倍であるからである。
このようにして、エピ成長によるｎ型炭化珪素半導体薄
膜層８のうち基板４表面および溝底面７ｂの半導体薄膜
層８が熱酸化して溝側面７ａにのみ半導体薄膜層８が残
ることとなる。
り半導体基板４およびｎ型炭化珪素半導体薄膜層８の表
面と溝７の底面７ｂにゲート絶縁膜（熱酸化膜）９を形
成する。このとき、熱酸化膜（９）は溝側面７ａで薄く
基板表面および溝底面７ｂで厚くなり、基板４表面上お
よび溝底面７ｂ上にエピ成長で形成された半導体薄膜層
８が酸化膜になる。これは、六方晶炭化珪素の酸化速度
が（０００１−）カーボン面で最も速く（０００１−）
カーボン面に垂直な面に比べ約５倍であるからである。
このようにして、エピ成長によるｎ型炭化珪素半導体薄
膜層８のうち基板４表面および溝底面７ｂの半導体薄膜
層８が熱酸化して溝側面７ａにのみ半導体薄膜層８が残
ることとなる。
【００３２】このゲート絶縁膜９の形成工程において、
前述したようにチャネル形成面は極めて平坦な面である
ので、チャネル形成面に形成されるゲート絶縁膜（ゲー
ト酸化膜）９の膜厚も均一とすることができる。その結
果、完成したＭＯＳＦＥＴにおいて、ゲート電圧印加時
に局所的な電界集中箇所がなく、局所的な電界集中が発
生しない。そのため、ゲート酸化膜耐圧を向上すること
ができる。又、同様な理由からゲート酸化膜寿命を長く
することができる。
前述したようにチャネル形成面は極めて平坦な面である
ので、チャネル形成面に形成されるゲート絶縁膜（ゲー
ト酸化膜）９の膜厚も均一とすることができる。その結
果、完成したＭＯＳＦＥＴにおいて、ゲート電圧印加時
に局所的な電界集中箇所がなく、局所的な電界集中が発
生しない。そのため、ゲート酸化膜耐圧を向上すること
ができる。又、同様な理由からゲート酸化膜寿命を長く
することができる。
【００３３】そして、図８に示すように、溝７内のゲー
ト絶縁膜９の内側に、ゲート電極層１０を充填する。さ
らに、図９に示すように、ゲート電極層１０の上面に絶
縁膜１１を形成する。その後、図１に示すように、絶縁
膜１１上を含むｎ+ ソース領域５と低抵抗ｐ型炭化珪素
領域６の上に、ソース電極層１２を形成する。又、ｎ +
型炭化珪素半導体基板１の表面に、ドレイン電極層１３
を形成して、溝ゲート型パワーＭＯＳＦＥＴを完成す
る。
ト絶縁膜９の内側に、ゲート電極層１０を充填する。さ
らに、図９に示すように、ゲート電極層１０の上面に絶
縁膜１１を形成する。その後、図１に示すように、絶縁
膜１１上を含むｎ+ ソース領域５と低抵抗ｐ型炭化珪素
領域６の上に、ソース電極層１２を形成する。又、ｎ +
型炭化珪素半導体基板１の表面に、ドレイン電極層１３
を形成して、溝ゲート型パワーＭＯＳＦＥＴを完成す
る。
【００３４】このように本実施の形態においては、下記
の（イ），（ロ）の特徴を有する。 （イ） 半導体基板４として、その主表面の面方位が略
（０００１−）カーボン面である六方晶系の単結晶炭化
珪素を用いるとともに、溝７として、側面７ａが略［１
１２−０］方向に延設されたものを用い、さらに、溝７
の側面７ａに不純物濃度が制御されたｎ型炭化珪素半導
体薄膜層８を配置することにより、チャネル形成面の不
純物濃度とｐ型炭化珪素半導体層３（ｐ型エピタキシャ
ル層）の不純物濃度を独立に制御し、高耐圧、低オン抵
抗で閾値電圧が低い炭化珪素半導体装置となり、特にチ
ャネルを形成するｎ型炭化珪素半導体薄膜層８の不純物
濃度を低くすることで、キャリアが流れるときの不純物
散乱の影響を小さくすることができ、チャネル移動度を
大きくすることができる。又、ソース・ドレイン間耐圧
は、ｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層
３の不純物濃度及びその膜厚で主に支配されるので、ｐ
型炭化珪素半導体層３の不純物濃度を上げて、ｐ型炭化
珪素半導体層３の膜厚を薄くすることができ、高耐圧性
を維持しながら、チャネル長を短くできるため、チャネ
ル抵抗を低減でき、ソース・ドレイン間のオン抵抗を低
減することができる。さらに、溝７の側面７ａの延設方
向を略［１１２−０］としたので、ｎ型炭化珪素半導体
薄膜層８からなるチャネル形成面を［１１２−０］方向
とすることができ、チャネル形成面の凹凸を大幅に低減
することができる。その結果、ゲート閾電圧の低減、ゲ
ート・ソース間耐圧とゲート・ドレイン間耐圧の向上、
オフ時のリーク電流の低減、そして更なるオン抵抗の低
減とゲート酸化膜の信頼性を向上を図ることができるこ
ととなる。 （ロ） 溝７の側面７ａの平面形状は、各内角が略等し
い六角形とし、六角形の各辺において内角をなす角度を
略１２０度としたので、オフ時にソース・ドレイン間に
高電圧が印加された場合に、側面の形状が六角形の溝７
にて形成された半導体部で電界集中によるアバランシェ
ブレークダウンは発生せず、ソース・ドレイン間耐圧の
耐圧設計においては、ｎ- 型炭化珪素半導体層２とｐ型
炭化珪素半導体層３の不純物濃度及びその膜厚で決まる
耐圧を考えればよく、高耐圧設計が可能になる。
の（イ），（ロ）の特徴を有する。 （イ） 半導体基板４として、その主表面の面方位が略
（０００１−）カーボン面である六方晶系の単結晶炭化
珪素を用いるとともに、溝７として、側面７ａが略［１
１２−０］方向に延設されたものを用い、さらに、溝７
の側面７ａに不純物濃度が制御されたｎ型炭化珪素半導
体薄膜層８を配置することにより、チャネル形成面の不
純物濃度とｐ型炭化珪素半導体層３（ｐ型エピタキシャ
ル層）の不純物濃度を独立に制御し、高耐圧、低オン抵
抗で閾値電圧が低い炭化珪素半導体装置となり、特にチ
ャネルを形成するｎ型炭化珪素半導体薄膜層８の不純物
濃度を低くすることで、キャリアが流れるときの不純物
散乱の影響を小さくすることができ、チャネル移動度を
大きくすることができる。又、ソース・ドレイン間耐圧
は、ｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層
３の不純物濃度及びその膜厚で主に支配されるので、ｐ
型炭化珪素半導体層３の不純物濃度を上げて、ｐ型炭化
珪素半導体層３の膜厚を薄くすることができ、高耐圧性
を維持しながら、チャネル長を短くできるため、チャネ
ル抵抗を低減でき、ソース・ドレイン間のオン抵抗を低
減することができる。さらに、溝７の側面７ａの延設方
向を略［１１２−０］としたので、ｎ型炭化珪素半導体
薄膜層８からなるチャネル形成面を［１１２−０］方向
とすることができ、チャネル形成面の凹凸を大幅に低減
することができる。その結果、ゲート閾電圧の低減、ゲ
ート・ソース間耐圧とゲート・ドレイン間耐圧の向上、
オフ時のリーク電流の低減、そして更なるオン抵抗の低
減とゲート酸化膜の信頼性を向上を図ることができるこ
ととなる。 （ロ） 溝７の側面７ａの平面形状は、各内角が略等し
い六角形とし、六角形の各辺において内角をなす角度を
略１２０度としたので、オフ時にソース・ドレイン間に
高電圧が印加された場合に、側面の形状が六角形の溝７
にて形成された半導体部で電界集中によるアバランシェ
ブレークダウンは発生せず、ソース・ドレイン間耐圧の
耐圧設計においては、ｎ- 型炭化珪素半導体層２とｐ型
炭化珪素半導体層３の不純物濃度及びその膜厚で決まる
耐圧を考えればよく、高耐圧設計が可能になる。
【００３５】これまで述べた構成の他にも、例えば、ｎ
+ 型ソース領域５と低抵抗ｐ型炭化珪素領域６に対して
形成されるソース電極層１２は、異なる材料でもよい。
又、低抵抗ｐ型炭化珪素領域６は省略も可能であり、こ
の場合ソース電極層１２はｎ + 型ソース領域５とｐ型炭
化珪素半導体層３に接するように形成される。又、ソー
ス電極層１２は、少なくともｎ+ 型ソース領域５の表面
に形成されていればよい。
+ 型ソース領域５と低抵抗ｐ型炭化珪素領域６に対して
形成されるソース電極層１２は、異なる材料でもよい。
又、低抵抗ｐ型炭化珪素領域６は省略も可能であり、こ
の場合ソース電極層１２はｎ + 型ソース領域５とｐ型炭
化珪素半導体層３に接するように形成される。又、ソー
ス電極層１２は、少なくともｎ+ 型ソース領域５の表面
に形成されていればよい。
【００３６】さらに、上述した例では、ｎチャネル縦型
ＭＯＳＦＥＴに適用した場合について説明したが、図１
においてｐ型とｎ型を入れ替えた、ｐチャネル縦型ＭＯ
ＳＦＥＴにおいても、同じ効果が得られる。
ＭＯＳＦＥＴに適用した場合について説明したが、図１
においてｐ型とｎ型を入れ替えた、ｐチャネル縦型ＭＯ
ＳＦＥＴにおいても、同じ効果が得られる。
【００３７】さらに、図１では、溝７は基板表面に対し
側面７ａがほぼ９０°となっているが、図１０に示すよ
うに、溝７の側面７ａと基板表面とでなす角度は必ずし
も９０°に近くなくてもよい。又、溝７は底面を有しな
いＶ字型でもよい。さらに図１１に示すように溝７の側
面７ａは直線的に延びていなくてもよく、滑らかな曲面
でもよい。
側面７ａがほぼ９０°となっているが、図１０に示すよ
うに、溝７の側面７ａと基板表面とでなす角度は必ずし
も９０°に近くなくてもよい。又、溝７は底面を有しな
いＶ字型でもよい。さらに図１１に示すように溝７の側
面７ａは直線的に延びていなくてもよく、滑らかな曲面
でもよい。
【００３８】尚、溝７の側面７ａと基板表面のなす角度
は、チャネル移動度が大きくなるように設計することに
より、より良い効果が得られる。又、図１２に示すよう
に、ゲート電極層１０の上部が、ｎ+ 型ソース領域５の
上方に延びる形状であってもよい。本構成とすること
で、ｎ+ 型ソース領域５とｎ型炭化珪素半導体薄膜層８
に誘起されたチャネルとの接続抵抗を低減することがで
きる。
は、チャネル移動度が大きくなるように設計することに
より、より良い効果が得られる。又、図１２に示すよう
に、ゲート電極層１０の上部が、ｎ+ 型ソース領域５の
上方に延びる形状であってもよい。本構成とすること
で、ｎ+ 型ソース領域５とｎ型炭化珪素半導体薄膜層８
に誘起されたチャネルとの接続抵抗を低減することがで
きる。
【００３９】さらに、図１３に示すように、ゲート絶縁
膜９の厚さは、チャネルが形成されるｎ型炭化珪素半導
体薄膜層８の中央部と下端でほぼ等しく、かつｎ型炭化
珪素半導体薄膜層８の下端より下までゲート電極層１０
が達している構造であってもよい。本構造とすることで
ｎ型炭化珪素半導体薄膜層８に誘起されたチャネルとド
レイン領域との接続抵抗を低減することができる。
膜９の厚さは、チャネルが形成されるｎ型炭化珪素半導
体薄膜層８の中央部と下端でほぼ等しく、かつｎ型炭化
珪素半導体薄膜層８の下端より下までゲート電極層１０
が達している構造であってもよい。本構造とすることで
ｎ型炭化珪素半導体薄膜層８に誘起されたチャネルとド
レイン領域との接続抵抗を低減することができる。
【００４０】さらには、図１４に示すように実施しても
よい。つまり、図１２に示したようにゲート電極層１０
の上部が、ｎ+ 型ソース領域５の上方に延びる形状であ
って、かつ、図１３に示したようにｎ型炭化珪素半導体
薄膜層８の下端より下までゲート電極層１０が延びてい
る構造であってもよい。
よい。つまり、図１２に示したようにゲート電極層１０
の上部が、ｎ+ 型ソース領域５の上方に延びる形状であ
って、かつ、図１３に示したようにｎ型炭化珪素半導体
薄膜層８の下端より下までゲート電極層１０が延びてい
る構造であってもよい。
【００４１】又、ｎ型炭化珪素半導体薄膜層８とｐ型炭
化珪素半導体層３とは異なる結晶型でもよく、例えば、
ｐ型炭化珪素半導体層３を６ＨのＳｉＣ、ｎ型炭化珪素
半導体薄膜層８を４ＨのＳｉＣとしてキャリアが流れる
方向の移動度を大きくすることにより低電流損失のＭＯ
ＳＦＥＴが得られる。
化珪素半導体層３とは異なる結晶型でもよく、例えば、
ｐ型炭化珪素半導体層３を６ＨのＳｉＣ、ｎ型炭化珪素
半導体薄膜層８を４ＨのＳｉＣとしてキャリアが流れる
方向の移動度を大きくすることにより低電流損失のＭＯ
ＳＦＥＴが得られる。
【００４２】又、上述の実施の形態においては、溝側面
に成長させる薄膜層すなわちｎ型炭化珪素半導体薄膜層
８をｎ型としているが、溝側面に成長させる薄膜層はｎ
型に限定されるものではなく、ｐ型であってもよい。
尚、ｐ型の場合は、図１４のようにゲート電極層１０の
上部が、ｎ+ 型ソース領域５の上方に延びる形状であっ
て、かつ、溝側面に成長させる薄膜層の下端より下まで
ゲート電極層１０が延びている構造であることが望まし
い。
に成長させる薄膜層すなわちｎ型炭化珪素半導体薄膜層
８をｎ型としているが、溝側面に成長させる薄膜層はｎ
型に限定されるものではなく、ｐ型であってもよい。
尚、ｐ型の場合は、図１４のようにゲート電極層１０の
上部が、ｎ+ 型ソース領域５の上方に延びる形状であっ
て、かつ、溝側面に成長させる薄膜層の下端より下まで
ゲート電極層１０が延びている構造であることが望まし
い。
【００４３】さらに、図１５に示すように、溝１５の側
面の平面形状（詳しくは、ゲート電極層１０側の形状）
は、各内角が略等しい六角形としてもよい。つまり、図
１６の基板４の平面図において、六角形の６つの辺をＳ
１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ１６で示
し、辺Ｓ１１とＳ１２となす角度（内角）、辺Ｓ１２と
Ｓ１３となす角度（内角）、辺Ｓ１３とＳ１４となす角
度（内角）、辺Ｓ１４とＳ１５となす角度（内角）、辺
Ｓ１５とＳ１６となす角度（内角）、辺Ｓ１６とＳ１１
となす角度（内角）は略１２０°となっている。
面の平面形状（詳しくは、ゲート電極層１０側の形状）
は、各内角が略等しい六角形としてもよい。つまり、図
１６の基板４の平面図において、六角形の６つの辺をＳ
１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ１６で示
し、辺Ｓ１１とＳ１２となす角度（内角）、辺Ｓ１２と
Ｓ１３となす角度（内角）、辺Ｓ１３とＳ１４となす角
度（内角）、辺Ｓ１４とＳ１５となす角度（内角）、辺
Ｓ１５とＳ１６となす角度（内角）、辺Ｓ１６とＳ１１
となす角度（内角）は略１２０°となっている。
【図１】 実施の形態を説明するためのｎチャネル溝ゲ
ート型パワーＭＯＳＦＥＴの斜視図。
ート型パワーＭＯＳＦＥＴの斜視図。
【図２】 基板の平面図。
【図３】 ｎチャネル溝ゲート型パワーＭＯＳＦＥＴの
製造工程を説明するための断面図。
製造工程を説明するための断面図。
【図４】 ｎチャネル溝ゲート型パワーＭＯＳＦＥＴの
製造工程を説明するための断面図。
製造工程を説明するための断面図。
【図５】 ｎチャネル溝ゲート型パワーＭＯＳＦＥＴの
製造工程を説明するための断面図。
製造工程を説明するための断面図。
【図６】 ｎチャネル溝ゲート型パワーＭＯＳＦＥＴの
製造工程を説明するための断面図。
製造工程を説明するための断面図。
【図７】 ｎチャネル溝ゲート型パワーＭＯＳＦＥＴの
製造工程を説明するための断面図。
製造工程を説明するための断面図。
【図８】 ｎチャネル溝ゲート型パワーＭＯＳＦＥＴの
製造工程を説明するための断面図。
製造工程を説明するための断面図。
【図９】 ｎチャネル溝ゲート型パワーＭＯＳＦＥＴの
製造工程を説明するための断面図。
製造工程を説明するための断面図。
【図１０】応用例を説明するためのｎチャネル溝ゲート
型パワーＭＯＳＦＥＴの断面構造模式図。
型パワーＭＯＳＦＥＴの断面構造模式図。
【図１１】応用例を説明するためのｎチャネル溝ゲート
型パワーＭＯＳＦＥＴの断面構造模式図。
型パワーＭＯＳＦＥＴの断面構造模式図。
【図１２】応用例を説明するためのｎチャネル溝ゲート
型パワーＭＯＳＦＥＴの断面横造模式図。
型パワーＭＯＳＦＥＴの断面横造模式図。
【図１３】応用例を説明するためのｎチャネル溝ゲート
型パワーＭＯＳＦＥＴの断面構造模式図。
型パワーＭＯＳＦＥＴの断面構造模式図。
【図１４】応用例を説明するためのｎチャネル溝ゲート
型パワーＭＯＳＦＥＴの断面構造模式図。
型パワーＭＯＳＦＥＴの断面構造模式図。
【図１５】応用例を説明するためのｎチャネル溝ゲート
型パワーＭＯＳＦＥＴの断面構造模式図。
型パワーＭＯＳＦＥＴの断面構造模式図。
【図１６】応用例を説明するための基板の平面図。
【図１７】炭化珪素半導体材料のエピタキシャル成長の
（０００１−）カーボン面に対する異方性を説明するた
めのスケッチ図
（０００１−）カーボン面に対する異方性を説明するた
めのスケッチ図
【図１８】炭化珪素半導体材料のエピタキシャル成長の
（０００１−）面内の異方性を説明するためのスケッチ
図であり、（ａ）はエピ成長前のノマルスキー写真のス
ケッチ図、（ｂ）はエピ成長後のノマルスキー写真のス
ケッチ図。
（０００１−）面内の異方性を説明するためのスケッチ
図であり、（ａ）はエピ成長前のノマルスキー写真のス
ケッチ図、（ｂ）はエピ成長後のノマルスキー写真のス
ケッチ図。
【図１９】従来の電界効果トランジスタを説明するため
の斜視図。
の斜視図。
【図２０】従来の電界効果トランジスタを説明するため
の斜視図。
の斜視図。
【図２１】従来の電界効果トランジスタを説明するため
の断面図。
の断面図。
１…低抵抗半導体層としてのｎ+ 型炭化珪素半導体基
板、２…高抵抗半導体層としてのｎ- 型炭化珪素半導体
層、３…第１の半導体層としてのｐ型炭化珪素半導体
層、４…半導体基板、５…半導体領域としてのｎ+ 型ソ
ース領域、７…溝、７ａ…側面、７ｂ…底面、８…第２
の半導体層としてのｎ型炭化珪素半導体薄膜層、９…ゲ
ート絶縁膜、１０…ゲート電極層、１１…絶縁膜、１２
…第１の電極層としてのソース電極層、１３…第２の電
極層としてのドレイン電極層
板、２…高抵抗半導体層としてのｎ- 型炭化珪素半導体
層、３…第１の半導体層としてのｐ型炭化珪素半導体
層、４…半導体基板、５…半導体領域としてのｎ+ 型ソ
ース領域、７…溝、７ａ…側面、７ｂ…底面、８…第２
の半導体層としてのｎ型炭化珪素半導体薄膜層、９…ゲ
ート絶縁膜、１０…ゲート電極層、１１…絶縁膜、１２
…第１の電極層としてのソース電極層、１３…第２の電
極層としてのドレイン電極層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮嶋 健 愛知県刈谷市昭和町１丁目１番地 日本電 装 株式会社内 (72)発明者 戸倉 規仁 愛知県刈谷市昭和町１丁目１番地 日本電 装 株式会社内 (72)発明者 夫馬 弘雄 愛知県愛知郡長久手町大字長湫字横道41番 地の１株式会社豊田中央研究所内 (72)発明者 村田 年生 愛知県愛知郡長久手町大字長湫字横道41番 地の１株式会社豊田中央研究所内
Claims (2)
- 【請求項１】 第１導電型の低抵抗半導体層と第１導電
型の高抵抗半導体層と第２導電型の第１の半導体層とが
順次に積層され、かつ前記第１の半導体層の主表面の面
方位が略（０００１−）カーボン面である六方晶系の単
結晶炭化珪素よりなる半導体基板と、 前記第１の半導体層の表層部の所定領域に形成された第
１導電型の半導体領域と、 前記主表面から前記半導体領域と前記第１の半導体層を
共に貫通し前記高抵抗半導体層に達するとともに、側面
が略［１１２−０］方向に延設された溝と、 前記溝の側面における前記半導体領域と前記第１の半導
体層と前記高抵抗半導体層の表面に延設され、炭化珪素
の薄膜よりなる第２の半導体層と、 少なくとも前記第２の半導体層の表面に形成されたゲー
ト絶縁膜と、 前記溝内における前記ゲート絶縁膜の内側に形成された
ゲート電極層と、 前記主表面のうち少なくとも前記半導体領域の一部の表
面上に形成された第１の電極層と、 前記低抵抗半導体層の表面に形成された第２の電極層と
を備えたことを特徴とする炭化珪素半導体装置。 - 【請求項２】 前記溝の側面の平面形状は、各内角が略
等しい六角形である請求項１に記載の炭化珪素半導体装
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