JP2006135150A - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

【課題】 ＮＯを用いなくても不純物などがドーピングされた酸化膜を形成でき、かつ、製造工程の簡略化を図れるＳｉＣ半導体装置の製造方法を提供する。
【解決手段】 トレンチ５内にチャネル層６を構成するためのＮ−型層を形成したのち、このＮ−型層の上にＮ型不純物を高度度で含むＮ＋型層を成膜し、このＮ＋型層を熱酸化することでゲート酸化膜を構成する酸化膜８を形成する。これにより、ゲート酸化膜中にＮ型不純物がドーピングされるようにして、界面準位密度や固定電荷密度の低い信頼性が高く、高性能な構造とする。
【選択図】 図１

Description

本発明は、炭化珪素（以下、ＳｉＣという）を用いたトレンチ型のパワーデバイスを形成してなるＳｉＣ半導体装置およびその製造方法に関するものである。
ＳｉＣは、半導体材料として、物理的性質および電気的性質が現在主流のシリコンよりも優れている。具体的には、シリコンと比べると禁制帯幅が３倍、絶縁破壊電界が７倍、熱伝導率が３倍となる。このため、ＳｉＣは、次世代のハイパワー・超低損素子を実現するための半導体材料として期待されている。
このＳｉＣを用いたトレンチ型の縦型パワーＭＯＳＦＥＴとして、例えば特許文献１に示されるものがある。このパワーＭＯＳＦＥＴの断面構成を図４４に示す。
図４４に示されるように、特許文献１に示されるパワーＭＯＳＦＥＴでは、Ｎ＋型ＳｉＣ基板１０１の表面にＮ−型ドリフト層１０２が形成され、Ｎ−型ドリフト層１０２の上にＮ型領域１０３およびＰ＋型ベース領域１０４が順に形成されている。また、Ｐ＋型ベース領域１０４の表層部には、Ｎ＋型ソース領域１０５が形成されている。さらに、Ｎ＋型ソース領域１０５、Ｐ＋型ベース領域１０４およびＮ型領域１０３を貫通してＮ−型ドリフト層１０２まで達するようにトレンチ１０６が形成され、このトレンチ１０６内にゲート酸化膜１０７を介してゲート電極１０８が形成されている。そして、トレンチ１０６の底面にＰ＋型層１０９が形成された構成となっている。
このようなトレンチ型の縦型パワーＭＯＳＦＥＴにおいて、ゲート酸化膜１０７内に不純物をドーピングすることが一般的に行われている。このような不純物のドーピングにより、ゲート酸化膜１０７とＳｉＣとの界面における界面準位密度、もしくは、ゲート酸化膜１０７内における固定電荷密度を低減することが可能となり、パワーＭＯＳＦＥＴの性能や信頼性等を向上させることが可能となる。
ここで、上記のようにゲート酸化膜１０７にドーピングを行う不純物としては、例えばＮ（窒素）が用いられている。
具体的には、非特許文献１、２に示されるように、ＮＯを用いたアニール処理によってゲート酸化膜１０７にＮが取り込まれるようにしたり、非特許文献３に示されるように、Ｎ2Ｏを雰囲気内に取り込んだゲート酸化およびＮ2を用いたアニール処理を行うことでゲート酸化膜１０７にＮが取り込まれるようにしている。
米国特許第６，５７０，１８５号公報 Das et al.、"High Mobility 4H-SiC Inversion Mode MOSFETs Using Thermally Grown, NO Annealed SiO2"、 IEEE Device Research Conference、コロラド州デンバー、２０００年6月１９日〜２１日 Chung et al.、"Effect of nitric oxide annealing on the interface trap densities near the band edges in the 4H polytype of silicon carbide"Applied Physics Letters, Vol. 76, No. 13、pp. 1713-1715、２０００年３月 Xu et al.、"Improved Performance and Reliability of N2O -Grown Oxy-nitride on 6H-SiC"IEEE Electron Device Letters、Vol. 21、No. 6、pp. 298-300、２０００年６月
しかしながら、非特許文献１、２に示されるようなＮＯを用いたアニール処理では、ＮＯが及ぼす人体ヘの影響を考慮すると好ましくない。また、非特許文献３に示されるようなＮ2Ｏを用いたゲート酸化を行う場合には、ゲート酸化膜１０７にＮを取り込むために１３００℃程度の高温な熱処理を３６０分という長時間行わなければならず、パワーＭＯＳＦＥＴを効率的に製造することができないという問題がある。
本発明は上記点に鑑みて、ＮＯを用いなくても不純物などがドーピングされた酸化膜を形成でき、かつ、製造工程の簡略化を図れるＳｉＣ半導体装置の製造方法を提供することを目的とする。また、製造工程の簡素化を図ることが可能な構造のＳｉＣ半導体装置を提供することも目的とする。
上記目的を達成するため、請求項１ないし４に記載の発明では、半導体基板のセル領域において、第３、第２半導体層（４、３）を貫通して第１半導体層（２）まで達するトレンチ （５）を形成したのち、このトレンチ（５）内に、エピタキシャル成長によって第１導電型の第４半導体層（３２）を形成する。そして、第４半導体層（３２）のうちトレンチ（５）の側壁面上に形成された領域が完全に酸化されるように熱酸化を行い、トレンチ（５）内にゲート酸化膜として機能する部分を含む酸化膜（８）を形成することを特徴としている。
このように、第４半導体層（３２）を形成し、この第４半導体層（３２）を熱酸化することでゲート酸化膜を構成する酸化膜（８）を形成するようにしている。これにより、ゲート酸化膜中に第１導電型不純物がドーピングされるようにしている。
このような第４半導体層（３２）を熱酸化することによって第１導電型不純物がドーピングされた酸化膜（８）を形成する場合、従来の酸化膜を成膜した後にＮ型不純物をドーピングする場合のように、ＮＯを使用したりＮ2Ｏによる長時間かつ高温度の熱処理を行わなくても、酸化膜（８）中に第１導電型不純物をドーピングすることが可能となる。したがって、ＮＯを用いなくても不純物などがドーピングされた酸化膜を形成でき、かつ、製造工程の簡略化を図れるＳｉＣ半導体装置の製造方法を提供することが可能となる。
この場合、請求項２に示されるように、トレンチ（５）を形成する工程において、トレンチ（５）の側壁面の面方位を（１−１００）面または（１１−２０）面とすることで、第４半導体層（３２）を形成する工程で、トレンチ（５）の側壁面上よりも底面上の方で第４半導体層（３２）が厚くなるようにすることができる。
このようにした場合、例えば、請求項３に示されるように、第４半導体層（３２）のうち、トレンチ（５）の底面上に形成される部分が側壁面上に形成される部分の３倍となる。
そして、請求項４に示されるように、酸化膜（８）を形成する工程において、第４半導体層（３２）のうちトレンチ（５）の底面の下方に位置する部分の一部が酸化されないまま残るような熱処理を行うことで、第４半導体層（３２）による低抵抗層（７）を形成することが可能となる。
このような低抵抗層（７）を形成するようにすれば、チャネル領域を通じて流れる電流が低抵抗層（７）を通じて流れることになり、炭化珪素半導体装置の更なるオン抵抗低減を図ることが可能となる。
請求項５に記載の発明では、トレンチ（５）内に、エピタキシャル成長によって、トレンチ（５）の側壁面上と底面上とで同等の膜厚となるように第１導電型の第４半導体層（３２）を形成したのち、半導体基板の上方から第１導電型不純物をイオン注入することにより、トレンチ（５）の底面において、第４半導体層（３２）よりも下方まで第１導電型不純物がドーピングされるようにして低抵抗層（７）を形成する。そして、第４半導体層（３２）のうちトレンチ（５）の側壁面上に形成された領域が完全に酸化されるように熱酸化を行い、トレンチ（５）内にゲート酸化膜として機能する部分を含む酸化膜（８）を形成することを特徴としている。
このように、半導体基板の上方から第１導電型不純物をイオン注入することにより、トレンチ（５）の底面において、第４半導体層（３２）よりも下方まで第１導電型不純物がドーピングされるようにして低抵抗層（７）を形成することもできる。
この場合、請求項６に示されるように、酸化膜（８）を形成する工程では、トレンチ（５）の底面において、第４半導体層（３２）の下方に形成された低抵抗層（７）が残るような熱処理を行うことになる。
なお、上記各請求項に示される第４半導体層（３２）は、例えば、請求項７に示されるように、第１導電型不純物の不純物濃度が１×１０17ｃｍ-3以上かつ１×１０19ｃｍ-3以下とされる。
請求項８に記載の発明では、トレンチ （５）の内壁面に、エピタキシャル成長によってチャネル層（６）として機能する第１導電型の第５半導体層（３１）を形成する工程を含み、第４半導体層（３２）を形成する工程では、該第４半導体層（３２）を第５半導体層（３１）の上に形成すると共に、該第４半導体層（３２）に含まれる第１導電型不純物の不純物濃度が第５半導体層（３１）よりも高くなるようにすることを特徴としている。
このように、チャネル層（６）として機能する第５半導体層（３１）を形成するような蓄積型の炭化珪素半導体装置に対して、上記各請求項に記載の発明を適用することができる。もちろん、第５半導体層（３１）が形成されない反転型の炭化珪素半導体装置に関して上記各請求項に記載の発明を適用することも可能である。
請求項９に記載の発明では、半導体基板（６）の外周領域において、トレンチ（５）を形成する工程にて、第３、第２半導体層（４、３）を貫通して第１半導体層（２）まで達する凹部（２０）も形成し、第５半導体層（３１）を形成する工程にて、凹部（２０）内にも第５半導体層（３１）を形成し、第４半導体層（３２）を形成する工程にて、凹部（２０）内における第５半導体層（３１）の表面に第４半導体層（３２）を形成する。そして、さらに、セル領域をマスク（３３）で覆うことにより、凹部（２０）内に形成された第４、第５半導体層（３１、３２）のうち、セル領域側に位置する部分に第２導電型不純物をイオン注入することにより、第２導電型領域（２１）を形成する工程を含んでいることを特徴としている。
このように、上記各請求項に記載の発明が適用される場合、外周領域に関しても、セル領域の各部を形成する工程と兼用することが可能である。この場合、外周領域に第４、第５半導体層（３１、３２）が形成されることになる場合があるが、そこに第２導電型不純物をイオン注入して第２導電型領域とすれば、ＪＴＥ構造とすることが可能となる。
請求項１０に記載の発明では、半導体基板に対して第１導電型不純物、第２導電型不純物もしくは炭化珪素材料となるＳｉまたはＣ原子を斜めイオン注入することで、トレンチ（５）の側壁を含む内壁に、イオン注入領域（５０）を形成し、イオン注入領域（５０）のうちトレンチ（５）の側壁に形成された領域が完全に酸化されるように熱酸化を行い、トレンチ（５）内にゲート酸化膜として機能する部分を含む酸化膜（８）を形成することを特徴としている。
このように、第１導電型不純物、第２導電型不純物もしくは炭化珪素材料となるＳｉまたはＣ原子を斜めイオン注入することで、トレンチ（５）の側壁を含む内壁に、イオン注入領域（５０）を形成し、それを熱酸化させて酸化膜（８）を形成しても良い。
この場合、請求項１１に示されるように、半導体基板の上方から第１導電型不純物をイオン注入することで、トレンチ（５）の底面に、イオン注入領域（５０）よりも深い第１導電型不純物領域（５１）を形成し、酸化膜（８）を形成する工程の際に、第１導電型不純物領域（５１）がトレンチ（５）の底面の下方に残るようにすることで低抵抗層（７）を形成することが可能である。
請求項１２に記載の発明では、トレンチ（５）の内壁面に、エピタキシャル成長によってチャネル層（６）として機能する第１導電型の第４半導体層（３１）を形成する工程を含み、イオン注入層（５０）を形成する工程では、該第４半導体層（３１）に対してイオン注入を行うことで、イオン注入層（５０）を形成することを特徴としている。
このように、請求項１０または１１に記載の発明に関しても、蓄積型の炭化珪素半導体装置に適用することが可能である。もちろん、第４半導体層（３１）が形成されない反転型の炭化珪素半導体装置に関して、上記各請求項に記載の発明を適用することも可能である。
請求項１３に記載の発明では、トレンチ（５）の内壁面に対して第１導電型不純物をイオン注入することで、チャネル層（６）として機能する第１導電型の第４半導体層（３１）を形成する工程を含み、イオン注入層（５０）を形成する工程では、該第４半導体層（３１）に対してイオン注入を行うことで、イオン注入層（５０）を形成することを特徴としている。
このように、イオン注入層（５０）だけでなく、第４半導体層（３１）もイオン注入によって形成することも可能である。
請求項１４に記載の発明では、トレンチ（５）の内壁を熱酸化することによって形成された、ゲート酸化膜として機能する部分を含む酸化膜（８）と、トレンチ（５）の底面において、酸化膜（８）の下方に形成された第１導電型の低抵抗層（７）とを備えていることを特徴としている。
このように、トレンチ（５）の内壁を熱酸化することによって形成された酸化膜（８）、つまり界面準位密度や固定電荷密度の低い酸化膜（８）を有した、信頼性が高く、高性能な構造の炭化珪素半導体装置に対して、低抵抗層（７）を形成することにより、さらにオン抵抗が低い構造とすることができる。
このような低抵抗層（７）は、請求項１５に示されるように、トレンチ（５）の内壁に第１導電型のチャネル層（６）が備えられるような蓄積型の炭化珪素半導体装置であれば、チャネル層（６）よりも、第１導電型不純物のドーパント濃度が高くされる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
図１に、本発明の第１実施形態におけるトレンチ型の縦型パワーＭＯＳＦＥＴの断面構成を示す。以下、この図を本実施形態の縦型パワーＭＯＳＦＥＴの構造について説明する。なお、本図において、紙面左側は縦型パワーＭＯＳＦＥＴのセル領域の断面構成、右側は外周領域の断面構成を示している。
図１に示されるように、Ｎ＋型基板１の上にＮ−型ドリフト層２が備えられている。このＮ−型ドリフト層２の表面には、Ｐ＋型ベース領域３とＮ＋型ソース領域４とが形成されている。本実施形態では、これらＮ＋型基板１、Ｎ−型ドリフト層２、Ｐ＋型ベース領域３およびＮ＋型ソース領域４を半導体基板として、セル領域および外周領域を形成している。
セル領域では、Ｎ＋型ソース領域４およびＰ＋型ベース領域３を貫通し、Ｎ−型ドリフト層２に達するトレンチ５が形成されている。このトレンチ５の内壁には、Ｎ−型チャネル層６が形成されており、トレンチ５の底面に位置する部分において、このＮ−型チャネル層６の表層部にはＮ＋型低抵抗層７が形成されている。
また、Ｎ−型チャネル層６およびＮ＋型低抵抗層７およびＮ＋型ソース領域４の一部を覆うように、酸化膜８が形成されている。この酸化膜８のうち、トレンチ５内に位置する部分、具体的にはトレンチ５における側壁面に形成された部分がゲート酸化膜として機能する。この酸化膜８のうち、ゲート酸化膜として機能する部分の表面には、ポリシリコンまたは金属で構成されたゲート電極９が形成され、このゲート電極９によってトレンチ５内が埋め込まれている。
ゲート電極９の表面には、層間絶縁膜１０が形成されている。この層間絶縁膜１０には、コンタクトホール１０ａが形成され、このコンタクトホール１０ａを通じてゲート電極９に電気的に接続される１ｓｔゲート配線１１が形成されている。
また、基板のうちトレンチ５が形成された場所とは異なる場所において、Ｎ＋型ソース領域４を貫通してＰ＋型ベース領域３まで達するように、コンタクト用トレンチ１２が形成されている。このコンタクト用トレンチ１２の底面において、Ｐ＋型コンタクト領域１３が形成され、このＰ＋型コンタクト領域１３およびＮ＋型ソース領域４に電気的に接続されるように、層間絶縁膜１０に形成されたコンタクトホール１０ｂを通じて、ソース電極を構成する第１電極１４が形成されている。第１電極１４は、Ｎ型半導体とＰ型半導体それぞれに対してオーミック接触するように、Ｎ＋型ソース領域４と接触する部分とＰ＋型コンタクト領域１３と接触する部分とで、異なる材質が用いられている。例えば、第１電極１４のうちＮ＋型ソース領域４と接触する部分はＮｉで構成され、Ｐ＋型コンタクト領域１３と接触する部分はＡｌやＴｉで構成されている。
さらに、層間絶縁膜１０を含み、１ｓｔゲート配線１１および第１電極１４の表面を覆うように、層間絶縁膜１５が形成されている。この層間絶縁膜１５には、コンタクトホール１５ａ、１５ｂが形成されており、これら各コンタクトホール１５ａ、１５ｂを通じて層間絶縁膜１５の表面に形成された２ｎｄゲート配線１６および２ｎｄソース配線１７が、それぞれ１ｓｔゲート配線１１と第１電極１４に電気的に接続された構成となっている。そして、ゲートパッド１６およびソースパッド１７の接続用部分以外を覆うように保護膜１８が形成され、Ｎ＋型基板１の裏面側にドレイン電極として機能する第２電極１９が形成されて、セル領域が構成されている。
一方、外周領域では、トレンチ５と同様の深さの凹部２０が形成されている。この凹部の側壁面および底面のうちセル領域寄りの部分の表層部には、ＪＴＥ構造を構成するためのＰ＋型層２１が形成されている。このＰ＋型層２１よりも外周側において、Ｎ−型層２２およびＮ＋型層２３が形成され、さらにこれらＮ−型層２２およびＮ＋型層２３の外周側において、ＥＱＲ構造を構成するためのＮ＋型層２４が形成されている。
これらＰ＋型層２１、Ｎ−型層２２、Ｎ＋型層２３およびＰ＋型層２３の表面には、セル領域から繋がるように、酸化膜８、層間絶縁膜１０が形成されており、これら層間絶縁膜１０および酸化膜８を貫通するコンタクトホール２５を通じて、ＥＱＲ用の電極２６が形成されている。このＥＱＲ用の電極２６は、Ｎ＋型層２４と電気的に接続され、ＥＱＲ用の電極２６のうちＮ＋型層２４と接触する部分は、Ｎ型半導体とオーミック接触が為されるようにＮｉなどによって構成されている。
そして、セル領域から繋がるように、層間絶縁膜１５および保護膜１８が形成され、これらによって、ＥＱＲ用の電極２６を含めて、外周領域すべてが覆われた構成となっている。
このような構造により、本実施形態のトレンチ型の縦型パワーＭＯＳＦＥＴが構成されている。このような構成において、Ｎ−型チャネル層６、Ｎ＋型低抵抗層７および酸化膜８の膜厚およびＮ型不純物のドーパント濃度に関しては、以下のようになっている。
図２（ａ）、（ｂ）に、図１中のＡ−Ｂ線とＣ−Ｄ線上におけるＮ−型チャネル層６、Ｎ＋型低抵抗層７および酸化膜８の膜厚およびＮ型不純物のドーパント濃度のプロファイルを示す。
図１中のＡ−Ｂ線上においては、Ｎ−型チャネル層６は、膜厚が０．２〜０．５μｍ、不純物濃度が１×１０16〜１×１０17ｃｍ-3程度となり、本実施形態では、図２（ａ）に示されるように、２×１０16ｃｍ-3となっている。また、酸化膜８は、膜厚が０．１μｍ以下、不純物濃度が１×１０17ｃｍ-3以上となり、本実施形態では、図２（ａ）に示されるように、１×１０19ｃｍ-3となっている。
また、Ｃ−Ｄ線上においては、Ｎ−型チャネル層６は、膜厚が０．６〜１．５μｍ、不純物濃度が２×１０15〜２×１０16ｍ-3程度となり、本実施形態では図２（ｂ）に示されるように４×１０15ｃｍ-3となっている。Ｎ＋型低抵抗層７は、膜厚が０．２μｍ以下、不純物濃度が２×１０16ｃｍ-3以上となり、本実施形態では図２（ｂ）に示されるように２×１０18ｃｍ-3となっている。また、酸化膜８は、膜厚が０．１μｍ以下、不純物濃度が２×１０16ｃｍ-3以上となり、本実施形態では図２（ｂ）に示されるように２×１０18ｃｍ-3となっている。
以上のように構成される縦型パワーＭＯＳＦＥＴの製造方法について、図３〜図２１に示す縦型パワーＭＯＳＦＥＴの製造工程図を参照して説明する。
［図３に示される工程］
まず、主表面が［１−１００］オフ面となっているＮ＋型基板１の表面に、Ｎ−型ドリフト層２、Ｐ＋型ベース領域３およびＮ＋型ソース領域４がエピタキシャル成長させられた基板を用意する。例えば、Ｎ＋型基板１のドーパント濃度は１×１０19ｃｍ-3、Ｎ−型ドリフト層２のドーパント濃度は５×１０15ｃｍ-3、Ｐ＋型ベース領域３のドーパント濃度は１×１０18ｃｍ-3、Ｎ＋型ソース領域４のドーパント濃度は１×１０20ｃｍ-3となっている。そして、このような基板の表面は、各層がＮ＋型基板１の表面状態を承継するため、［１−１００］オフ面となっている。
［図４に示される工程］
基板の表面にトレンチ５および凹部２０の形成予定位置が開口したマスク３０を作成し、このマスク３０の上から４〜５μｍエッチングを行う。これにより、セル領域にはトレンチ５が形成され、外周領域には凹部２０が形成される。このとき、例えば、トレンチ５の側壁面が（１−１００）面または（１１−２０）面と一致するようなレイアウトを採用してしている。
［図５に示される工程］
マスク３０を除去したのち、ＣＶＤ法により、Ｎ−型層３１を形成し、そのまま続けてＮ＋型層３２を形成する。例えば、１６００℃、成長レート１．０μｍ／ｈ、Ｃ／Ｓｉ原料ガス導入比が１．０以下となる条件下においてＮ−型層３１およびＮ＋型層３２を形成している。このとき、Ｎ−型層３１およびＮ＋型層３２にＮ型不純物としてＮまたはＡｌが導入されるように、例えば窒素（Ｎ2）を雰囲気中に導入する。
このようにして、トレンチ５および凹部２０の内壁面に、例えば、１×１０16ｃｍ-3のドーパント濃度を有するＮ−型層３１と、例えば、１×１０20ｃｍ-3のドーパント濃度を有するＮ＋型層３２を形成する
このとき、トレンチ５に関しては、トレンチ５の底面上に形成されるものと、側壁面上に形成されるもの、さらには基板の表面上に形成されるものとで、Ｎ−型層３１およびＮ＋型層３２の膜厚やドーパント濃度が変わる。具体的には、不純物層のうちトレンチ５の側壁面上に形成される部分の方が底面上に形成される部分よりも膜厚が薄く、ドーパント濃度が高くなる。また、不純物層のうちトレンチ５の底面上に形成される部分の方が基板の表面上に形成される部分よりも厚くなる。
このような関係となるのは、トレンチ５の側壁の方が底面よりも不純物層が堆積し難いこと、さらには、トレンチ５の幅が狭いために、トレンチ５の側壁に堆積できなかった不純物層によってトレンチ５の底面が埋め込まれて基板の表面よりも堆積量が増えることが挙げられる。
このときの膜厚やドーパント濃度の関係に関しては、基板の表面の面方位やトレンチの側壁面の面方位、さらには成長条件に依存するが、本実施形態の場合、以下の関係となることが判った。図２２−ａは、この関係を説明するための図である。
Ｎ−型層３１およびＮ＋型層３２の膜厚に関しては、図２２−ａに示されるように、トレンチ５の底面上に形成された部分の膜厚をｄ２、基板の表面上に形成された部分の膜厚をｄ１、トレンチ５の側壁面上に形成された部分の膜厚をｄ３とすると、以下の関係となることが確認された。
（数１）
ｄ２＝２×ｄ１
（数２）
ｄ２＝３×ｄ３
なお、この膜厚の関係は、成長条件などによって変わるもので、例えば、数式２ではｄ２がｄ３の３倍となるものとして示してあるが、およそ３〜５倍の範囲となる。例えば、Ｎ−型層３１およびＮ＋型層３２の成長レートが、トレンチ５の側壁面上では１０ｎｍ／ｈｒとなるのに対し、トレンチ５の底面上では３０〜５０ｎｍ／ｈｒとなるため、上記範囲となる。
また、Ｎ−型層３１およびＮ＋型層３２のドーパント濃度に関しては、トレンチ５の底面上に形成された部分の濃度に対して、トレンチ５の側壁面上に形成された部分の濃度が５倍程度となった。
［図６に示される工程］
エッチバック処理により、Ｎ−型層３１およびＮ＋型層３２のうち基板の表面上に形成された部分を除去する。これにより、Ｎ＋型ソース領域４が露出すると共に、トレンチ５内に残されたＮ−型層３１により、Ｎ−型チャネル層６が形成される。
［図７に示される工程］
セル領域および外周領域のうちのＰ＋型２１の形成予定領域以外の部分をマスク３３で覆う。その後、マスク３３の上からＰ型不純物として、ＡｌまたはＢのイオン注入を行うことで、Ｐ＋型層２１を形成する。
［図８に示される工程］
マスク３３を除去した後、ＥＱＲを構成するためのＮ＋型層２４の形成予定領域以外の部分をマスク３４で覆う。その後、マスク３４の上からＮ型不純物としてＰまたはＮのイオン注入を行うことで、Ｎ＋型層２４を形成する。
［図９に示される工程］
マスク３４を除去した後、コンタクト用トレンチ１２の形成予定領域以外の部分をマスク３５で覆う。その後、マスク３５を用いたエッチングを行うことで、Ｎ＋型ソース領域４を貫通してＰ＋型ベース領域３に達するコンタクト用トレンチ１２を形成する。
［図１０に示される工程］
コンタクト用トレンチ１２を形成する際に用いたマスク３５をそのまま用い、Ｐ型不純物としてＡｌまたはＢのイオン注入を行い、その後、アニール処理によって注入されたイオンを活性化させることで、Ｐ＋型コンタクト領域１３を形成する。
［図１１に示される工程］
必要に応じて犠牲酸化等を行った後、熱酸化によってＮ＋型層３２を酸化させることで、Ｎ型不純物がドーピングされた酸化膜８を形成する。この酸化膜８にドーピングされたＮ型不純物の濃度は、基本的には、酸化されるＮ＋型層３２に含まれているＮ型不純物の濃度となる。
また、このとき、Ｎ＋型層３２のうち、トレンチ５の側壁面上に形成されたものがすべて酸化されるように、熱酸化の時間や温度を調整する。これにより、トレンチ５の側壁面上には、Ｎ−型チャネル層６と酸化膜８のみが残ってＮ＋型層３２が無くなり、底面上には、Ｎ−型チャネル層６と酸化膜８以外にもＮ＋型層３２が残る。このＮ＋型層３２により、Ｎ＋型低抵抗層７が形成される。
［図１２に示される工程］
酸化膜８の表面に、不純物をドーピングしたポリシリコン層または金属層を配置した後、それをエッチングバックすることで、トレンチ５内を埋め込むためのもののみを残すことで、ゲート電極９を形成する。
［図１３に示される工程］
熱酸化処理を行ったのち、ＣＶＤ法によって酸化膜を堆積することで層間絶縁膜１０を形成する。
［図１４に示される工程］
続いて、図示しないマスクを用いたエッチングを行うことで、層間絶縁膜１０および酸化膜８を部分的に除去することで、コンタクトホール１０ｂおよび２５を形成する。
［図１５に示される工程］
Ｐ型半導体に対してオーミック接触が為されるＡｌ膜やＴｉ膜などの金属膜をデポジションしたのち、この金属膜をパターニングすることでＰ＋型コンタクト領域１３の上にのみ残す。これにより、第１電極１４の一部１４ａが形成される。
［図１６に示される工程］
Ｎ型半導体に対してオーミック接触が為されるＮｉ膜などの金属膜をデポジションしたのち、この金属膜をパターニングすることでＮ＋型ソース領域４の上に残す。これにより、第１電極１４の一部１４ｂが形成されると共に、ＥＱＲ用の電極２６の一部２６ａが形成される。
［図１７に示される工程］
Ｎ＋型基板１の裏面側に、Ｔｉ／Ｎｉの２層構造の金属膜をデポジションすることで、ドレイン電極を構成する第２電極１９を形成する。
［図１８に示される工程］
図示しないがマスクを用いたエッチングにより、層間絶縁膜１０に対してコンタクトホール１０ａを形成する。
［図１９に示される工程］
層間絶縁膜１０の表面を含め、第１電極１４の一部１４ｂおよびＥＱＲ用の電極２６の表面を覆うように、Ａｕなどからなる１ｓｔ配線層を成膜する。そして、１ｓｔ配線層をパターニングすることで、１ｓｔゲート配線１１、第１電極１４の残りの部分およびＥＱＲ用の電極２６の残りの部分を形成する。
［図２０に示される工程］
熱酸化処理を行ったのち、ＣＶＤ法によって酸化膜を堆積することで層間絶縁膜１５を形成する。続いて、図示しないマスクを用いたエッチングを行うことで、層間絶縁膜１５を部分的に除去することで、コンタクトホール１５ａ、１５ｂを形成する。
［図２１に示される工程］
層間絶縁膜１５の表面に２ｎｄ配線層を形成したのち、この２ｎｄ配線層をパターニングすることで、２ｎｄゲート配線１６および２ｎｄソース配線１７を形成する。これら２ｎｄゲート配線１６および２ｎｄソース配線１７は、コンタクトホール１５ａ、１５ｂを通じて、それぞれ、１ｓｔゲート配線１１と第１電極１４に電気的に接続される。
この後、保護膜１８を形成することで、図１に示したトレンチ型の縦型パワーＭＯＳＦＥＴが完成する。
以上説明したように、本実施形態の縦型パワーＭＯＳＦＥＴでは、Ｎ＋型層３２を成膜し、このＮ＋型層３２を熱酸化することでゲート酸化膜を構成する酸化膜８を形成するようにしている。これにより、ゲート酸化膜中にＮ型不純物がドーピングされるようにして、界面準位密度や固定電荷密度の低い信頼性が高く、高性能な構造としている。
このようなＮ＋型層３２を熱酸化することによってＮ型不純物がドーピングされた酸化膜８を形成する場合、従来の酸化膜を成膜した後にＮ型不純物をドーピングする場合のように、ＮＯを使用したりＮ2Ｏによる長時間かつ高温度の熱処理を行わなくても、酸化膜８中にＮ型不純物をドーピングすることが可能となる。具体的には、Ｎ＋型層３２を形成する際に、空気中に一般的に含まれているＮ2（窒素）を原料雰囲気中に導入するだけで良い。したがって、本実施形態に示される構造の縦型パワーＭＯＳＦＥＴであれば、その製造工程の簡略化を図ることも可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。図２３は、本実施形態におけるトレンチ型の縦型パワーＭＯＳＦＥＴの断面構成を示したものである。以下、図２３を参照して、本実施形態の縦型パワーＭＯＳＦＥＴの構成について説明するが、基本的な構成は上記第１実施形態と同様であるため、異なる部分についてのみ説明する。
本実施形態の縦型パワーＭＯＳＦＥＴでは、Ｎ＋型基板１として表面が［１１−２０］オフ面のものを用い、トレンチ５の側壁面が（１１−２０）面となるようにしている。
そして、図２３に示されるように、本実施形態の縦型パワーＭＯＳＦＥＴでは、トレンチ５内に形成されるＮ−型チャネル層６のうち、トレンチ５の底面に位置する部分にＮ＋型低抵抗層７が形成されているが、このＮ＋型低抵抗層７の一部の領域７ａが部分的に深くされ、Ｎ−型チャネル層６の最も底面側、つまりＮ−型ドリフト層２まで達する構造となっている。
このＮ＋型低抵抗層７のうち部分的に深くされた領域７ａの終端位置は、酸化膜８のうちトレンチ５の側壁に位置するものの表面と一致している。
また、Ｎ＋型ソース領域４の表層部にも、Ｎ＋型ソース領域４内のＮ型不純物の不純物濃度を更に高くした領域４ａが形成されている。
また、本実施形態では、第１実施形態で形成されていた、Ｐ＋型領域２１とＮ＋型領域２４の間におけるＮ−型層２２およびＮ＋型層２３が無くなった構成となっている。
このような構造により、本実施形態のトレンチ型の縦型パワーＭＯＳＦＥＴが構成されている。このような構成において、Ｎ−型チャネル層６および酸化膜８の膜厚およびＮ型不純物のドーパント濃度に関しては、以下のようになっている。
図２４に、図２３中のＡ−Ｂ線上におけるＮ−型チャネル層６および酸化膜８の膜厚およびＮ型不純物のドーパント濃度のプロファイルを示す。
図２３中のＡ−Ｂ線上においては、Ｎ−型チャネル層６は、膜厚が０．２〜０．５μｍ、不純物濃度が１×１０16〜１×１０17ｃｍ-3程度となり、本実施形態では、図２４に示されるように、２×１０16ｃｍ-3となっている。また、酸化膜８は、膜厚が０．１μｍ以下、不純物濃度が１×１０17ｃｍ-3以上となり、本実施形態では、図２４に示されるように、１×１０19ｃｍ-3となっている。
次に、本実施形態の縦型パワーＭＯＳＦＥＴの製造方法について、図２５〜図２７に示す製造工程図を参照して説明する。なお、本実施形態の縦型パワーＭＯＳＦＥＴの製造方法も、基本的に第１実施形態と同様であるため、同様の部分に関しては第１実施形態を参照して説明する。
［図２５に示される工程］
まず、第１実施形態に示した図３に示した基板を用意する。ただし、本実施形態では、Ｎ＋型基板１として、表面が［１１−２０］オフ面となるものを用いることで、各層の表面が［１１−２０］オフ面となる基板とする。そして、トレンチ５の形成予定領域が開口するマスク４０を用いてエッチングを行うことで、トレンチ５を形成する。
［図２６に示される工程］
マスク４０を除去したのち、ＣＶＤ法により、Ｎ−型層３１を形成し、そのまま続けてＮ＋型層３２を形成する。例えば、１６００℃以下、成長レート１．０μｍ／ｈ、Ｃ／Ｓｉ原料ガス導入比が１．０以下となる条件下においてＮ−型層３１およびＮ＋型層３２を形成する。このとき、Ｎ−型層３１およびＮ＋型層３２にＮ型不純物としてＮまたはＡｌが導入されるように、例えば窒素（Ｎ2）を雰囲気中に導入する。
このようにして、トレンチ５の内壁面に、例えば、１×１０16ｃｍ-3のドーパント濃度を有するＮ−型層３１と、例えば、１×１０20ｃｍ-3のドーパント濃度を有するＮ＋型層３２を形成する。
図２２−ｂは、Ｎ−型層３１およびＮ＋型層３２の膜厚やドーパント濃度の関係を示したものである。本実施形態の成長条件（１６００℃以下）を採用した場合、トレンチ５の底面上に形成されるものと、側壁面上に形成されるもの、さらには基板の表面上に形成されるものとで、Ｎ−型層３１およびＮ＋型層３２の膜厚は同じになり、ｄ１＝ｄ２＝ｄ３の関係となるが、ドーパント濃度が異なったものとなる。具体的には、不純物層のうちトレンチ５の側壁面上に形成される部分の方が底面上に形成される部分よりもドーパント濃度が高くなり、５倍程度となる。
［図２７に示される工程］
Ｎ−型層３１およびＮ＋型層３２のうちＮ＋型ソース領域４の表面に形成された部分をエッチバックによって除去した後、基板の表面に垂直にＮ型不純物となるＰやＮをイオン注入し、トレンチ５の底面に位置するＮ−型層３１およびＮ＋型層３２に加え、Ｎ＋型ソース領域４の表面を高濃度化させる。これにより、Ｎ＋型低抵抗領域７における領域７ａおよびＮ＋型ソース領域４における領域４ａが形成される。なお、このとき形成される領域７ａは、トレンチ５の底面にセルフアラインで形成されることから、トレンチ５の両側壁面から等距離の場所で終端することになる。
［図２８に示される工程］
図示しないマスクを用いて基板を部分的にエッチングすることで、外周領域に凹部２０を形成する。その後、エッチングに用いたマスクを一旦除去したのち、再度、Ｐ＋型領域２１の形成予定領域のみが開口するマスク４１を形成し、このマスク４１の上からＰ型不純物となるＡｌまたはＢをイオン注入する。これにより、Ｐ＋型領域２１が形成される。
この後は、第１実施形態に示した図８以降の製造工程と同様の手順により、図２３に示した本実施形態の縦型パワーＭＯＳＦＥＴが完成する。
以上説明した本実施形態の縦型パワーＭＯＳＦＥＴでは、Ｎ＋型低抵抗層７がＮ−型チャネル層６を貫通してＮ−型ドリフト層２まで達する構成となっている。このような構成によれば、ゲート電極９に電圧が印加された際に、Ｎ＋型チャネル層６に形成されるチャネル領域を通じて流れる電流がＮ＋型低抵抗層７を通じて流れることになり、縦型パワーＭＯＳＦＥＴの更なるオン抵抗低減を図ることが可能となる。
したがって、第１実施形態と同様の効果が得られると共に、オン抵抗が更に低減された縦型パワーＭＯＳＦＥＴとすることが可能となる。
なお、本実施形態のように、Ｎ＋型基板１の表面が［１１−２０］オフ面となるものを用いる場合、トレンチ５の側壁面の面方位として、上述した（１１−２０）面以外に（１−１００）面も選択することができる。この場合、Ｎ−型チャネル層６と酸化膜８にドーピングされるＮ型不純物の面方位依存性により、図２９に示されるように、（１１−２０）面の場合よりもＮ型不純物のドーパント濃度が高くなる。
（第３実施形態）
本発明の第３実施形態について説明する。図３０は、本実施形態におけるトレンチ型の縦型パワーＭＯＳＦＥＴのセル領域の断面構成を示したものである。以下、図３０を参照して、本実施形態の縦型パワーＭＯＳＦＥＴの構成について説明するが、基本的な構成は上記第２実施形態と同様であるため、異なる部分についてのみ説明する。
本実施形態の縦型パワーＭＯＳＦＥＴの断面構造に関しては、図３０に示されるように、第２実施形態の縦型パワーＭＯＳＦＥＴと同様である。ただし、酸化膜８には、Ｎ型不純物、Ｐ型不純物もしくは不純物とならないＳｉＣ原料が原子が注入されたものとなっている。
図３１に、図３０中のＡ−Ｂ線上におけるＮ−型チャネル層６および酸化膜８の膜厚およびＮ型不純物のドーパント濃度のプロファイルを示す。
図３０中のＡ−Ｂ線上においては、Ｎ−型チャネル層６は、膜厚が０．２〜０．５μｍ、不純物濃度が１×１０16〜１×１０17ｃｍ-3程度となり、本実施形態では、図３１に示されるように、２×１０16ｃｍ-3となっている。また、酸化膜８は、膜厚が０．１μｍ以下、Ｎ型不純物、Ｐ型不純物もしくは不純物とならないＳｉＣ原料が原子のドーパント濃度が１×１０17ｃｍ-3以上となり、本実施形態では、図３１に示されるように、１×１０19ｃｍ-3となっている。
次に、本実施形態の縦型パワーＭＯＳＦＥＴの製造方法について、図３２〜図３５に示す製造工程図を参照して説明する。なお、本実施形態の縦型パワーＭＯＳＦＥＴの製造方法も、基本的に第１または第２実施形態と同様であるため、同様の部分に関しては第１または第２実施形態を参照して説明する。また、本実施形態においては、外周領域に関して、第１実施形態と全く同様の手法を採用できるため、図３２〜図３５ではセル領域のみを示して説明する。
［図３２に示される工程］
まず、第１実施形態に示した図３に示した基板を用意する。ただし、本実施形態では、Ｎ＋型基板１として、表面が［１１−２０］オフ面となるものを用いることで、各層の表面が［１１−２０］オフ面となる基板とする。そして、第２実施形態の図２５で示したように、トレンチ５の形成予定領域が開口するマスクを用いてエッチングを行うことで、トレンチ５を形成する。その後、マスクを除去した後、ＣＶＤ法により、基板の表面に例えば１×１０16ｃｍ-3のドーパント濃度を有するＮ−型層３１を形成する。
［図３３に示される工程］
基板の上方から斜めイオン注入を行うことにより、イオン注入領域５０を形成する。このとき、注入するイオンとしては、Ｎ型不純物、Ｐ型不純物もしくは不純物とならないＳｉＣ原料が原子（ＳｉまたはＣ）を用い、ドーピング濃度が１×１０20ｃｍ-3となるようにしている。
［図３４に示される工程］
基板の上方から、基板の表面に垂直にＮ型不純物となるＮまたはＰをイオン注入する。これにより、イオン注入領域５０およびＮ−型層３１のうち基板の表面から露出した部分およびトレンチ５の底面に位置する部分にＮ型不純物がドーピングされ、Ｎ型不純物領域５１が形成される。
［図３５に示される工程］
必要に応じて犠牲酸化等を行った後、熱酸化によってＮ型不純物層５１およびトレンチ５の側壁におけるイオン注入領域５０を酸化させることで、Ｎ型不純物またはＰ型不純物もしくはＳｉＣ原料となる原子（ＳｉまたはＣ）がドーピングされた酸化膜８を形成する。この酸化膜８にドーピングされたＮ型不純物またはＰ型不純物もしくはＳｉＣ原料となる原子（ＳｉまたはＣ）の濃度は、基本的には、酸化されるＮ型不純物層５１およびイオン注入領域５０に含まれているＮ型不純物またはＰ型不純物もしくはＳｉＣ原料となる原子（ＳｉまたはＣ）の濃度となる。
また、このとき、トレンチ５の側壁面上において、イオン注入領域５０がすべて酸化されるように、熱酸化の時間や温度を調整する。これにより、トレンチ５の側壁面上には、Ｎ−型チャネル層６と酸化膜８のみが残ってＮ＋型層３２が無くなり、底面上には、Ｎ−型チャネル層６と酸化膜８以外にもＮ型不純物層５１が残る。このＮ型不純物層５１により、Ｎ＋型低抵抗層７が形成される。
この後は、第１実施形態に示した図１２以降の製造工程と同様の手順により、図３０に示した本実施形態の縦型パワーＭＯＳＦＥＴが完成する。
以上説明した本実施形態の縦型パワーＭＯＳＦＥＴでは、Ｎ−型層３１に対して、Ｎ型不純物またはＰ型不純物もしくはＳｉＣ原料となる原子（ＳｉまたはＣ）をイオン注入することで、トレンチ５の側壁面上にイオン注入層５０が形成されるようにしている。そして、このイオン注入層５０を酸化することにより、酸化膜８のうちゲート酸化膜として機能する部分を形成している。
このため、Ｎ−型層３１のエピタキシャル成長およびＮ型不純物またはＰ型不純物もしくはＳｉＣ原料となる原子（ＳｉまたはＣ）のイオン注入という簡単な工程のみによって、Ｎ型不純物またはＰ型不純物もしくはＳｉＣ原料となる原子（ＳｉまたはＣ）が含まれる酸化膜８を形成することが可能となる。これにより、第１実施形態と同様の効果を得ることができる。
なお、本実施形態のように、Ｎ＋型基板１の表面が［１１−２０］オフ面となるものを用いる場合、トレンチ５の側壁面の面方位として、上述した（１１−２０）面以外に（１−１００）面も選択することができる。この場合、Ｎ−型チャネル層６と酸化膜８にドーピングされるＮ型不純物の面方位依存性により、図３６に示されるように、（１１−２０）面の場合よりもＮ型不純物のドーパント濃度が高くなる。ただし、イオン注入層５０を形成するために、Ｎ型不純物以外のものが用いられた場合におけるＮ−型チャネル層６と酸化膜８のＮ型不純物のドーパント濃度を示したものであり、実際にはＰ型不純物もしくはＳｉＣ原料となる原子（ＳｉまたはＣ）が含まれている。
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第３実施形態の構造の縦型パワーＭＯＳＦＥＴにおけるＮ−型チャネル層６、Ｎ＋型低抵抗層７および酸化膜８への不純物などのドーピングをすべてイオン注入によって行うものである。したがって、本実施形態の縦型パワーＭＯＳＦＥＴの構造は、第３実施形態の図３０で示した構造と同様となる。また、図３０中のＡ−Ｂ線上におけるＮ−型チャネル層６および酸化膜８の膜厚およびＮ型不純物のドーパント濃度のプロファイルに関しても、ほぼ図３１と同様のものとなる。
以下、本実施形態の縦型パワーＭＯＳＦＥＴの製造方法について、図３７〜図４０に示す製造工程図を参照して説明する。なお、本実施形態の縦型パワーＭＯＳＦＥＴの製造方法も、基本的に第３実施形態と同様であるため、同様の部分に関しては第３実施形態を参照して説明する。
［図３７に示される工程］
まず、第３実施形態と同様に、第１実施形態に示した図３に示した基板を用意する。そして、トレンチ５の形成予定領域が開口するマスクを用いてエッチングを行うことで、トレンチ５を形成する。
［図３８に示される工程］
トレンチ５を形成するために用いたマスクを除去した後、Ｎ型不純物を斜めイオン注入を行うことで、基板の表面に例えば１×１０16ｃｍ-3のドーパント濃度を有するＮ−型層３１を形成する。
［図３９に示される工程］
基板の上方から再度斜めイオン注入を行うことにより、イオン注入領域５０を形成する。このとき、注入するイオンとしては、Ｎ型不純物、Ｐ型不純物もしくは不純物とならないＳｉＣ原料が原子（ＳｉまたはＣ）を用い、ドーピング濃度が１×１０20ｃｍ-3となるようにしている。
［図４０に示される工程］
基板の上方から、基板の表面に垂直にＮ型不純物となるＮまたはＰをイオン注入する。これにより、イオン注入領域５０およびＮ−型層３１のうち基板の表面から露出した部分およびトレンチ５の底面に位置する部分にＮ型不純物がドーピングされ、Ｎ型不純物領域５１が形成される。
この後は、第３実施形態で示した図３５に示す工程、および、第３実施形態と同様に、第１実施形態に示した図１２以降の製造工程と同様の手順により、本実施形態の縦型パワーＭＯＳＦＥＴが完成する。
以上説明した本実施形態の縦型パワーＭＯＳＦＥＴでは、トレンチ５を形成した基板に対して、Ｎ型不純物をイオン注入することでＮ−型層３１が形成されるようにすると共に、Ｎ型不純物またはＰ型不純物もしくはＳｉＣ原料となる原子（ＳｉまたはＣ）をイオン注入することで、トレンチ５の側壁面上にイオン注入層５０が形成されるようにしている。そして、イオン注入層５０を酸化することにより、酸化膜８のうちゲート酸化膜として機能する部分を形成している。
このように、イオン注入のみによって、Ｎ−型チャネル層６、Ｎ＋型低抵抗層７および酸化膜８への不純物などのドーピングをすべて行うことも可能である。これにより、第３実施形態と同様の効果を得ることが可能である。
（他の実施形態）
上記各実施形態では、Ｎ−型チャネル層６を有する蓄積型の縦型パワーＭＯＳＦＥＴについて説明したが、Ｎ−型チャネル層６を有しない反転型の縦型パワーＭＯＳＦＥＴにも本発明を適用することができる。
このような反転型の縦型パワーＭＯＳＦＥＴの場合の製造工程の一例を図４１〜図４３に示す。ここに示した反転型の縦型パワーＭＯＳＦＥＴの製造工程は、第４実施形態に示した縦型パワーＭＯＳＦＥＴを反転型にした場合の製造工程を示したものである。
すなわち、第４実施形態の図３７に示される工程を行ったのち、図４１に示されるように斜めイオン注入によって、イオン注入領域５０を形成する。これは、第４実施形態で示した図３８に示される工程を行わないで図３９に示される工程を行ったものに相当する。
その後、図４２に示される工程において、第４実施形態の図４０に示される工程と同様に、Ｎ型不純物領域５１を形成したのち、図４３に示される工程において、熱酸化を行うことで、イオン注入領域５０のうちのトレンチ５の側壁に形成された部分を完全に酸化させるように酸化膜８を形成する。
このような工程によれば、反転型の縦型パワーＭＯＳＦＥＴを製造することも可能である。なお、ここでは、反転型の縦型パワーＭＯＳＦＥＴの一例として、第４実施形態の蓄積型の縦型パワーＭＯＳＦＥＴを反転型にしたものを挙げて説明したが、第１〜第３実施形態に関しても同様である。
また、上記実施形態では、Ｐ＋型ベース領域３やＮ＋型ソース領域４がエピタキシャル成長によって形成された基板を用いているが、これらがイオン注入によって形成されたものであっても構わない。
また、上記実施形態では、第１導電型をＮ型、第２導電型をＰ型とし、Ｎ型のチャネルが構成されるＮチャネルタイプの縦型パワーＭＯＳＦＥＴとを例に挙げて説明したが、第１導電型をＰ型、第２導電型をＮ型とし、Ｐ型のチャネルが構成されるＰチャネルタイプの縦型パワーＭＯＳＦＥＴに対しても本発明を適用することが可能である。
さらに、Ｎ＋型基板１を採用したが、Ｎ＋型基板１に代えてＰ＋型基板を採用することで、パワーＭＯＳＦＥＴではなくＩＧＢＴとしても構わない。もちろん、この場合にも、上記のように、導電型を反転させた構造のものにすることも可能である。
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
本発明の第１実施形態における蓄積型の縦型パワーＭＯＳＦＥＴの断面構成を示す図である。 図１中のＡ−Ｂ線とＣ−Ｄ線上におけるＮ−型チャネル層、Ｎ＋型低抵抗層および酸化膜の膜厚およびＮ型不純物のドーパント濃度のプロファイルを示す図である。 図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図５に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図６に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図７に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図８に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図９に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図１０に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図１１に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図１２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図１３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図１４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図１５に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図１６に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図１７に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図１８に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図１９に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図２０に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 Ｎ−型層およびＮ＋型層の膜厚やドーパント濃度の関係を説明するための図である。 Ｎ−型層およびＮ＋型層の膜厚やドーパント濃度の関係を説明するための図である。 本発明の第２実施形態における蓄積型の縦型パワーＭＯＳＦＥＴの断面構成を示す図である。 図２３中のＡ−Ｂ線上におけるＮ−型チャネル層および酸化膜の膜厚およびＮ型不純物のドーパント濃度のプロファイルを示す図である。 図２３に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図２５に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図２６に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図２７に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図２３中のＡ−Ｂ線上におけるＮ−型チャネル層、Ｎ＋型低抵抗層および酸化膜の膜厚およびＮ型不純物のドーパント濃度の面方位依存性を示す図である。 本発明の第３実施形態における蓄積型の縦型パワーＭＯＳＦＥＴの断面構成を示す図である。 図３０中のＡ−Ｂ線上におけるＮ−型チャネル層および酸化膜の膜厚およびＮ型不純物のドーパント濃度のプロファイルを示す図である。 図３０に示す縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図３２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図３３に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図３４に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図３０中のＡ−Ｂ線上におけるＮ−型チャネル層、Ｎ＋型低抵抗層および酸化膜の膜厚およびＮ型不純物のドーパント濃度の面方位依存性を示す図である。 本発明の第４実施形態に示す蓄積型の縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図３７に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図３８に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図３９に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 他の実施形態で示す反転型の縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図４１に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 図４２に続く縦型パワーＭＯＳＦＥＴの製造工程を示す図である。 従来の縦型パワーＭＯＳＦＥＴの断面構造を示す図である。
符号の説明
１…Ｎ＋型基板（炭化珪素基板）、２…Ｎ−型ドリフト層（第１半導体層）、３…Ｐ＋型ベース領域（第２半導体層）、４…Ｎ＋型ソース領域（第３半導体層）、５…トレンチ、６…チャネル層、７…Ｎ＋型低抵抗層（低抵抗層）、８…酸化膜、９…ゲート電極、１４…ソース電極（第１電極）、１９…ドレイン電極（第２電極）、２１…Ｐ＋型層（第２導電型不純物層）、３１…Ｎ−型層（第５半導体層）、３２…Ｎ＋型層（第４半導体層）、５０…イオン注入層、５１…Ｎ型不純物領域（第１導電型不純物領域）。

Claims (15)

  1. 第１導電型または第２導電型の炭化珪素基板（１）の上に、該炭化珪素基板（１）よりも低濃度な第１導電型の炭化珪素からなる第１半導体層（２）、第２導電型の炭化珪素からなる第２半導体層（３）、第１導電型の炭化珪素からなる第３半導体層（４）が順に形成された、前記炭化珪素基板（１）と前記第１〜第３半導体層（２〜４）とを有してなる半導体基板を用意する工程と、
    前記半導体基板のセル領域において、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達するトレンチ （５）を形成する工程と、
    前記トレンチ（５）内に、エピタキシャル成長によって第１導電型の第４半導体層（３２）を形成する工程と、
    前記第４半導体層（３２）のうち前記トレンチ（５）の側壁面上に形成された領域が完全に酸化されるように熱酸化を行い、前記トレンチ（５）内にゲート酸化膜として機能する部分を含む酸化膜（８）を形成する工程と、
    前記トレンチ（５）内において、前記酸化膜（８）の表面にゲート電極（９）を形成する工程と、
    前記第３半導体層（４）と電気的に接続される第１電極（１４）を形成する工程と、
    前記炭化珪素基板（１）に電気的に接続される第２電極（１９）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記トレンチ（５）を形成する工程では、前記トレンチ（５）の側壁面の面方位を（１−１００）面または（１１−２０）面とすることで、
    前記第４半導体層（３２）を形成する工程において、前記トレンチ（５）の側壁面上よりも底面上の方で前記第４半導体層（３２）が厚くなるようにすることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記第４半導体層（３２）を形成する工程では、該第４半導体層（３２）のうち、前記トレンチ（５）の底面上に形成される部分が側壁面上に形成される部分の３倍となるようにすることを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 前記酸化膜（８）を形成する工程では、前記第４半導体層（３２）のうち前記トレンチ（５）の底面の下方に位置する部分の一部が酸化されないまま残るような熱処理を行うことで、前記第４半導体層（３２）による低抵抗層（７）を形成することを特徴とする請求項２または３に記載の炭化珪素半導体装置の製造方法。
  5. 第１導電型または第２導電型の炭化珪素基板（１）の上に、該炭化珪素基板（１）よりも低濃度な第１導電型の炭化珪素からなる第１半導体層（２）、第２導電型の炭化珪素からなる第２半導体層（３）、第１導電型の炭化珪素からなる第３半導体層（４）が順に形成された、前記炭化珪素基板（１）と前記第１〜第３半導体層（２〜４）とを有してなる半導体基板を用意する工程と、
    前記半導体基板のセル領域において、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達するトレンチ （５）を形成する工程と、
    前記トレンチ（５）内に、エピタキシャル成長によって、前記トレンチ（５）の側壁面上と底面上とで同等の膜厚となるように第１導電型の第４半導体層（３２）を形成する工程と、
    前記半導体基板の上方から第１導電型不純物をイオン注入することにより、前記トレンチ（５）の底面において、前記第４半導体層（３２）よりも下方まで前記第１導電型不純物がドーピングされるようにして低抵抗層（７）を形成する工程と、
    前記第４半導体層（３２）のうち前記トレンチ（５）の側壁面上に形成された領域が完全に酸化されるように熱酸化を行い、前記トレンチ（５）内にゲート酸化膜として機能する部分を含む酸化膜（８）を形成する工程と、
    前記トレンチ（５）内において、前記酸化膜（８）の表面にゲート電極（９）を形成する工程と、
    前記第３半導体層（４）と電気的に接続される第１電極（１４）を形成する工程と、
    前記炭化珪素基板（１）に電気的に接続される第２電極（１９）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置 の製造方法。
  6. 前記酸化膜（８）を形成する工程では、前記トレンチ（５）の底面において、前記第４半導体層（３２）の下方に形成された前記低抵抗層（７）が残るような熱処理を行うことを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 前記第４半導体層（３２）を形成する工程では、該第４半導体層（３２）に含まれる第１導電型不純物の不純物濃度を１×１０17ｃｍ-3以上かつ１×１０19ｃｍ-3以下とすることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  8. 前記トレンチ （５）の内壁面に、エピタキシャル成長によってチャネル層（６）として機能する第１導電型の第５半導体層（３１）を形成する工程を含み、
    前記第４半導体層（３２）を形成する工程では、該第４半導体層（３２）を前記第５半導体層（３１）の上に形成すると共に、該第４半導体層（３２）に含まれる第１導電型不純物の不純物濃度が前記第５半導体層（３１）よりも高くなるようにすることを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  9. 前記半導体基板（６）の外周領域において、
    前記トレンチ（５）を形成する工程にて、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達する凹部（２０）も形成し、
    前記第５半導体層（３１）を形成する工程にて、前記凹部（２０）内にも前記第５半導体層（３１）を形成し、
    前記第４半導体層（３２）を形成する工程にて、前記凹部（２０）内における前記第５半導体層（３１）の表面に前記第４半導体層（３２）を形成するようになっており、
    さらに、前記セル領域をマスク（３３）で覆うことにより、前記凹部（２０）内に形成された前記第４、第５半導体層（３１、３２）のうち、前記セル領域側に位置する部分に第２導電型不純物をイオン注入することにより、第２導電型領域（２１）を形成する工程を含んでいることを特徴とする請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 第１導電型または第２導電型の炭化珪素基板（１）の上に、該炭化珪素基板（１）よりも低濃度な第１導電型の炭化珪素からなる第１半導体層（２）、第２導電型の炭化珪素からなる第２半導体層（３）、第１導電型の炭化珪素からなる第３半導体層（４）が順に形成された、前記炭化珪素基板（１）と前記第１〜第３半導体層（２〜４）とを有してなる半導体基板を用意する工程と、
    前記半導体基板のセル領域において、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達するトレンチ （５）を形成する工程と、
    前記半導体基板に対して第１導電型不純物、第２導電型不純物もしくは炭化珪素材料となるＳｉまたはＣ原子を斜めイオン注入することで、前記トレンチ（５）の側壁を含む内壁に、イオン注入領域（５０）を形成する工程と、
    前記イオン注入領域（５０）のうち前記トレンチ（５）の側壁に形成された領域が完全に酸化されるように熱酸化を行い、前記トレンチ（５）内にゲート酸化膜として機能する部分を含む酸化膜（８）を形成する工程と、
    前記トレンチ（５）内において、前記酸化膜（８）の表面にゲート電極（９）を形成する工程と、
    前記第３半導体層（４）と電気的に接続される第１電極（１４）を形成する工程と、
    前記炭化珪素基板（１）に電気的に接続される第２電極（１９）を形成する工程と、を含むことを特徴とする炭化珪素半導体装置 の製造方法。
  11. 前記半導体基板の上方から第１導電型不純物をイオン注入することで、前記トレンチ（５）の底面に、前記イオン注入領域（５０）よりも深い第１導電型不純物領域（５１）を形成する工程を含み、
    前記酸化膜（８）を形成する工程では、前記第１導電型不純物領域（５１）が前記トレンチ（５）の底面の下方に残るようにすることで低抵抗層（７）を形成することを特徴とする請求項１０に記載の炭化珪素半導体装置の製造方法。
  12. 前記トレンチ（５）の内壁面に、エピタキシャル成長によってチャネル層（６）として機能する第１導電型の第４半導体層（３１）を形成する工程を含み、
    前記イオン注入層（５０）を形成する工程では、該第４半導体層（３１）に対してイオン注入を行うことで、前記イオン注入層（５０）を形成することを特徴とする請求項１０または１１に記載の炭化珪素半導体装置の製造方法。
  13. 前記トレンチ（５）の内壁面に対して第１導電型不純物をイオン注入することで、チャネル層（６）として機能する第１導電型の第４半導体層（３１）を形成する工程を含み、
    前記イオン注入層（５０）を形成する工程では、該第４半導体層（３１）に対してイオン注入を行うことで、前記イオン注入層（５０）を形成することを特徴とする請求項１０または１１に記載の炭化珪素半導体装置の製造方法。
  14. 第１導電型または第２導電型の炭化珪素基板（１）の上に、該炭化珪素基板（１）よりも低濃度な第１導電型の炭化珪素からなる第１半導体層（２）、第２導電型の炭化珪素からなる第２半導体層（３）、第１導電型の炭化珪素からなる第３半導体層（４）が順に形成された半導体基板と、
    前記半導体基板のセル領域に形成された、前記第３、第２半導体層（４、３）を貫通して前記第１半導体層（２）まで達するトレンチ（５）と、
    前記トレンチ（５）の内壁を熱酸化することによって形成された、ゲート酸化膜として機能する部分を含む酸化膜（８）と、
    前記トレンチ（５）の底面において、前記酸化膜（８）の下方に形成された第１導電型の低抵抗層（７）と、
    前記トレンチ（５）内において、前記酸化膜（８）の表面に形成されたゲート電極（９）と、
    前記第３半導体層（４）と電気的に接続される第１電極（１４）と、
    前記炭化珪素基板（１）に電気的に接続される第２電極（１９）と、を備えていることを特徴とする炭化珪素半導体装置。
  15. 前記トレンチ（５）の内壁には、第１導電型のチャネル層（６）が備えられており、
    前記酸化膜（８）は、前記チャネル層（６）の表面に形成され、
    前記低抵抗層（７）は、前記チャネル層（６）よりも、第１導電型不純物のドーパント濃度が高くなっていることを特徴とする請求項１４に記載の炭化珪素半導体装置。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009013886A1 (ja) * 2007-07-20 2009-01-29 Panasonic Corporation 炭化珪素半導体装置およびその製造方法
WO2010116575A1 (ja) 2009-03-30 2010-10-14 株式会社 東芝 半導体装置および半導体装置の製造方法
JP2011101036A (ja) * 2011-01-07 2011-05-19 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012004312A (ja) * 2010-06-16 2012-01-05 Denso Corp 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2012151484A (ja) * 2012-03-09 2012-08-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2013084990A (ja) * 2013-01-11 2013-05-09 Toshiba Corp 半導体装置の製造方法
JP2013254844A (ja) * 2012-06-07 2013-12-19 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2014120539A (ja) * 2012-12-14 2014-06-30 Toyoda Gosei Co Ltd 半導体装置
JP2015126080A (ja) * 2013-12-26 2015-07-06 株式会社豊田中央研究所 半導体装置
WO2017145594A1 (ja) * 2016-02-23 2017-08-31 株式会社デンソー 化合物半導体装置の製造方法および化合物半導体装置
JP2018198267A (ja) * 2017-05-24 2018-12-13 株式会社東芝 半導体装置及びその製造方法
JP2020004876A (ja) * 2018-06-28 2020-01-09 富士電機株式会社 炭化珪素半導体装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4830285B2 (ja) * 2004-11-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4545800B2 (ja) * 2006-02-07 2010-09-15 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
US7595241B2 (en) * 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
US7691711B2 (en) * 2008-01-31 2010-04-06 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
US7825487B2 (en) * 2008-09-30 2010-11-02 Northrop Grumman Systems Corporation Guard ring structures and method of fabricating thereof
US7906427B2 (en) * 2008-10-14 2011-03-15 General Electric Company Dimension profiling of SiC devices
JP2011049393A (ja) 2009-08-27 2011-03-10 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP5954856B2 (ja) 2011-02-01 2016-07-20 ルネサスエレクトロニクス株式会社 縦チャネル型ノーマリオフ型パワーｊｆｅｔの製造方法
US8772788B2 (en) * 2011-05-30 2014-07-08 Panasonic Corporation Semiconductor element and method of manufacturing thereof
JP2013004636A (ja) * 2011-06-15 2013-01-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP6064366B2 (ja) * 2012-05-18 2017-01-25 住友電気工業株式会社 半導体装置
TW201403782A (zh) * 2012-07-04 2014-01-16 Ind Tech Res Inst 基底穿孔的製造方法、矽穿孔結構及其電容控制方法
US8847238B2 (en) * 2012-11-09 2014-09-30 Panasonic Corporation Semiconductor device which can withstand high voltage or high current and method for fabricating the same
JP6007770B2 (ja) * 2012-12-14 2016-10-12 豊田合成株式会社 半導体装置
JP6164604B2 (ja) * 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6164636B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6107453B2 (ja) * 2013-06-13 2017-04-05 住友電気工業株式会社 炭化珪素半導体装置の製造方法
CN105336785B (zh) * 2014-08-15 2019-03-29 北大方正集团有限公司 一种耗尽型vdmos器件及其制作方法
CN105448733A (zh) * 2014-09-02 2016-03-30 北大方正集团有限公司 一种耗尽型vdmos器件及其制造方法
JP6705155B2 (ja) * 2015-11-13 2020-06-03 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6617657B2 (ja) * 2016-07-29 2019-12-11 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP6928336B2 (ja) * 2016-12-28 2021-09-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US10950494B2 (en) 2018-01-19 2021-03-16 Infineon Technologies Ag Semiconductor device including first and second contact layers and manufacturing method
JP7476502B2 (ja) * 2019-09-06 2024-05-01 富士電機株式会社 半導体装置
JP7404722B2 (ja) * 2019-09-06 2023-12-26 富士電機株式会社 半導体装置
JP2022180233A (ja) * 2021-05-24 2022-12-06 富士電機株式会社 炭化珪素半導体装置
CN116546815B (zh) * 2023-06-21 2023-11-24 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131016A (ja) * 1993-09-10 1995-05-19 Hitachi Ltd 電界効果トランジスタ及びその製造方法
JPH09199724A (ja) * 1996-01-23 1997-07-31 Denso Corp 炭化珪素半導体装置
JPH09260653A (ja) * 1996-03-22 1997-10-03 Toshiba Corp 半導体装置の製造方法
JPH1032331A (ja) * 1996-07-15 1998-02-03 Nec Corp 半導体装置及びその製造方法
JPH10321854A (ja) * 1996-10-16 1998-12-04 Toshiba Corp 半導体装置
JP2000150877A (ja) * 1998-11-16 2000-05-30 Nec Corp 縦型ｍｏｓｆｅｔの製造方法
JP2003197921A (ja) * 2001-12-26 2003-07-11 Kansai Electric Power Co Inc:The 高耐電圧半導体装置
JP2003273127A (ja) * 2002-03-15 2003-09-26 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2003318409A (ja) * 2002-04-23 2003-11-07 Denso Corp 半導体装置及びその製造方法
JP2004079577A (ja) * 2002-08-09 2004-03-11 Denso Corp 炭化珪素半導体装置
JP2004311695A (ja) * 2003-04-07 2004-11-04 Denso Corp 炭化珪素半導体装置及びその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5637898A (en) 1995-12-22 1997-06-10 North Carolina State University Vertical field effect transistors having improved breakdown voltage capability and low on-state resistance
US6570185B1 (en) 1997-02-07 2003-05-27 Purdue Research Foundation Structure to reduce the on-resistance of power transistors
US7223669B2 (en) * 2004-06-16 2007-05-29 International Business Machines Corporation Structure and method for collar self-aligned to buried plate
JP4830285B2 (ja) * 2004-11-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置の製造方法
US7132324B2 (en) * 2004-12-09 2006-11-07 International Business Machines Corporation SOI device with different crystallographic orientations
US20060166433A1 (en) * 2005-01-26 2006-07-27 Min-Soo Kim Recessed collar etch for buried strap window formation without poly2

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131016A (ja) * 1993-09-10 1995-05-19 Hitachi Ltd 電界効果トランジスタ及びその製造方法
JPH09199724A (ja) * 1996-01-23 1997-07-31 Denso Corp 炭化珪素半導体装置
JPH09260653A (ja) * 1996-03-22 1997-10-03 Toshiba Corp 半導体装置の製造方法
JPH1032331A (ja) * 1996-07-15 1998-02-03 Nec Corp 半導体装置及びその製造方法
JPH10321854A (ja) * 1996-10-16 1998-12-04 Toshiba Corp 半導体装置
JP2000150877A (ja) * 1998-11-16 2000-05-30 Nec Corp 縦型ｍｏｓｆｅｔの製造方法
JP2003197921A (ja) * 2001-12-26 2003-07-11 Kansai Electric Power Co Inc:The 高耐電圧半導体装置
JP2003273127A (ja) * 2002-03-15 2003-09-26 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2003318409A (ja) * 2002-04-23 2003-11-07 Denso Corp 半導体装置及びその製造方法
JP2004079577A (ja) * 2002-08-09 2004-03-11 Denso Corp 炭化珪素半導体装置
JP2004311695A (ja) * 2003-04-07 2004-11-04 Denso Corp 炭化珪素半導体装置及びその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7829374B2 (en) 2007-07-20 2010-11-09 Panasonic Corporation Silicon carbide semiconductor device and method for manufacturing the same
WO2009013886A1 (ja) * 2007-07-20 2009-01-29 Panasonic Corporation 炭化珪素半導体装置およびその製造方法
US8987812B2 (en) 2009-03-30 2015-03-24 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor device manufacturing method
WO2010116575A1 (ja) 2009-03-30 2010-10-14 株式会社 東芝 半導体装置および半導体装置の製造方法
JP2010238738A (ja) * 2009-03-30 2010-10-21 Toshiba Corp 半導体装置および半導体装置の製造方法
US9437682B2 (en) 2009-03-30 2016-09-06 Kabushiki Kaisha Toshiba Semiconductor device and semiconductor device manufacturing method
JP2012004312A (ja) * 2010-06-16 2012-01-05 Denso Corp 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2011101036A (ja) * 2011-01-07 2011-05-19 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012151484A (ja) * 2012-03-09 2012-08-09 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2013254844A (ja) * 2012-06-07 2013-12-19 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2014120539A (ja) * 2012-12-14 2014-06-30 Toyoda Gosei Co Ltd 半導体装置
JP2013084990A (ja) * 2013-01-11 2013-05-09 Toshiba Corp 半導体装置の製造方法
JP2015126080A (ja) * 2013-12-26 2015-07-06 株式会社豊田中央研究所 半導体装置
WO2017145594A1 (ja) * 2016-02-23 2017-08-31 株式会社デンソー 化合物半導体装置の製造方法および化合物半導体装置
JP2017152488A (ja) * 2016-02-23 2017-08-31 株式会社デンソー 化合物半導体装置の製造方法および化合物半導体装置
JP2018198267A (ja) * 2017-05-24 2018-12-13 株式会社東芝 半導体装置及びその製造方法
JP2020004876A (ja) * 2018-06-28 2020-01-09 富士電機株式会社 炭化珪素半導体装置
JP7127389B2 (ja) 2018-06-28 2022-08-30 富士電機株式会社 炭化珪素半導体装置

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