JP2012004312A - 炭化珪素半導体装置の製造方法および炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置の製造方法および炭化珪素半導体装置 Download PDF

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Abstract

【課題】リサーフ層もしくはＥＱＲ構造を構成するための不純物層の形成工程を簡略化することで、製造工程の簡略化を図る。
【解決手段】ＳｉＣのマイグレーションによってｐ型リサーフ層２１のうち凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｐ型リサーフ層２１のうちｐ型ベース領域３の表層部に形成された部分とが接続されるようにする。これにより、凹部２０の側壁が急峻であったとしても、斜めイオン注入を行うことなく、ｐ型ベース領域３に対してｐ型リサーフ層２１を接続することができる。したがって、ｐ型リサーフ層２１の形成工程を簡略化することが可能となり、製造工程の簡略化を図ることが可能となる。
【選択図】図２

Description

本発明は、半導体素子が形成されるセル領域とこのセル領域を囲む外周耐圧構造が備えられた外周領域とを有する炭化珪素（以下、ＳｉＣという）半導体装置の製造方法およびＳｉＣ半導体装置に関し、特に、トレンチゲートを有するＳｉＣ半導体装置の製造方法に適用すると好適である。
近年、高い破壊電界強度が得られるパワーデバイスの素材としてＳｉＣが注目されている。ＳｉＣ半導体装置では破壊電界強度が高いため、大電流の制御を行うことができる。そのため、ハイブリッドカー用のモーターの制御への活用が期待されている。
このようなＳｉＣ半導体装置として、セル領域にトレンチゲート構造の半導体素子が形成され、そのセル領域を囲むように外周耐圧領域を備えた構造がある（例えば特許文献１参照）。
図７は、従来のＳｉＣ半導体装置の外周耐圧構造を示した断面図である。この図に示されるように、半導体基板の表面からｐ型ＳｉＣ層Ｊ１を貫通してｎ-型ドリフト層Ｊ２に達する凹部Ｊ３にて構成されたメサ構造が形成されている。メサ構造を構成する凹部Ｊ３のうちセル領域側（内周側）の側壁から底面に至るまでｐ型リサーフ層Ｊ４が形成され、そのｐ型リサーフ層Ｊ４を囲むように複数のｐ型ガードリング層Ｊ５が形成されている。そして、メサ構造を構成する凹部Ｊ３の外周側の側壁から底面に至るまでＥＱＲ構造を構成するためのｎ+型領域Ｊ６が備えられ、さらに、このｎ+型領域Ｊ６と電気的に接続されるアップドレイン電極Ｊ７がメサ構造よりも外周側に配置されている。このような構造により、外周耐圧構造が構成されている。
特開平１１−０７４５２４号公報
上記従来のＳｉＣ半導体装置の外周耐圧構造では、ｐ型リサーフ層Ｊ４をｐ型ＳｉＣ層Ｊ１に接続するために、メサ構造を構成する凹部Ｊ３の側壁にもｐ型リサーフ層Ｊ４を形成することになる。これにより、ｐ型リサーフ層Ｊ４とｐ型ＳｉＣ層Ｊ１とが同電位になるため、ｐ型リサーフ層Ｊ４の電位を安定させることが可能となる。このとき、凹部Ｊ３の側壁にｐ型リサーフ層Ｊ４が形成されるようにするために、ｐ型不純物を斜めイオン注入することが必要になる。そして、セル領域を囲むように形成される外周領域の全域に斜めイオン注入を行うことが必要であるため、半導体基板を例えば９０°ずつ回転させながら４回に分けて行うなど、斜めイオン注入を複数回実施しなければならない。このため、ＳｉＣ半導体装置の製造工程が複雑になるという問題がある。
同様に、ＥＱＲ構造を構成するためのｎ+型領域Ｊ６についても、凹部Ｊ３の側壁に形成しなければならないため、ｐ型リサーフ層Ｊ４と同様に、斜めイオン注入を行わなければならず、ＳｉＣ半導体装置の製造工程が複雑になるという問題を生じさせる。
本発明は上記点に鑑みて、リサーフ層もしくはＥＱＲ構造を構成するための不純物層の形成工程を簡略化することで、製造工程の簡略化を図ることができるＳｉＣ半導体装置の製造方法を提供することを目的とする。
上記目的を達成するため、請求項１に記載の発明は、凹部（２０）の形成予定位置が開口するマスク材（３０）を配置する工程と、マスク材（３０）をマスクとしてエッチングを行うことで凹部（２０）を形成する工程と、マスク材（３０）を除去する工程と、半導体基板に対して基板法線方向から第２導電型不純物をイオン注入することで、リサーフ層（２１）のうち、ベース領域（３）の表層部に形成される部分を形成する工程と、半導体基板に対して基板法線方向から第２導電型不純物をイオン注入することで、リサーフ層（２１）のうち、凹部（２０）の下方に位置するドリフト層（２）の表層部に形成される部分を形成する工程と、ＳｉＣのマイグレーションが生じる温度で熱処理を行い、凹部（２０）の内周側の側壁において、リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分を流動させることで、リサーフ層（２１）のうち凹部（２０）の内周側の側壁に形成される部分を形成し、該リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分と凹部（２０）の下方に位置するドリフト層（２）の表層部に形成された部分とを接続して当該リサーフ層（２１）を完成させる工程と、を含んでいることを特徴としている。
このように、ＳｉＣのマイグレーションによってリサーフ層（２１）のうち凹部（２０）の下方に位置するドリフト層（２）の表層部と、リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分とが接続されるようにしている。このため、凹部（２０）の側壁が急峻であったとしても、斜めイオン注入を行うことなく、ベース領域（３）に対してリサーフ層（２１）を接続することができる。これにより、リサーフ層（２１）の形成工程を簡略化することが可能となり、製造工程の簡略化を図ることが可能となる。
例えば、請求項２に記載したように、マスク材（３０）を配置する工程では、マスク材（３０）のうち凹部（２０）の内周側の側壁と対応する箇所に凹凸が形成されるようにし、凹部（２０）を形成する工程では、マスク材（３０）をマスクとしてエッチングを行うことで、凹部（２０）の内周側の側壁に凹凸が形成されるようにし、リサーフ層（２１）を完成させる工程では、凹部（２０）の内周側の側壁に形成された凹凸の凹んだ部分において、リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分を流動させることにより、リサーフ層（２１）を完成させることができる。
請求項３に記載の発明は、ドリフト層（２）よりも高不純物濃度とされ、ベース領域（３）の表層部から凹部（２０）におけるセル領域と反対側となる外周側の側壁を介して凹部（２０）の下方に位置するドリフト層（２）の表層部に至る第１導電型領域（２３）が形成されてなるＳｉＣ半導体装置の製造方法における第１導電型領域（２３）の形成に関して、請求項１で説明したリサーフ層（２１）の形成と同様の工程を採用したものである。
このように、ＥＱＲ構造を構成するための第１導電型領域（２３）についても、リサーフ層（２１）と同様に、ＳｉＣのマイグレーションによって、第１導電型領域（２３）のうちベース領域（３）の表層部に形成された部分と凹部（２０）の下方に位置するドリフト層（２）の表層部に形成された部分とを接続して第１導電型領域（２３）を完成させることができる。このため、凹部（２０）の側壁が急峻であったとしても、斜めイオン注入を行うことなく、第１導電型領域（２３）のうちベース領域（３）の表層部に形成された部分をドリフト層（２）と接続することができる。これにより、第１導電型領域（２３）の形成工程についても簡略化することが可能となり、製造工程の簡略化を図ることが可能となる。
この場合にも、例えば、請求項４に記載したように、マスク材（３０）を配置する工程では、マスク材（３０）のうち凹部（２０）の外周側の側壁と対応する箇所に凹凸が形成されるようにし、凹部（２０）を形成する工程では、マスク材（３０）をマスクとしてエッチングを行うことで、凹部（２０）の外周側の側壁に凹凸が形成されるようにし、第１導電型領域（２３）を完成させる工程では、凹部（２０）の内周側の側壁に形成された凹凸の凹んだ部分において、第１導電型領域（２３）のうちベース領域（３）の表層部に形成された部分を流動させることにより、第１導電型領域（２３）を完成させることができる。
例えば、熱処理の雰囲気は、請求項５に記載したように、熱処理の雰囲気を窒素、水素、アルゴン、シラン、塩素のいずれか１つもしくは何れか複数の組み合わせとすることができる。
請求項６に記載の発明では、半導体素子として、ベース領域（３）よりも深いトレンチ（６）と、該トレンチ（６）の両側にドリフト層（２）よりも高不純物濃度とされた第１導電型のソース領域（４）とを備えたトレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴを形成する場合において、トレンチ（６）の形成予定位置が開口するマスク材（３０）を配置する工程と、マスク材（３０）をマスクとしてエッチングを行うことでトレンチ（６）を形成する工程と、マスク材（３０）を除去する工程と、ＳｉＣのマイグレーションが生じる温度で熱処理を行い、トレンチ（６）の側壁においてソース領域（４）を流動させることで、トレンチ（６）の側壁に部分的に、ソース領域（４）とドリフト層（２）とを接続する第１導電型の連結層（７）を形成する工程と、を含んでいることを特徴としている。
このように、トレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴのトレンチ（６）の側壁にも、ＳｉＣのマイグレーションを利用して連結層（７）を形成することができる。このような連結層（７）を形成することで、反転型の半導体素子の場合には、オン時にはトレンチ（６）の側面に位置するベース領域（３）の反転層のみでなく、連結層（７）を通じても電流が流れるようにできることから、ベース領域（３）のみの場合と比較して、チャネル抵抗を低減することが可能となる。また、蓄積型の半導体素子の場合にも、オン時にトレンチ（６）の側面の表面に形成されるチャネル層のみでなく、連結層（７）を通じても電流が流れるようにできることから、チャネル層のみの場合と比較して、チャネル抵抗を低減することが可能となる。
この場合にも、請求項７に記載したように、マスク材（３０）を配置する工程では、マスク材（３０）のうちトレンチ（６）の側壁と対応する箇所に凹凸が形成されるようにし、トレンチ（６）を形成する工程では、マスク材（３０）をマスクとしてエッチングを行うことで、トレンチ（６）の側壁に凹凸が形成されるようにし、連結層（７）を形成する工程では、トレンチ（６）の側壁に形成された凹凸の凹んだ部分において、ソース領域（４）を流動させることができる。
さらに、蓄積型の半導体素子とする場合には、請求項８に記載したように、連結層（７）を形成したのち、トレンチ（６）内に蓄積型チャネルを形成するための第１導電型のチャネル層を形成する工程を行えば、蓄積型チャネルを用いる蓄積型のトレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴとすることもできる。
請求項９ないし１５に記載の発明は、上記請求項１ないし８により製造されるＳｉＣ半導体装置に関する発明である。
例えば、請求項９に記載の発明は、外周耐圧構造として、ベース領域（３）よりも深く、かつ、セル領域を囲んで形成された凹部（２０）にて構成されたメサ構造と、ベース領域（３）の表層部から凹部（２０）におけるセル領域側となる内周側の側壁を介して凹部（２０）の下方に位置するドリフト層（２）の表層部に至る第２導電型のリサーフ層（２１）が形成されてなるＳｉＣ半導体装置であって、リサーフ層（２１）は、凹部（２０）の内周側の側壁において、該リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分が流動させられることで、該リサーフ層（２１）のうち凹部（２０）の内周側の側壁に形成される部分が形成され、この部分により、該リサーフ層（２１）のうちベース領域（３）の表層部に形成された部分と凹部（２０）の下方に位置するドリフト層（２）の表層部に形成された部分とが接続されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項１に記載の発明によって製造することができる。
請求項１０に記載の発明は、リサーフ層（２１）のうち凹部（２０）の内周側の側壁に形成される部分は、凹部（２０）の深さ方向に平行なストライプ状に形成されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項２に記載の発明によって製造することができる。
請求項１１に記載の発明は、ドリフト層（２）よりも高不純物濃度とされ、ベース領域（３）の表層部から凹部（２０）におけるセル領域と反対側となる外周側の側壁を介して凹部（２０）の下方に位置するドリフト層（２）の表層部に至る第１導電型領域（２３）が形成されてなるＳｉＣ半導体装置であって、第１導電型領域（２３）は、凹部（２０）の外周側の側壁において、該第１導電型領域（２３）のうちベース領域（３）の表層部に形成された部分が流動させられることで、該第１導電型領域（２３）のうち凹部（２０）の外周側の側壁に形成される部分が形成され、この部分により、該第１導電型領域（２３）のうちベース領域（３）の表層部に形成された部分と凹部（２０）の下方に位置するドリフト層（２）の表層部に形成された部分とが接続されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項３に記載の発明によって製造することができる。
請求項１２に記載の発明は、第１導電型領域（２３）のうち凹部（２０）の外周側の側壁に形成される部分は、凹部（２０）の深さ方向に平行なストライプ状に形成されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項４に記載の発明によって製造することができる。
請求項１３に記載の発明は、半導体素子は、ベース領域（３）よりも深いトレンチ（６）と、該トレンチ（６）の両側にドリフト層（２）よりも高不純物濃度とされた第１導電型のソース領域（４）とを備えたトレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴであり、トレンチ（６）の側壁に部分的に、ソース領域（４）が流動させられることにより形成された第１導電型の連結層（７）が備えられ、該連結層（７）により、ソース領域（４）とドリフト層（２）とが接続されていることを特徴としている。
このようなＳｉＣ半導体装置については、請求項６に記載の発明によって製造することができる。このように、連結層（７）を形成することで、反転型の半導体素子の場合には、オン時にはトレンチ（６）の側面に位置するベース領域（３）の反転層のみでなく、連結層（７）を通じても電流が流れるようにできることから、ベース領域（３）のみの場合と比較して、チャネル抵抗を低減することが可能となる。また、蓄積型の半導体素子の場合にも、オン時にトレンチ（６）の側面の表面に形成されるチャネル層のみでなく、連結層（７）を通じても電流が流れるようにできることから、チャネル層のみの場合と比較して、チャネル抵抗を低減することが可能となる。
請求項１４に記載の発明は、連結層（７）は、トレンチ（６）の深さ方向に平行なストライプ状に形成されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項７に記載の発明によって製造することができる。
請求項１５に記載の発明は、トレンチ（６）内には、該トレンチ（６）内において連結層（７）およびベース領域（３）を覆う第１導電型のチャネル層が形成されていることを特徴としている。このようなＳｉＣ半導体装置については、請求項８に記載の発明によって製造することができる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
本発明の第１実施形態にかかるＳｉＣ半導体装置の断面図である。 ｐ型リサーフ層２１の詳細構造を示した断面図であり、（ａ）は、図１のＡ−Ａ’断面図、（ｂ）は、（ａ）のＢ−Ｂ’断面図、（ｃ）は、（ａ）のＣ−Ｃ’断面図である。 ｎ+型領域２３の詳細構造を示した断面図であり、（ａ）は、図１のＤ−Ｄ’断面図、（ｂ）は、（ａ）のＥ−Ｅ’断面図、（ｃ）は、（ａ）のＦ−Ｆ’断面図である。 マスク材を用いた凹部２０の形成工程を示した斜視断面図である。 本発明の第２実施形態にかかるＳｉＣ半導体装置のセル領域に形成されたトレンチゲート構造のＭＯＳＦＥＴの１セル分を抽出した斜視断面図である。 図５に示すトレンチゲート構造のＭＯＳＦＥＴにおけるトレンチ６の内部構造を示した斜視断面図である。 従来のＳｉＣ半導体装置の外周耐圧構造を示した断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
（第１実施形態）
図１は、本実施形態にかかるＳｉＣ半導体装置の断面図である。図１に示すＳｉＣ半導体装置は、半導体素子が形成されるセル領域とこのセル領域を囲む外周耐圧構造が備えられた外周領域とを有した構成とされている。本実施形態では、半導体素子として反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられている場合を例に挙げてある。
ＳｉＣ半導体装置は、ＳｉＣからなるｎ+型基板１の主表面上にＳｉＣからなるｎ-型ドリフト層２とＳｉＣからなるｐ型ベース領域３が順にエピタキシャル成長させられたものを半導体基板として用いて形成されている。ｎ+型基板１は、窒素等のｎ型不純物濃度が例えば１．０×１０19／ｃｍ3とされ、厚さが３００μｍ程度とされている。ｎ-型ドリフト層２は、窒素等のｎ型不純物濃度が例えば３．０〜７．０×１０15／ｃｍ3で厚さ１０〜１５μｍ程度とされている。ｎ-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付け、ｎ-型ドリフト層２のうちｎ+型基板１側の方がｎ+型基板１から離れる側よりも高濃度となるようにすることもできる。このようにすると、ｎ-型ドリフト層２の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。また、ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０16〜２．０×１０19／ｃｍ3、厚さ２．０μｍ程度で構成されている。
セル領域では、ｐ型ベース領域３内におけるｐ型ベース領域３の表層部に、ｎ+型ソース領域４およびｐ+型コンタクト層５が形成されている。
ｎ+型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｐ+型コンタクト層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０21／ｃｍ3、厚さ０．３μｍ程度で構成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト層５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、例えば幅が０．５〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
さらに、トレンチ６の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されている。そして、図１では表していないが、複数のトレンチゲート構造が図１中の左右方向に配列されることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ+型コンタクト層５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
また、ｎ+型ソース領域４およびｐ+型コンタクト層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎ型ドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト層５やｐ型ドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホールを通じてソース電極１１はｎ+型ソース領域４およびｐ+型コンタクト層５と電気的に接触させられ、ゲート配線はゲート電極９と電気的に接触させられている。
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。
一方、外周領域では、セル領域と同様に、ｎ-型ドリフト層２の上部にｐ型ベース領域３が形成されているが、このｐ型ベース領域３を貫通してｎ-型ドリフト層２に達するようにメサ構造を構成するための凹部２０が形成されている。そして、この凹部２０におけるセル領域側の側壁周辺にｐ型リサーフ層２１が形成されている。ｐ型リサーフ層２１は、例えばボロンもしくはアルミニウム等のｐ型不純物濃度が１×１０17〜１×１０18／ｃｍ3、厚さ０．１〜１．０μｍ程度とされている。このｐ型リサーフ層２１は、ｐ型ベース領域３と接続されており、ｐ型ベース領域３と同電位となって電位が安定する構造とされている。
図２は、このｐ型リサーフ層２１の詳細構造を示した断面図であり、（ａ）は、図１のＡ−Ａ’断面図、（ｂ）は、（ａ）のＢ−Ｂ’断面図、（ｃ）は、（ａ）のＣ−Ｃ’断面図である。ｐ型リサーフ層２１は、少なくとも凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、この凹部２０の下方に位置するｎ-型ドリフト層２の表層部に形成された部分とｐ型ベース領域３とを繋ぐように凹部２０の側壁に形成されており、本実施形態では、ｐ型ベース領域３の表層部のうち凹部２０との境界部に隣接する部分にも形成されている。
ただし、ｐ型リサーフ層２１のうち凹部２０の側壁に形成された部分は、側壁全面に形成されているのではなく、部分的にだけ形成されており、凹部２０の深さ方向に平行なストライプ状に形成されている。具体的には、図２（ｂ）に示される断面、つまり凹部２０の側壁にｐ型リサーフ層２１が形成されている断面では、ｐ型リサーフ層２１がｐ型ベース領域３の表層部から凹部２０の側壁を経て凹部２０の下部に至るように形成されている。また、図２（ｃ）に示される断面、つまり凹部２０の側壁にｐ型リサーフ層２１が形成されていない断面では、ｐ型リサーフ層２１がｐ型ベース領域３の表層部と凹部２０の下部に形成され、これらが離間させられた状態となっている。
また、凹部２０の下方に位置するｎ-型ドリフト層２の表層部には、ｐ型リサーフ層２１を囲むように、複数本（図１中では６本記載してある）のｐ型ガードリング層２２が備えられている。ｐ型ガードリング層２２は、例えばボロンもしくはアルミニウム等のｐ型不純物濃度が１×１０17〜１×１０18／ｃｍ3、厚さ０．１〜１．０μｍ程度とされている。
そして、このｐ型ガードリング層２２よりも外周において、凹部２０におけるセル領域側とは反対側、つまり外周側の側壁周辺にＥＱＲ構造を構成するためのｎ+型領域２３が形成されている。このｎ+型領域２３は、例えばリン等のｎ型不純物濃度が１×１０19〜１×１０21／ｃｍ3、厚さ０．１〜１．０μｍ程度とされている。
図３は、このｎ+型領域２３の詳細構造を示した断面図であり、（ａ）は、図１のＤ−Ｄ’断面図、（ｂ）は、（ａ）のＥ−Ｅ’断面図、（ｃ）は、（ａ）のＦ−Ｆ’断面図である。ｎ+型領域２３は、少なくとも凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、凹部２０の外周側の側壁との境界部に位置するｐ型ベース領域３の表層部と、これら各部を繋ぐように凹部２０の側壁に形成された部分とにより構成されている。
ただし、ｎ+型領域２３のうち凹部２０の側壁に形成された部分は、側壁全面に形成されているのではなく、部分的にだけ形成されており、凹部２０の深さ方向に平行なストライプ状に形成されている。具体的には、図３（ｂ）に示される断面、つまり凹部２０の側壁にｎ+型領域２３が形成されている断面では、ｎ+型領域２３がｐ型ベース領域３の表層部から凹部２０の側壁を経て凹部２０の下部に至るように形成されている。また、図３（ｃ）に示される断面、つまり凹部２０の側壁にｎ+型領域２３が形成されていない断面では、ｎ+型領域２３がｐ型ベース領域３の表層部と凹部２０の下部に形成され、これらが離間させられた状態となっている。
さらに、ｎ+型領域２３は、層間絶縁膜１２に形成されたコンタクトホールを通じてアップドレイン電極２４と電気的に接続されている。このような構造により、ＥＱＲ構造が構成されている。
続いて、本実施形態に係るＳｉＣ半導体装置の製造方法について説明する。なお、本実施形態で説明するＳｉＣ半導体装置の製造方法のうち、ｐ型リサーフ層２１やｎ+型領域２３の形成工程以外の工程については、従来と同様であるため、従来と異なっている部分について主に説明する。
まず、ｎ+型基板１を用意し、その表面にｎ-型ドリフト層２およびｐ型ベース領域３を順にエピタキシャル成長させる。そして、ｐ型ベース領域３に対してマスク材を用いて、例えば窒素等のイオン注入を行い、ｐ型ベース領域３の表層部の所定領域にｎ+型ソース領域４を形成する。また、ｐ型ベース領域３に対してマスク材を用いて、例えばボロンやアルミニウム等のイオン注入を行い、ｐ型ベース領域３の表層部の所定領域にｐ+型コンタクト層５を形成する。
続いて、基板表面全面に凹部２０の形成予定位置およびトレンチ６の形成予定位置が開口するマスク材を配置したのち、マスク材を用いたエッチングを行うことで凹部２０を形成する。図４は、このマスク材を用いた凹部２０の形成工程を示した斜視断面図である。なお、この図では凹部２０のうち内周側の側壁の近傍のみを示してある。なお、図４では示していないが、本実施形態では、凹部２０の形成工程の際に、トレンチ６の形成工程も同時に行っている。
図４（ａ）に示されるように、基板表面にＬＴＯ等のマスク材３０を配置したのち、マスク材３０の上にフォトレジスト３１を配置し、露光してフォトレジスト３１をトレンチ６および凹部２０の形成予定位置以外の部分に残す。そしてフォトレジスト３１を利用してマスク材３０をパターニングする。このとき、フォトレジスト３１を露光する際に用いるマスク（図示せず）として、例えば凹部２０の側壁と対応する箇所に凹凸のパターンが形成されたものを利用する。このようにすることで、フォトレジスト３１やマスク材３０における凹部２０の側壁と対応する箇所にも凹凸が形成された状態となる。続いて、図４（ｂ）に示されるように、フォトレジスト３１を除去したのち、マスク材３０を利用したエッチングを行うことで、ｐ型ベース領域３よりも深い凹部２０（およびトレンチ６）を形成する。このとき、マスク材３０のうち凹部２０の側壁に対応する部分に凹凸が形成されているため、その凹凸が引き継がれ、凹部２０の側壁にも凹凸が形成される。
そして、マスク材３０を除去したのち、ｐ型リサーフ層２１およびｐ型ガードリング層２２の形成予定位置が開口するマスク材を配置し、基板法線方向から例えばボロンやアルミニウム等のイオン注入を行い、ｐ型ベース領域３のうち凹部２０の周辺および凹部２０の下方にｐ型リサーフ層２１を形成すると共にｐ型ガードリング層２２を形成する。このときには、イオン注入を斜め方向に行っていないため、ｐ型リサーフ層２１のうち凹部２０の側壁に形成される部分については、まだ形成されない。
さらに、ｐ型リサーフ層２１の形成に用いたマスク材を除去したのち、ｎ+型領域２３の形成予定位置が開口するマスク材を配置し、基板法線方向から例えば窒素等のイオン注入を行い、ｐ型ベース領域３のうち凹部２０の周辺および凹部２０の下方にｎ+型領域２３を形成する。このときにも、イオン注入を斜め方向に行っていないため、ｎ+型領域２３のうち凹部２０の側壁に形成される部分については、まだ形成されない。
この後、ｎ+型領域２３の形成に用いたマスク材を除去したのち、窒素、水素、アルゴン、シラン、塩素のうちのいずれか１つもしくは複数の組み合わせによる雰囲気下において丸め処理用の熱処理を行うことで、トレンチ６の開口端や底部の角部および凹部２０の開口端や底部の角部を丸める。これにより、トレンチ６や凹部２０内および基板表面のＳｉＣのマイグレーションにより、ＳｉＣが流動する。
このとき、凹部２０のうちセル領域側の側壁には凹凸が形成されているため、その凹んだ部分内にｐ型ベース領域３やそのｐ型リサーフ層２１のうちｐ型ベース領域３の表層部に形成された部分を構成するｐ型ＳｉＣが流動する。そして、丸め処理を完了したときには、ｐ型リサーフ層２１は、凹部２０の側壁にも残り、ｐ型リサーフ層２１のうち凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｐ型リサーフ層２１のうちｐ型ベース領域３の表層部に形成された部分とが、凹部２０の側壁に残った部分によって繋がれた状態となる。
このように、ＳｉＣのマイグレーションによってｐ型リサーフ層２１のうち凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｐ型リサーフ層２１のうちｐ型ベース領域３の表層部に形成された部分とが接続されるようにしている。このため、凹部２０の側壁が急峻であったとしても、斜めイオン注入を行うことなく、ｐ型ベース領域３に対してｐ型リサーフ層２１を接続することができる。
同様に、凹部２０のうち外周側の側壁にも凹凸が形成されているため、その凹んだ部分内にｎ+型領域２３のうちｐ型ベース領域３の表層部に形成された部分を構成するｎ型ＳｉＣが流動する。そして、丸め処理を完了したときには、ｎ+型領域２３は、凹部２０の側壁にも残り、凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｐ型ベース領域３の表層部のうち凹部２０との境界部に隣接する部分に形成された部分とが、凹部２０の側壁に残った部分によって繋がれた状態となる。
この場合にも、ＳｉＣのマイグレーションによってｎ+型領域２３のうち凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｎ+型領域２３のうちｐ型ベース領域３の表層部に形成された部分とが接続されるようにしている。このため、凹部２０の側壁が急峻であったとしても、斜めイオン注入を行うことなく、ｎ+型領域２３のうちｐ型ベース領域３の表層部に形成された部分をｎ-型ドリフト層２と接続することができる。
なお、ＳｉＣのマイグレーション温度については公知となっているため、その温度となるような丸め処理を行えばよい。例えば、水素雰囲気下でのアニール（水素アニール）であれば、１５００〜１７００℃の温度下で丸め処理を行うことにより、ＳｉＣをマイグレーションさせられる。
さらに、ウェット雰囲気による熱酸化によってゲート酸化膜８を形成したのち、ゲート酸化膜８の表面にドープドＰｏｌｙ−Ｓｉ層を成膜し、このドープドＰｏｌｙ−Ｓｉ層をパターニングすることでトレンチ６内に残し、ゲート電極９を形成する。この後の工程については、従来と同様であり、層間絶縁膜１２の形成工程、フォト・エッチングによるコンタクトホール形成工程、電極材料をデポジションしたのちパターニングすることでソース電極１２やゲート配線層およびアップドレイン電極２４を形成する工程、ｎ+型基板１の裏面にドレイン電極１３を形成する工程等を行うことで、図１に示すトレンチゲート構造のＭＯＳＦＥＴがセル領域に備えられていると共に、セル領域を囲む外周耐圧構造が外周領域に備えられたＳｉＣ半導体装置が完成する。
以上説明したように、本実施形態のＳｉＣ半導体装置の製造方法によれば、ＳｉＣのマイグレーションによってｐ型リサーフ層２１のうち凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｐ型リサーフ層２１のうちｐ型ベース領域３の表層部に形成された部分とが接続されるようにしている。このため、凹部２０の側壁が急峻であったとしても、斜めイオン注入を行うことなく、ｐ型ベース領域３に対してｐ型リサーフ層２１を接続することができる。これにより、ｐ型リサーフ層２１の形成工程を簡略化することが可能となり、製造工程の簡略化を図ることが可能となる。
また、ＳｉＣのマイグレーションによってｎ+型領域２３のうち凹部２０の下方に位置するｎ-型ドリフト層２の表層部と、ｎ+型領域２３のうちｐ型ベース領域３の表層部に形成された部分とが接続されるようにしている。このため、凹部２０の側壁が急峻であったとしても、斜めイオン注入を行うことなく、ｎ+型領域２３のうちｐ型ベース領域３の表層部に形成された部分をｎ-型ドリフト層２と接続することができる。これにより、ｎ+型領域２３の形成工程についても簡略化することが可能となり、さらに製造工程の簡略化を図ることが可能となる。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチゲート構造のＭＯＳＦＥＴの構造を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
図５は、本実施形態のＳｉＣ半導体装置のセル領域に形成されたトレンチゲート構造のＭＯＳＦＥＴの１セル分を抽出した斜視断面図である。また、図６は、図５に示すトレンチゲート構造のＭＯＳＦＥＴにおけるトレンチ６の内部構造を示した斜視断面図であり、図５の領域Ｒに対応している。
図５および図６に示すように、本実施形態のＳｉＣ半導体装置は、トレンチゲート構造のＭＯＳＦＥＴのトレンチ６の側壁に、トレンチ６の深さ方向と平行なｎ型連結層７を複数本備えた構造としている。つまり、トレンチ６の側壁は、基本的にはｐ型ベース領域３にて構成されているが、部分的にｎ型連結層７が形成された構造となっている。ｎ型連結層７は、複数本形成されており、トレンチ６の深さ方向に平行なストライプ状に形成されている。このｎ型連結層７の幅（トレンチ６の深さ方向と垂直な方向な寸法）は、ゲート電圧を印加していないときに、ｐ型ベース領域３側からｎ型連結層７内に伸びる空乏層によって、ｎ型連結層７がピンチオフされる程度とされている。
以上のような構造のＳｉＣ半導体装置は、基本的には第１実施形態と同様の製造方法によって製造されるが、トレンチ６の形成工程を行う点が第１実施形態と異なる。
具体的には、ｎ+型基板１の表面にｎ-型ドリフト層２を形成したのち、ｐ型ベース領域３を形成する。また、トレンチ６の形成工程では、トレンチ６を形成する際に用いるフォトレジスト３１を露光する際のマスクとしてトレンチ６の側壁と対応する箇所に凹凸が形成されたものを利用する。このようにすることで、フォトレジスト３１やマスク材３０のうちトレンチ６の側壁と対応する箇所にも凹凸が形成された状態となる。そして、フォトレジスト３１を除去した後、マスク材３０を利用したエッチングを行ってトレンチ６を形成すると、トレンチ６の側壁に凹凸が形成される。
この後、マスク材３０を除去した後、ｐ型リサーフ層２１やｐ型ガードリング層２２を形成するためのイオン注入工程、さらにはｎ+型領域２３を形成するためのイオン注入工程を経て、上述した丸め処理用の熱処理を行う。この熱処理により、トレンチ６の内壁面においてもＳｉＣのマイグレーションにより、ＳｉＣが流動する。これにより、トレンチ６の開口端や底部の角部が図６に示されるように丸まる。また、トレンチ６の側壁に凹凸が形成されているため、その凹んだ部分内にｎ+型ソース領域４を構成するｎ型ＳｉＣが流動する。そして、丸め処理が完了したときには、トレンチ６の側面にｎ型連結層７が残り、ｎ-型ドリフト層２とｎ+型ソース領域４がｎ型連結層７を介して連結された構造となる。
このように、トレンチゲート構造のＭＯＳＦＥＴのトレンチ６の側壁にも、ＳｉＣのマイグレーションを利用してｎ型連結層７を形成することができる。このようなｎ型連結層７を形成することで、オン時にはトレンチ６の側面に位置するｐ型ベース領域３の反転層のみでなく、ｎ型連結層７を通じても電流が流れるようにできることから、ｐ型ベース領域３のみの場合と比較して、チャネル抵抗を低減することが可能となる。また、ＭＯＳＦＥＴの閾値を低減することも可能となる。
（他の実施形態）
（１）上記実施形態では、ｐ型リサーフ層２１のうちｐ型ベース領域３の表層部に形成される部分をｐ型リサーフ層２１のうちの他の部分（凹部２０の下方に位置する部分）を形成するためのイオン注入時に同時に形成するようにした。しかしながら、これは単なる一例を示したに過ぎず、この部分のみ、異なるイオン注入工程として形成しても良いし、ｐ+型コンタクト層５を形成する際のイオン注入時に同時に形成しても良い。
同様に、ｎ+型領域２３のうちｐ型ベース領域３の表層部に形成される部分をｎ+型領域２３のうちの他の部分（凹部２０の下方に位置する部分）を形成するためのイオン注入時に同時に形成するようにした。しかしながら、これも単なる一例を示したに過ぎず、この部分のみ、異なるイオン注入工程として形成しても良いし、ｎ+型ソース領域４を形成する際のイオン注入時に同時に形成しても良い。
（２）上記第１実施形態では、反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置を例に挙げて説明したが、蓄積型チャネルを形成する蓄積型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置についても本発明を適用することができる。具体的には、上記各実施形態で説明した構造のＳｉＣ半導体装置において、トレンチ６の内壁面に窒素等のｎ型不純物濃度が例えば１．０×１０16／ｃｍ3とされたｎ型チャネル層をエピタキシャル成長させた後で、ゲート酸化膜８を形成した構造とすれば良い。ｎ型チャネル層はチャネル領域を構成するためのものであり、ノーマリオフ型となる厚さに設定され、例えば、トレンチ６の側面上で０．１〜０．３μｍの厚みとすることができる。
なお、第２実施形態のようにｎ型連結層７を形成する場合にも、ｎ型チャネル層を形成した蓄積型のＭＯＳＦＥＴとすることができる。この場合、ｎ型連結層７を形成するための熱処理を行ったのち、トレンチ６内を含めてｎ型チャネル層をエピタキシャル成長させる。そして、基板表面側のｎ型チャネル層を除去するためにＣＭＰ（Chemical Mechanical Polishing）を行うか、もしくはマスクを配置したのちにドライエッチングなどを行うことで、ｎ+型ソース領域４やｐ+型コンタクト層５を露出させるようにすれば、ｎ+型ソース領域４やｐ+型コンタクト層５とソース電極１１との電気的な接続も可能となる。このような、蓄積型の半導体素子とする場合にも、オン時にトレンチ６の側面の表面に形成されるチャネル層のみでなく、ｎ型連結層７を通じても電流が流れるようにできることから、チャネル層のみの場合と比較して、チャネル抵抗を低減することが可能となる。
（３）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
（４）上記各実施形態では、本発明を適用した場合の一例について説明したが、適宜設計変更などを行うことができる。例えば、上記各実施形態では、ゲート絶縁膜として熱酸化によるゲート酸化膜８を例に挙げて説明したが熱酸化によらない酸化膜もしくは窒化膜などを含むものであっても構わない。また、ドレイン電極１３の形成工程に関しても、ソース電極１１の形成前などとしても構わない。
１ ｎ+型基板
２ ｎ-型ドリフト層
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ｐ+型コンタクト層
６ トレンチ
７ ｎ型連結層
８ ゲート酸化膜
９ ゲート電極
１１ ソース電極
１２ 層間絶縁膜
１３ ドレイン電極
２０ 凹部
２１ ｐ型リサーフ層
２３ ｎ+型領域
２４ アップドレイン電極
３０ マスク材

Claims (15)

  1. 炭化珪素基板（１）の主表面上に第１導電型のドリフト層（２）と第２導電型のベース領域（３）が順に形成されてなる半導体基板を用いて形成され、半導体素子が形成されたセル領域と、該セル領域を囲む外周耐圧構造が形成された外周領域とを有し、前記外周耐圧構造として、前記ベース領域（３）よりも深く、かつ、前記セル領域を囲んで形成された凹部（２０）にて構成されたメサ構造と、前記ベース領域（３）の表層部から前記凹部（２０）における前記セル領域側となる内周側の側壁を介して前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に至る第２導電型のリサーフ層（２１）が形成されてなる炭化珪素半導体装置の製造方法であって、
    前記凹部（２０）の形成予定位置が開口するマスク材（３０）を配置する工程と、
    前記マスク材（３０）をマスクとしてエッチングを行うことで前記凹部（２０）を形成する工程と、
    前記マスク材（３０）を除去する工程と、
    前記半導体基板に対して基板法線方向から第２導電型不純物をイオン注入することで、前記リサーフ層（２１）のうち、前記ベース領域（３）の表層部に形成される部分を形成する工程と、
    前記半導体基板に対して基板法線方向から第２導電型不純物をイオン注入することで、前記リサーフ層（２１）のうち、前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成される部分を形成する工程と、
    炭化珪素のマイグレーションが生じる温度で熱処理を行い、前記凹部（２０）の内周側の前記側壁において、前記リサーフ層（２１）のうち前記ベース領域（３）の表層部に形成された部分を流動させることで、前記リサーフ層（２１）のうち前記凹部（２０）の内周側の前記側壁に形成される部分を形成し、該リサーフ層（２１）のうち前記ベース領域（３）の表層部に形成された部分と前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成された部分とを接続して当該リサーフ層（２１）を完成させる工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
  2. 前記マスク材（３０）を配置する工程では、前記マスク材（３０）のうち前記凹部（２０）の内周側の前記側壁と対応する箇所に凹凸が形成されるようにし、
    前記凹部（２０）を形成する工程では、前記マスク材（３０）をマスクとしてエッチングを行うことで、前記凹部（２０）の内周側の前記側壁に凹凸が形成されるようにし、
    前記リサーフ層（２１）を完成させる工程では、前記凹部（２０）の内周側の前記側壁に形成された凹凸の凹んだ部分において、前記リサーフ層（２１）のうち前記ベース領域（３）の表層部に形成された部分を流動させることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 炭化珪素基板（１）の主表面上に第１導電型のドリフト層（２）と第２導電型のベース領域（３）が順に形成されてなる半導体基板を用いて形成され、半導体素子が形成されたセル領域と、該セル領域を囲む外周耐圧構造が形成された外周領域とを有し、前記外周耐圧構造として、前記ベース領域（３）よりも深く、かつ、前記セル領域を囲んで形成された凹部（２０）にて構成されたメサ構造と、前記ドリフト層（２）よりも高不純物濃度とされ、前記ベース領域（３）の表層部から前記凹部（２０）における前記セル領域と反対側となる外周側の側壁を介して前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に至る第１導電型領域（２３）が形成されてなる炭化珪素半導体装置の製造方法であって、
    前記凹部（２０）の形成予定位置が開口するマスク材（３０）を配置する工程と、
    前記マスク材（３０）をマスクとしてエッチングを行うことで前記凹部（２０）を形成する工程と、
    前記マスク材（３０）を除去する工程と、
    前記半導体基板に対して基板法線方向から第２導電型不純物をイオン注入することで、前記第１導電型領域（２３）のうち、前記ベース領域（３）の表層部に形成される部分を形成する工程と、
    前記半導体基板に対して基板法線方向から第２導電型不純物をイオン注入することで、前記第１導電型領域（２３）のうち、前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成される部分を形成する工程と、
    炭化珪素のマイグレーションが生じる温度で熱処理を行い、前記凹部（２０）の外周側の前記側壁において、前記第１導電型領域（２３）のうち前記ベース領域（３）の表層部に形成された部分を流動させ、前記第１導電型領域（２３）のうち前記凹部（２０）の内周側の前記側壁に形成される部分を形成し、該第１導電型領域（２３）のうち前記ベース領域（３）の表層部に形成された部分と前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成された部分とを接続して当該第１導電型領域（２３）を完成させる工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
  4. 前記マスク材（３０）を配置する工程では、前記マスク材（３０）のうち前記凹部（２０）の前記外周側の側壁と対応する箇所に凹凸が形成されるようにし、
    前記凹部（２０）を形成する工程では、前記マスク材（３０）をマスクとしてエッチングを行うことで、前記凹部（２０）の外周側の前記側壁に凹凸が形成されるようにし、
    前記第１導電型領域（２３）を完成させる工程では、前記凹部（２０）の内周側の前記側壁に形成された凹凸の凹んだ部分において、前記第１導電型領域（２３）のうち前記ベース領域（３）の表層部に形成された部分を流動させることを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
  5. 前記熱処理の雰囲気を窒素、水素、アルゴン、シラン、塩素のいずれか１つもしくは何れか複数の組み合わせとすることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  6. 前記半導体素子は、前記ベース領域（３）よりも深いトレンチ（６）と、該トレンチ（６）の両側に前記ドリフト層（２）よりも高不純物濃度とされた第１導電型のソース領域（４）とを備えたトレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴであり、
    前記トレンチ（６）の形成予定位置が開口するマスク材（３０）を配置する工程と、
    前記マスク材（３０）をマスクとしてエッチングを行うことで前記トレンチ（６）を形成する工程と、
    前記マスク材（３０）を除去する工程と、
    炭化珪素のマイグレーションが生じる温度で熱処理を行い、前記トレンチ（６）の側壁において前記ソース領域（４）を流動させることで、前記トレンチ（６）の側壁に部分的に、前記ソース領域（４）と前記ドリフト層（２）とを接続する第１導電型の連結層（７）を形成する工程と、を含んでいることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置の製造方法。
  7. 前記マスク材（３０）を配置する工程では、前記マスク材（３０）のうち前記トレンチ（６）の前記側壁と対応する箇所に凹凸が形成されるようにし、
    前記トレンチ（６）を形成する工程では、前記マスク材（３０）をマスクとしてエッチングを行うことで、前記トレンチ（６）の前記側壁に凹凸が形成されるようにし、
    前記連結層（７）を形成する工程では、前記トレンチ（６）の前記側壁に形成された凹凸の凹んだ部分において、前記ソース領域（４）を流動させることを特徴とする請求項６に記載の炭化珪素半導体装置の製造方法。
  8. 前記連結層（７）を形成したのち、前記トレンチ（６）内に蓄積型チャネルを形成するための第１導電型のチャネル層を形成する工程を含んでいることを特徴とする請求項６または７に記載の炭化珪素半導体装置の製造方法。
  9. 炭化珪素基板（１）の主表面上に第１導電型のドリフト層（２）と第２導電型のベース領域（３）が順に形成されてなる半導体基板を用いて形成され、半導体素子が形成されたセル領域と、該セル領域を囲む外周耐圧構造が形成された外周領域とを有し、前記外周耐圧構造として、前記ベース領域（３）よりも深く、かつ、前記セル領域を囲んで形成された凹部（２０）にて構成されたメサ構造と、前記ベース領域（３）の表層部から前記凹部（２０）における前記セル領域側となる内周側の側壁を介して前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に至る第２導電型のリサーフ層（２１）が形成されてなる炭化珪素半導体装置であって、
    前記リサーフ層（２１）は、前記凹部（２０）の内周側の前記側壁において、該リサーフ層（２１）のうち前記ベース領域（３）の表層部に形成された部分が流動させられることで、該リサーフ層（２１）のうち前記凹部（２０）の内周側の前記側壁に形成される部分が形成され、この部分により、該リサーフ層（２１）のうち前記ベース領域（３）の表層部に形成された部分と前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成された部分とが接続されていることを特徴とする炭化珪素半導体装置。
  10. 前記リサーフ層（２１）のうち前記凹部（２０）の内周側の前記側壁に形成される部分は、前記凹部（２０）の深さ方向に平行なストライプ状に形成されていることを特徴とする請求項９に記載の炭化珪素半導体装置。
  11. 炭化珪素基板（１）の主表面上に第１導電型のドリフト層（２）と第２導電型のベース領域（３）が順に形成されてなる半導体基板を用いて形成され、半導体素子が形成されたセル領域と、該セル領域を囲む外周耐圧構造が形成された外周領域とを有し、前記外周耐圧構造として、前記ベース領域（３）よりも深く、かつ、前記セル領域を囲んで形成された凹部（２０）にて構成されたメサ構造と、前記ドリフト層（２）よりも高不純物濃度とされ、前記ベース領域（３）の表層部から前記凹部（２０）における前記セル領域と反対側となる外周側の側壁を介して前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に至る第１導電型領域（２３）が形成されてなる炭化珪素半導体装置であって、
    前記第１導電型領域（２３）は、前記凹部（２０）の外周側の前記側壁において、該第１導電型領域（２３）のうち前記ベース領域（３）の表層部に形成された部分が流動させられることで、該第１導電型領域（２３）のうち前記凹部（２０）の外周側の前記側壁に形成される部分が形成され、この部分により、該第１導電型領域（２３）のうち前記ベース領域（３）の表層部に形成された部分と前記凹部（２０）の下方に位置する前記ドリフト層（２）の表層部に形成された部分とが接続されていることを特徴とする炭化珪素半導体装置。
  12. 前記第１導電型領域（２３）のうち前記凹部（２０）の外周側の前記側壁に形成される部分は、前記凹部（２０）の深さ方向に平行なストライプ状に形成されていることを特徴とする請求項１１に記載の炭化珪素半導体装置。
  13. 前記半導体素子は、前記ベース領域（３）よりも深いトレンチ（６）と、該トレンチ（６）の両側に前記ドリフト層（２）よりも高不純物濃度とされた第１導電型のソース領域（４）とを備えたトレンチゲート構造のＭＯＳＦＥＴもしくはＩＧＢＴであり、
    前記トレンチ（６）の側壁に部分的に、前記ソース領域（４）が流動させられることにより形成された第１導電型の連結層（７）が備えられ、該連結層（７）により、前記ソース領域（４）と前記ドリフト層（２）とが接続されていることを特徴とする請求項９ないし１２のいずれか１つに記載の炭化珪素半導体装置。
  14. 前記連結層（７）は、前記トレンチ（６）の深さ方向に平行なストライプ状に形成されていることを特徴とする請求項１３に記載の炭化珪素半導体装置。
  15. 前記トレンチ（６）内には、該トレンチ（６）内において前記連結層（７）および前記ベース領域（３）を覆う第１導電型のチャネル層が形成されていることを特徴とする請求項１３または１４に記載の炭化珪素半導体装置。
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