JPWO2013145023A1 - 電界効果型炭化珪素トランジスタ - Google Patents

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Abstract

SiC基板を用いたSiC-MOSFETパワーデバイスにおいて、ゲート閾値電圧の変動を抑制するために、SiC-DiMOSFETのゲート絶縁膜に電荷捕獲特性を有する積層絶縁膜を採用し、上記積層絶縁膜中に電荷注入を行うことで達成される。

Description

本発明は、炭化珪素（SiC）基板を用いた半導体装置に関し、特に、高いチャネル移動度と高いしきい電圧を両立する炭化珪素半導体装置に関する。
SiC MOSFETをパワーデバイスとして用いるには高耐圧の必要があることだけでなく、アプリケーションの多くでノーマリーオフ型が望まれる。ノーマリーオフ型といっても閾値電圧Vthを0[V]近傍とすると、ゲート電位Vgの変動により誤点孤が生じる。したがって、閾値電圧Vthをある程度大きく必要がある。
また、パワーデバイス、特にチャネルが面内方向にある（ラテラル）DMOSFETは、低オン抵抗（MOSFETのチャネル移動度の向上）を実現する必要がある。
MOSFETのチャネル移動度を大きくする技術に、SiC/Si酸化膜界面にある大きい界面準位密度を減少させてSiC/Si酸化膜界面を改質するものある（特許文献1）と、界面準位密度が大きいSiC/Si酸化膜界面からチャネルをＳｉＣ内に埋め込む技術（特許文献2）がある。
具体的には、特許文献1[0004][0005]には、SiC-nチャネルMOSFET(nMOSFET)のゲート酸化膜直下のSiC／Si酸化膜(熱酸化、LP-CVD)界面を窒化処理すると界面準位密度が減少しチャネル移動度を大きくできることが記載されている。
特許文献2には、チャネルに窒素をカウンタドーピングした短絡チャネル（埋込チャネル）を用いるDiMOSFET(Double-Implanted MOSFET)ことにより、チャネル移動度を向上させることができると記載されている。さらに、この特許文献2には、閾値電圧を上げることを優先する場合、カウンタドープする窒素のドーズ量を下げることが記載されている。
特開2011-91186号公報 特開2011-254119号公報 特開2008-270258号公報
ところで、ゲート電圧Vgの駆動範囲は無制限に決めることはできない。高すぎるゲート電圧Vgはゲート絶縁膜に強い電界を生じさせることになるので、ゲート絶縁膜の信頼性を下げる。閾値電圧を決める際には、ノーマリーオフ化するだけでなく、前述のとおり誤点孤を防止するため、0[V]よりも数[V]程度高い電圧に設定する必要がある。
しかし、特許文献1、2の技術で、高チャネル移動度を実現しようとすると閾値電圧が低下してしまい、高チャネル移動度と高閾値電圧とを両立させることは困難である。
本発明の目的は、高チャネル移動度と高閾値電圧の両立を図ることである。
本発明者らは上記従来技術におけるゲート電圧（Vg）-ドレイン電流(Id)特性線について着目した。
SiC/Si酸化膜界面の改質処理を行う場合、ゲート電圧（Vg）-ドレイン電流(Id)特性線は、窒化の程度に応じて特性カーブの傾きが大きく変化せずに、窒化により低電圧側へ実質的に平行シフトする。仮に、閾値電圧を大きくする場合、高電圧側に特性カーブがシフトするので、ゲート電圧(Vg)の駆動上限値（例えば、ゲート電圧Vg=18[V]）で得られるドレイン電流(Id)が小さくなってしまう。また、そもそも特許文献1の技術は、閾値電圧を低下させて大きなドレイン電流(Id)を得ようとするものであって、閾値電圧を向上させる手段ではない。
特許文献2では、上述のように、閾値電圧Vthを上げることを優先する場合、カウンタドープする窒素のドーズ量を下げるとしている。
本発明者らは特許文献2のゲート電圧（Vg）-ドレイン電流(Id)特性線がカウンタドープするドーズ量に応じて、特性カーブの傾きが大きく変化する点に着目した。図10に、カウンタ注入した窒素濃度の異なる試料のゲート電圧（Vg）-ドレイン電流（Id）特性の比較を示す。線Aが窒素注入なし(Non-doping)で、A、B、C、D(High-doping)の順に高濃度になるように窒素を注入したものである。窒素（N）の濃度を増加させると、Vg-Id特性は左側へシフトして閾値電圧（Vth）が減少することが分かる。しかし、単純に平行シフトするのではなく、カウンタ注入する窒素のドーズ量を増やしVthを小さくすればするほど、チャネル移動度は著しく大きくなり、ドレイン電流（Id）は急峻に立ち上がる特性カーブになる。ここでは、カウンター窒素濃度がp型ボディのアルミニウム濃度より少し大きい程度にしているが、カウンター窒素濃度を更に大きくするとチャネル移動度も大きくなる。
特許文献2のように、カウンタ注入する窒素のドーズ量を下げることで、閾値電圧Vthを上げようとすると、特性カーブの立ち上がりが緩くなり、移動度が小さくなりすぎるため十分なドレイン電流を得ることができない。
このように、本発明者は、閾値電圧を上げる際にカウンタ注入する窒素のドーズ量を下げる方法ではなく、移動度の低下を抑えながら、閾値電圧Vthを調整する別の手段が必要であることを見出した。
閾値電圧Vthを上げる技術として、ｐベース領域の不純物濃度を上げる方法がある。しかし、この方法では移動度の大きな低下が発生し，オン抵抗を下げることができない。また、pベース領域の不純物濃度と異なる濃度のターミネーションが必要な場合、別マスクによるp不純物の注入プロセスが必要になる。
そこで、本発明者らは、電子捕獲特性のある積層膜（Si酸化膜/Si窒化膜/Si酸化膜（ONO膜）など）でゲート絶縁膜を形成し、その電子捕獲層にキャリアを注入し、注入したキャリアをゲート駆動電圧範囲内で保持できるようにすることで、SiC-MOSFETの高移動度を保持しながら、閾値電圧Vthをシフトさせることができるのではないかと考えた。
Siトレンチ型MOSFETの閾値電圧をシフトさせる方法として、Siトレンチ内のゲート絶縁膜であるONO膜にキャリアを注入、保持（蓄積）することが特許文献3に開示されている。だが、あくまでも特許文献3はSiにおけるVth調整手段である。Si分野ではカウンタ注入とこの技術を組み合わせることは、当業者であっても、容易に創作されない。Siの場合、移動度自体が高く、また、（Vg-Id）特性カーブは、カウンタ注入による不純物濃度の変化に応じて実質的に平行シフトするのみなので、特許文献3と組み合わせる意味がないからである。
しかし、本発明者らはあえてSiC-DiMOSFETに特許文献3のように、電子捕獲特性のある積層膜を適用するにあたって、本発明者らは図11に示すように、電子捕獲特性のある積層膜であるONO膜をゲート絶縁膜とするSiC-nDiMOSFETを試作し、電子を注入し、ゲート電圧（Vg）-ドレイン電流(Id)特性を事前に測定した。これはSiで使用可能な技術が必ずしもSiCで使用できるわけでなく、例えば、Si酸化膜/SiCの酸化に伴うカーボンや荒い界面の影響やストレス電界による絶縁膜劣化の影響で、ゲート電圧（Vg）-ドレイン電流(Id)特性が平行シフトせずに、移動度を却って低下させる可能性もあるからである。図11の線Aが初期状態で、線B、C、Dは順に電子注入量を増やし、電子捕獲特性のある積層膜により多くの電子を捕獲したものである。測定結果から、Siと同様に、電荷として電子を注入するとVg-Id特性は初期特性から図の右側に平行シフトし、電圧シフトの幅も数[V]単位で調整が可能であることがわかる。
この結果を踏まえ、Si分野では組み合わせる意味がなく、組み合わせてもSi分野ではゲート電圧Vgの駆動上限で得られる電流量がほぼ変化しない2つの技術を組み合わせてSiC分野に用いることで、Si分野では得られない効果を得られることが確認できた。
このように、本発明は、SiC-DiMOSFETに電荷捕獲性のゲート絶縁膜を備えさせ、そのゲート絶縁膜へキャリア（電子）を注入するものである。ゲート絶縁膜には、中央部の電荷保持膜の上下をバリア（電位障壁）膜で挟んだ積層膜を用いる。これらの積層膜に電流を流すと下側バリア膜（ボトムバリア膜）/電荷捕獲膜の界面、及び電荷捕獲膜/上側バリア膜（トップバリア膜）の界面に電子が捕獲される。
これらバリア膜の膜厚は、電荷捕獲特性（リテンション特性）を左右するため非常に重要である。
SiCはSiと異なり、Si酸化膜の絶縁破壊強度が低いため、MOSFET全体の絶縁破壊強度を決める主要因となる(絶縁破壊条件を律速する）。したがって、SiC-MOSFETの場合、Si-MOSFETと異なり、バリア膜にかかる絶縁破壊強度を低減する手段を講じる必要が発生する。
そこで、SiC-MOSFETの場合、トップバリア膜をボトムバリア膜より厚くすることで、絶縁膜信頼性、リテンション特性を向上するようにした。これは、電気的に等価な膜厚のゲート絶縁膜に同じ電子数を捕獲させて比較した場合、トップバリア膜の膜厚が厚いほど閾値電圧シフトが大きいためである。言い換えれば、トップバリア膜の膜厚が厚いほど、捕獲電子数を少なくできる。これにより、電子捕獲させる際の高電界による絶縁膜のダメージを防ぐことができるので、絶縁膜信頼性の向上、リテンション特性の向上を図ることができる。さらには、SiCを直接熱酸化した熱酸化膜よりも絶縁破壊電界強度が低いCVD膜を用いることができるので、設計・プロセス自由度も向上する。
さらに、トップバリア膜を厚くすると相対的にボトムバリア膜に大きな電界がかかることになる。そのため、ボトムバリア膜には絶縁破壊電界強度が高いSiCを直接熱酸化したSi酸化膜やCVD膜を熱処理したSi酸化膜を用いることは、信頼性の面で好適となる。
チャネル移動度の大きい埋め込みチャネル型SiC MOSFETの閾値電圧を大きくすることができるので、オン抵抗が小さく高耐圧特性に優れたスイッチングパワーデバイスを提供することができる。
実施例1のSiC DiMOSFET断面構造の一部である。 実施例1のSiC DiMOSFET断面構造の一部である。 実施例1のSiC DiMOSFET断面構造の一部である。 実施例1のSiC DiMOSFET断面構造の一部である。 実施例1のSiC DiMOSFET断面構造の一部である。 実施例1のSiC DiMOSFET断面構造の一部である。 実施例1のSiC DiMOSFET断面構造の一部である。 実施例1のSiC DiMOSFET断面構造の一部である。 ゲート電圧（Vg）-ドレイン電流(Id)特性図である。 カウンタ注入した窒素濃度の異なる試料のゲート電圧（Vg）-ドレイン電流（Id）特性の比較図である。 電子捕獲特性のある積層膜であるONO膜をゲート絶縁膜とするSiC-nDiMOSFETのゲート電圧（Vg）-ドレイン電流(Id)特性図である。 n-DiMOSFETのボトムバリア膜厚さを5nm、10nmとにした場合の2つのリテンション特性図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
ここでは、4H−SiC基板の(0001)Si面にDiMOSFET(Double-Implanted MOSFET)を作製する実施例を記述する。
図1は、実施例1で作成したDiMOSFETの断面構造である。101は高濃度n型SiC基板、102は低濃度n型ドリフト層、103はp型ボディ層、104は高濃度p型拡散層、105は高濃度n型拡散層、106はSiC裏面側の高濃度n型層、107は埋め込みn型層、108、111は絶縁膜、109は電荷保持特性を有するゲート絶縁膜、110はゲート電極、113はシリサイド層、114は裏面シリサイド層（ドレイン電極）、115はアルミ配線（ソース電極）である。
DiMOSFETのチャネルは、ゲート電極110とp型ボディ層103で挟まれた領域に形成される。例えば、ソース電極115をアースに、ドレイン電極114に正電圧を、ゲート電極110に正電圧（閾値電圧以上）を印加するとソース115とドレイン114間に電流が流れる(SiC基板の縦方向)。ゲート電圧を閾値電圧以下に設定すると電流は遮断される。
まず、低濃度n型ドリフト層102が約10um形成された高濃度n型SiC基板101を準備し、リソグラフィー、及びイオン注入技術を用いてp型ボディ103、高濃度p型拡散層105、高濃度n型拡散層となる領域にイオン注入を行った。ここでは、p型、n型の不純物注入にアルミニウム、窒素をそれぞれ用いた。一般的にDiMOSFETの耐圧は、図2に示した左右のpボディ103間の距離a(Junction FET幅：JFET幅)とpボディ103の深さｂ(JFET長)、及び低濃度n型ドリフト層の基板濃度と厚さで調整する。本実施例ではJFET幅を1um〜5um、JFET長を約1umとした。
続いて、埋め込みチャネルを形成するために、低濃度の窒素を反転チャネルが形成される領域107にイオン注入した。本明細書では、上記イオン注入領域をカウンター領域107、イオン注入をカウンター注入と記述する。本実施例ではカウンター領域107の窒素濃度を分流し、カウンター注入無しの試料(1枚)、及びカウンター注入濃度を少しずつ大きくした3枚の試料の合計4枚の試料を作製した。この中で、最も窒素濃度の大きい試料は、p型ボディ103のアルミニウム表面濃度より少し大きい濃度に設定した。
次に、裏面の高濃度n型層となる領域にイオン注入を行った。次に、SiC基板の表面と裏面にプラズマCVD法で50nmの炭素膜（表記せず）を形成し、１８００℃、2分の活性化アニールを行った。続いて、プラズマエッチングにより上記炭素膜を除去した後、洗浄を行いSiC基板の清浄化を行った（図3）。
次に、SiC基板の表面側にCVD法により約500nmのSi酸化膜108を形成した後、ゲート絶縁膜109が形成される領域を開口し、SiC基板表面を局所的に露出させた（図4）。
次に、電荷捕獲特性を有する積層ゲート絶縁膜109を形成した（図5）。本実施例で形成したゲート絶縁膜109は、図6に示したように3層膜から形成されている。先ず、最初に、１３００℃のNOガス雰囲気中でSiC基板を熱処理し、10nmのSi酸窒化膜109aを形成した。次に、トリメチルアルミニウム（TMA）とオゾン（O3）を原料ガスとする原子層堆積法（ＡＬＤ法）により10nmのアルミナ膜109bを形成した。続いて、ジクロルシラン(SiH2Cl2)と亜酸化窒素(N2O)を原料ガスとするCVD法で、Si酸化膜109cを35nm形成した後、８５０℃のウエット酸化を10分行い上記Si酸化膜109cの改質を行った。ここで、最下層のSi酸窒化膜109aがボトムバリア膜109a、最上層のSi酸化膜109cがトップバリア膜109c、中間層のアルミナ膜109bが電荷保持膜109bである（図5、図6）。なお、本実施例では、ボトムバリア膜の膜厚が5nmでトップバリア膜の膜厚が40nmの試料も作製した。上記、3層積層膜のSi酸化膜換算の電気的膜厚は約50nmであった。
本実施例では、上記ボトムバリア膜はSi酸窒化膜109aと記載しているが、厳密にはバルク領域の窒素濃度は極僅かであり、殆どの窒素はSiC界面に存在している。このSiC界面に存在する窒素が、4H-SiC基板界面の界面準位密度を小さくしている。我々の検討では、高濃度のNO雰囲気（約90%）で、１３００℃の熱処理を行った場合、SiC基板界面の窒素濃度は約1％であった。NOアニールの有無で界面準位密度を比較した結果、NOアニールを行うことで炭化珪素の伝導帯近傍の界面準位は約1桁減少した。
次に、ジシラン(Si2H6)とフォスフィン(PH3)を原料ガスとするCVD法により500nmのリンドープ非晶質Si膜を形成した後、高温の熱処理によりリン(P)ドープ多結晶Si膜とした。この後、リソグラフィーとドライエッチング技術を用いて上記リンドープ多結晶Si膜加工してゲート電極110とした。本実施例では、ゲート電極110下のゲート絶縁膜109の一部もドライエッチングにより除去した。図7に示すように、本実施例で形成するDiMOSFETのゲート電極110エッジは、厚いSi酸化膜108の上で加工されており、ゲート絶縁膜109の信頼性が劣化しないように配慮している。
次に、CVD法で絶縁膜111を形成した後、SiC期晩の高濃度p型拡散層104と高濃度n型拡散層105が同時に露出する開口部112を形成した。この後、上記開口部112底部の拡散層表面とSiC基板の裏面にニッケルシリサイド113、114を形成した（図8）。図8には、図示していないが、この後、ゲート電極110の表面が露出する開口部を形成した。最後に、ニッケルシリサイド表面のドライ洗浄を行いTi/TiN/AL積層膜を堆積した後、上記積層配線を所定の形状に加工してソース配線115とゲート電極パッドを形成した（図1）。
電子を電荷捕獲するには、SiC-MOSFETのデバイス構造を形成した後、ゲート電極側もしくはSiC基板側からゲート絶縁膜に電流を流し、一部の電子を電荷捕獲させる。ゲート絶縁膜に捕獲させた電子による閾値電圧のシフト量は外部から印加する電圧と時間により設定する。
図9は、埋め込みチャネルを形成した（カウンターN注入）試料と埋め込みチャネルを形成していない試料のVg-Id特性を比較した図である。図の実線A 、Ａ’はゲート絶縁膜に電子注入を行う前の試料の初期特性を、破線B、B'はゲート絶縁膜に電子注入を行った後の試料の特性を示している。積層ゲート絶縁膜への電子注入は、ソース電極115、ドレイン電極114を0Vに固定し、ゲート電極110にパルスの直流電圧(DC)を38V印加して行った。パルス幅は100ナノ秒とし、閾値電圧がほぼ同じになるように調整した。図から明らかなように、ゲート絶縁膜に電子を注入した試料で比較すると、埋め込みチャネルを形成した試料の方が大きな電流を確保できた。すなわち、大きな閾値電圧と大きなチャネル移動度を両立することができた。本実施例では、電子注入前の初期の閾値電圧を約1V程度にしたが、完全にディプリート（ゲート電圧＝0Vでドレイン電流が流れる）にして、更にチャネル移動度を大きくすることも、無論可能である。この場合、デバイス完成後に、ゲート絶縁膜に捕獲させる電子数を大きくすることで、閾値電圧を調整することができる。
以上のように、本実施例は、SiC nMOSFETに埋め込みチャネルと、電荷捕獲性のゲート絶縁膜へのキャリア（電子）注入技術とを組み合わせて適用するものである。
そして、ゲート絶縁膜には、中央部の電荷保持膜の上下をSi酸化膜やSi酸窒化膜で挟み込み、バリア（電位障壁）膜とする積層膜を備えさせることが好ましい。これらの積層膜に電流を流すと下側バリア膜（ボトムバリア膜）/電荷捕獲膜の界面、及び電荷捕獲膜/上側バリア膜（トップバリア膜）の界面に電子が捕獲され、閾値電圧Vthが平行シフトする。
これらバリア膜の膜厚は、電荷捕獲特性（リテンション特性）を左右するため非常に重要なパラメータである。
SiCはSiと異なり、Si酸化膜より絶縁破壊強度が低いため、MOSFET全体の絶縁破壊強度を決める主要因となる(絶縁破壊条件を律束する）。したがって、SiC-MOSFETの場合、Si-MOSFETと異なり、バリア膜にかかる絶縁破壊強度を低減する手段を講じる必要が発生する。
そこで、SiC-MOSFETの場合、トップバリア膜をボトムバリア膜より厚くすることで、絶縁膜信頼性、リテンション特性を向上するようにした。これは、電気的に等価な膜厚のゲート絶縁膜に同じ電子数を捕獲させて比較した場合、トップバリア膜の膜厚が厚いほど、閾値電圧Vthのシフトが大きいためである。言い換えれば、トップバリア膜の膜厚が厚いほど、捕獲電子数を少なくできる。これにより、電子捕獲させる際の高電界による絶縁膜のダメージを防ぐことができるので、絶縁膜信頼性の向上、リテンション特性の向上を図ることができる。さらには、SiCを直接熱酸化した熱酸化膜よりも絶縁破壊電界強度が低いCVD膜を用いることができるので、設計・プロセス自由度も向上する。
さらに、トップバリア膜を厚くすると相対的にボトムバリア膜に大きな電界がかかることになる。そのため、ボトムバリア膜には絶縁破壊電界強度が高いSiCを直接熱酸化したSi酸化膜やCVD膜を熱処理したSi酸化膜を用いることは、信頼性の面で好適となる。
さらに、高耐圧と高移動度とを両立し、その両立を保持するように、高リテンション特性とするためには、これらバリア膜の個々の膜厚も、電荷捕獲特性（リテンション特性）を左右するため非常に重要である。
ここで重要なことは、高温，バイアス印加状態における閾値電圧変動を防止することである。
SiCに接するボトムバリア膜には所定の膜厚があった方がリテンション特性が改善する。図12にn-DiMOSFETのボトムバリア膜厚さを5nmと10nmとにした場合の2つのリテンション特性を示す。ゲート絶縁膜の構造はONO膜とし、ボトムバリア膜5nmの場合、トップバリア膜40nm、電荷捕獲膜5nmとし、ボトムバリア膜10nmの場合、トップバリア膜35nm、電荷捕獲膜5nmとし、１７５℃の使用環境で、ゲート絶縁膜に3MV/cmのストレス電界（SiC DiMOSFETの動作時にゲート絶縁膜に印加される電界）を印加した結果である。100時間の実測値を参照するとわかるように、ボトムバリア膜5nmでは実用性に乏しい。10年間の信頼性シミュレーションを別途行った結果、ボトムバリア膜5nm では閾値電圧Vthが0,5[V]以上低下する。ボトムバリア膜10nmでは、100時間の実測値からは閾値電圧Vth の低下は見られず、10年経過後も高いリテンション特性が保持される。したがって、高耐圧と高移動度とを両立し、その両立を保持するように、高リテンション特性とするためには、ボトムバリア膜は10nm以上あったほうがよい。
同様の検討をトップバリア膜に対しても行った結果、トップバリア膜も約10nm必要との結果が得られた（10年間でΔVt＜0.5V）。
また、電荷捕獲膜にも好ましい膜厚が存在する。電荷捕獲膜は5nm以上にした方がリテンション特性を向上させることができる。
したがって、高リテンション特性を得るためには、ゲート絶縁膜は25nm以上であって、電荷捕獲膜を挟み込むバリア膜は10nm以上でトップバリア膜をボトムバリア膜より厚くするようにすれば、高いリテンション特性を得ることができる。
また、これら積層膜の材質も、電荷捕獲特性（リテンション特性）を左右するため非常に重要である。
これらの積層膜に電流を流すとボトムバリア膜/電荷捕獲膜の界面、及び電荷捕獲膜/トップバリア膜の界面に電子が捕獲される。バリア膜は、Si酸化膜またはSi酸窒化膜とし、電荷捕獲膜をSi窒化膜またはアルミナ膜（High-k膜）とすることは、電子の捕獲準位は伝導帯から1eV以上の深さに存在しており、非常に安定した捕獲特性を示すので好ましい。特に、電荷捕獲膜となるアルミナ膜はSi窒化膜よりもリテンション特性が高いため好適である。Si窒化膜は正の固定電荷を、アルミナ膜は負の固定電荷を含んでいる。電子を捕獲する前の、初期の閾値電圧を比較すると、負の固定電荷を含むアルミナ膜の方が大きい値を示す。このため、アルミナ膜を用いた方が捕獲させる電子数を小さくできるのである。
バリア膜、特にボトムバリア膜は、SiC基板を熱酸化して形成したSi酸化膜、熱酸化させたCVD-Si酸化膜(P-CVD膜、熱CVD膜、光CVD膜)のように、Si：Oの組成比が1:2と近似できるSi酸化膜、高温のNO雰囲気中で酸窒化処理して形成したSi酸窒化膜、又は化学気相成長法（CVD法）で形成したSi酸化膜を高温のNO雰囲気中で酸窒化処理して形成したSi酸窒化膜、又はSiC基板を高温のNO雰囲気中で直接酸窒化して形成したSi酸窒化膜を用いる方が好ましい。これは、NO酸窒化処理によりSiC基板界面の界面準位が減少させて移動度を改善するとともに、上述したように、高い絶縁膜の信頼性や高いリテンション特性を得ることができる。なお、高温工程を経ない（熱酸化しない)P-CVDによるSi酸化膜のように、Si：Oの組成比が1:2と大きく解離するSi酸化膜であると、移動度が極めて低いだけでなく、高電圧用途（600[V]以上)の高いゲート電圧Vgではリテンション特性が保持できず、捕獲した電子の一部が放出されてしまう可能性もある。
さらに、ゲート絶縁膜直下の埋め込みn型層の形成方法は複数存在するが、最も簡便な方法はイオン注入法による窒素のカウンター注入やn型SiCホモエピタキシャル法であるが、窒素の不純物濃度や深さ(厚さ)は、p型ボディ領域の表面近傍のアルミニウム濃度とわずかに多くほぼ同等の濃度で、深さ(厚さ)は約30nm〜150nm程度にすることが好ましい。本発明者らの検討では、埋め込みn型層の深さ(界面からの厚さ)を約30nm以上にすると、SiC基板界面の界面準位の影響を著しく抑えることができるようになる。逆に、埋め込みn型層の深さ（界面からの厚さ)が深くなると、ゲート電界の影響力が小さくなるため、当然、閾値電圧Vthも、ゲート電圧Vgもその分大きくする必要があるが、約150nm以下であればゲート電界によるチャネル制御が可能である。
更に、ゲート絶縁膜に電子を捕獲させる場合、基板温度を高くするほど、閾値電圧変動量を抑制することができた。これは、高温で電子を注入する場合、浅いトラップ準位に捕獲された電子はデトラップしやすいため、電子注入の際に相対的に深いトラップ準位に捕獲されるためである。我々の検討結果では、１００℃以上の温度で電子注入を行った場合は、殆ど同じリテンション特性を示した。従って、ゲート絶縁膜に電子を捕獲させる際の基板温度は、１００℃以上が有効である。
本実施例では、埋め込みチャネル層の形成に窒素イオン注入を用いたが、SiCホモエピタキシャル法による低濃度n型SiC層を形成しても同様の効果が得られた。
本実施例では、ゲート絶縁膜に電子注入を行う工程をデバイス完成後のウエハレベルで実施したが、チップダイシング後、もしくはパッケージ組み立て後に実施することも無論可能である。
また、本実施例ではSiC基板側から電子注入を行ったが、ゲート電極を負バイアスに印加してゲート電極側から電子注入することも可能である。
本実施例では、SiC DiMOSFETの例を示したが、埋め込みチャネルを有するSiC MOSFETであればトレンチMOSFETにも適用可能である。
101：高濃度n型SiC基板、
102：低濃度n型ドリフト層、
103：p型ボディ層、
104：高濃度p型拡散層、
105：高濃度n型拡散層、
106：裏面高濃度n型層、
107：埋め込みn型層、
108，111：絶縁膜、
109：電荷保持特性を有するゲート絶縁膜、
110：ゲート電極、
112：絶縁膜の開口部（ソース接続部）、
113：シリサイド層、
114：ドレイン電極（シリサイド層）、
115：ソース電極

Claims (12)

  1. 炭化珪素層と、前記炭化珪素層の第1面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記炭化珪素層上に形成されたソース電極と、前記炭化珪素層の第１面の裏面となる第２面に形成されたドレイン電極を備えた電界効果型トランジスタにおいて、
    前記炭化珪素層は、前記ゲート絶縁膜直下に、前記ゲート絶縁膜側から順に、ドレイン領域と同じ導電型の第1領域と、前記第1領域と反対導電型の第２領域とが順に配置されたチャネル埋め込み構造を備え、
    前記ゲート絶縁膜は、電荷蓄積層と、前記炭化珪素層と前記電荷蓄積層との間にあるボトムバリア膜と、前記ゲート電極と前記電荷蓄積層との間にあるトップバリア膜とを備え、
    前記電荷蓄積層に電荷が蓄積されていることを特徴とする電界効果型炭化珪素トランジスタ。
  2. 請求項1において、
    チャネルが面内方向にあることを特徴とする電界効果型炭化珪素トランジスタ。
  3. 請求項1において、
    前記ボトムバリア膜よりも前記トップバリア膜の方が厚いことを特徴とする電界効果型炭化珪素トランジスタ。
  4. 請求項３において、
    前記ボトムバリア層は、10nm以上の膜厚を備えていることを特徴とする電界効果型炭化珪素トランジスタ。
  5. 請求項３において、
    前記ボトムバリア層は、Si酸化膜またはSi酸窒化膜で構成されていることを特徴とする電界効果型炭化珪素トランジスタ。
  6. 請求項５において、
    前記Si酸化膜はCVDで形成したSiO２を加熱した膜であることを特徴とする電界効果型炭化珪素トランジスタ。
  7. 請求項５において、
    前記ボトムバリア層と前記炭化珪素層との界面には窒素が約1％存在していることを特徴とするMOS型電界効果トランジスタ。
  8. 請求項３において、
    前記トップバリア層は、10nm以上の膜厚を備えていることを特徴とする電界効果型炭化珪素トランジスタ。
  9. 請求項３において、
    前記トップバリア層は、Si酸化膜またはSi酸窒化膜で構成されていることを特徴とする電界効果型炭化珪素トランジスタ。
  10. 請求項３において、
    前記電荷蓄積層は、5m以上の膜厚を備えていることを特徴とする電界効果型炭化珪素トランジスタ。
  11. 請求項３において、
    前記電荷蓄積層は、酸化アルミニウム膜もしくはSi窒化膜で構成されていることを特徴とする電界効果型炭化珪素トランジスタ。
  12. 請求項３において、
    前記第1領域の厚さは、30nm以上150nm以下であることを特徴とする電界効果型炭化珪素トランジスタ。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
JP2016066641A (ja) * 2014-09-22 2016-04-28 株式会社東芝 半導体装置及び半導体装置の製造方法
US9553155B2 (en) * 2015-02-04 2017-01-24 Infineon Technologies Austria Ag Semiconductor device and method
JP6711102B2 (ja) * 2016-04-19 2020-06-17 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法
JP6884532B2 (ja) 2016-09-02 2021-06-09 住友電気工業株式会社 ＳｉＣ構造体の製造方法
KR20180090421A (ko) 2017-02-02 2018-08-13 삼성디스플레이 주식회사 유기 발광 표시 장치
JP7154772B2 (ja) * 2018-02-16 2022-10-18 株式会社豊田中央研究所 炭化珪素半導体装置の製造方法
US20220028984A1 (en) * 2020-11-12 2022-01-27 Hua Hong Semiconductor (Wuxi) Limited Interlayer dielectric layer structure for power mos device and method for making the same
CN116705605B (zh) * 2023-06-20 2024-06-18 中国科学院上海微系统与信息技术研究所 一种硅基氮化镓hemt器件及其制备方法
CN116936620A (zh) * 2023-09-14 2023-10-24 凌锐半导体(上海)有限公司 一种碳化硅沟槽栅mosfet的制备方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104445A (ja) * 1992-08-04 1994-04-15 Siliconix Inc 電力用ｍｏｓトランジスタ及びその製造方法
JP2002222950A (ja) * 2001-01-25 2002-08-09 Denso Corp 炭化珪素半導体装置の製造方法
JP2005183943A (ja) * 2003-11-25 2005-07-07 Matsushita Electric Ind Co Ltd 半導体素子
JP2008270258A (ja) * 2007-04-16 2008-11-06 Denso Corp 半導体装置の製造方法
WO2009013886A1 (ja) * 2007-07-20 2009-01-29 Panasonic Corporation 炭化珪素半導体装置およびその製造方法
JP2009141144A (ja) * 2007-12-06 2009-06-25 Sharp Corp 半導体記憶装置及びその製造方法と駆動方法
US20120019284A1 (en) * 2010-07-26 2012-01-26 Infineon Technologies Austria Ag Normally-Off Field Effect Transistor, a Manufacturing Method Therefor and a Method for Programming a Power Field Effect Transistor
WO2012036165A1 (ja) * 2010-09-15 2012-03-22 ローム株式会社 半導体素子
WO2014010006A1 (ja) * 2012-07-09 2014-01-16 株式会社日立製作所 Mos型電界効果トランジスタ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6956238B2 (en) 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
AU2002349589A1 (en) * 2001-11-30 2003-06-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device and production method therefor
WO2005053034A1 (ja) 2003-11-25 2005-06-09 Matsushita Electric Industrial Co., Ltd. 半導体素子
JP2007066944A (ja) * 2005-08-29 2007-03-15 Nissan Motor Co Ltd 炭化珪素半導体装置及びその製造方法
JP2008244455A (ja) * 2007-02-28 2008-10-09 Denso Corp 炭化珪素半導体装置およびその製造方法
CN100590804C (zh) * 2007-06-22 2010-02-17 中芯国际集成电路制造(上海)有限公司 原子层沉积方法以及形成的半导体器件
JP4309967B2 (ja) 2007-10-15 2009-08-05 パナソニック株式会社 半導体装置およびその製造方法
CN102414818B (zh) * 2009-04-30 2013-03-20 松下电器产业株式会社 半导体元件、半导体装置及电力变换器
JP2011091186A (ja) 2009-10-22 2011-05-06 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP2012004269A (ja) 2010-06-16 2012-01-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置の製造装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104445A (ja) * 1992-08-04 1994-04-15 Siliconix Inc 電力用ｍｏｓトランジスタ及びその製造方法
JP2002222950A (ja) * 2001-01-25 2002-08-09 Denso Corp 炭化珪素半導体装置の製造方法
JP2005183943A (ja) * 2003-11-25 2005-07-07 Matsushita Electric Ind Co Ltd 半導体素子
JP2008270258A (ja) * 2007-04-16 2008-11-06 Denso Corp 半導体装置の製造方法
WO2009013886A1 (ja) * 2007-07-20 2009-01-29 Panasonic Corporation 炭化珪素半導体装置およびその製造方法
JP2009141144A (ja) * 2007-12-06 2009-06-25 Sharp Corp 半導体記憶装置及びその製造方法と駆動方法
US20120019284A1 (en) * 2010-07-26 2012-01-26 Infineon Technologies Austria Ag Normally-Off Field Effect Transistor, a Manufacturing Method Therefor and a Method for Programming a Power Field Effect Transistor
WO2012036165A1 (ja) * 2010-09-15 2012-03-22 ローム株式会社 半導体素子
WO2014010006A1 (ja) * 2012-07-09 2014-01-16 株式会社日立製作所 Mos型電界効果トランジスタ

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