JP2019033283A - 半導体装置 - Google Patents
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実施の形態1にかかる半導体装置の構造について、トレンチ型IGBTを例に説明する。図1は、実施の形態1にかかる半導体装置の活性部の構造を示す断面図である。図2は、図1の基板おもて面側のメサ部の構造を拡大して示す断面図である。活性部とは、オン状態のときに電流が流れる領域であり、半導体装置の電流駆動を担う領域である。図1に示すように、実施の形態1にかかる半導体装置は、隣り合うトレンチ2間のメサ部1aが層間絶縁膜(第2絶縁膜)8とエミッタ電極(第1電極)9との界面からエミッタ電極9側へ突出した構成のトレンチ型のMOSゲート構造を備える。メサ部1a上の層間絶縁膜8に微細なパターニングによるコンタクトホールは設けられておらず、メサ部1aの、基板おもて面側の面(以下、上面とする)全面がエミッタ電極9と接している。また、メサ部1aの、トレンチ2の側壁に露出する部分(側面)もエミッタ電極9と接している。
このため、幅の狭いメサ部を精度よく形成することができ、低損失なトレンチ型IGBTを作製することができる。また、実施の形態1によれば、トレンチの側壁に斜めイオン注入を行うことにより、隣り合うトレンチ間のメサ部にp+型コンタクト領域を形成するため、斜めイオン注入の加速エネルギーおよびドーズ量を制御し、かつ高温で高速な熱処理によってp+型コンタクト領域を活性化させるため、メサ部の中央部に所定の幅のp+型コンタクト領域を形成することができる。これにより、不純物の横方向拡散などを原因とするラッチアップ耐量の低減を防止することができる。
次に、実施の形態2にかかる半導体装置の構造について説明する。図19は、実施の形態2にかかる半導体装置の要部の構造を示す斜視図である。実施の形態2にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、メサ部1aがストライプ状に延びる方向(図19においては紙面奥行方向)に、n+型エミッタ領域16とp+型コンタクト領域17とが交互に繰り返し配置されたIGBT構造を備える点である。すなわち、n+型エミッタ領域16およびp+型コンタクト領域17は、ともにトレンチ2の側壁に沿って設けられたゲート絶縁膜3に接する。エミッタ電極9は、メサ部1aの上面においてn+型エミッタ領域16およびp+型コンタクト領域17に接するとともに、トレンチ2の側壁においてn+型エミッタ領域16およびp+型コンタクト領域17に接する。
次に、実施の形態3にかかる半導体装置の構造について説明する。図22は、実施の形態3にかかる半導体装置の要部の構造を示す断面図である。実施の形態3にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、トレンチ2の内部に、層間絶縁膜18によって電気的に絶縁された2つのゲート電極14を備える点である。具体的には、トレンチ2の対向する側壁には、それぞれ側壁に沿ってゲート電極14が設けられている。各ゲート電極14は、それぞれ、ゲート絶縁膜3を介してメサ部1a(p型ベース領域5およびn+型エミッタ領域6)に対向する。トレンチ2の内部において、ゲート電極14の表面上および2つのゲート電極14間には、層間絶縁膜18が埋め込まれている。
これによりスイッチング特性を向上させることができる。
次に、実施の形態4にかかる半導体装置の構造について、図1,2を参照して説明する。実施の形態4にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、ゲート絶縁膜3の材料として、シリコン酸化膜(SiO2)に代えて、シリコン酸化膜よりも誘電率の高い高誘電率(High−K)材料を用いている点である。High−K材料とは、例えば酸化ハフニウム(HfO2)、ハフニウムシリケート(HfSiO)、酸化ランタン(La2O3)、ランタンアルミネート(LaAlO3)、酸化セリウム(CeO2)である。一般的に、IGBTはゲート絶縁膜を薄くすることでチャネルに電子を多く集めることができ、電気駆動力を増大させることができるが、ゲート絶縁膜を薄くすることでゲート耐圧の確保が難しくなる。そこで、実施の形態4においては、ゲート絶縁膜3の材料としてHigh−K材料を用いる。このようにゲート絶縁膜3の材料としてHigh−K材料を用いることで、ゲート絶縁膜3の厚さを薄くすることなくチャネルに電子を多く集めることができるため、電気駆動力を増大させることができる。また、ゲート絶縁膜3の厚さを薄くしないため、ゲート耐圧を確保することができる。
次に、実施の形態5にかかる半導体装置の構造について説明する。図26は、実施の形態5にかかる半導体装置の要部の構造を示す断面図である。実施の形態5にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、ゲート絶縁膜3の、トレンチ2の底面に沿った部分の少なくとも一部の厚さを厚くしている点である。具体的には、図26に示すように、ゲート絶縁膜3の、トレンチ2の底面に沿った部分の少なくとも一部を、ゲート絶縁膜3の他の部分よりも厚さの厚い局部酸化(LOCOS)膜33とする。ゲート絶縁膜3の他の部分とは、ゲート絶縁膜3の、トレンチ2の側壁に沿った部分、およびゲート絶縁膜3の、トレンチ2の底面に沿った部分のLOCOS膜33以外の部分である。このようにLOCOS膜33を設けることで、ゲート−コレクタ間容量を低減することができるため、スイッチング特性を向上させることができる。
次に、実施の形態6にかかる半導体装置の構造について説明する。図27は、実施の形態6にかかる半導体装置の要部の構造を示す断面図である。実施の形態6にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、シリコン酸化膜(SiO2)からなるゲート絶縁膜の一部を、シリコン酸化膜に代えてシリコン酸化膜よりも誘電率の低い低誘電率(Low−K)材料からなるLow−K膜とする点である。Low−K材料とは、例えば炭素を含む二酸化珪素(SiOC、SiOCH)である。具体的には、図27に示すように、ゲート絶縁膜3の、トレンチ2の底面に沿った部分をLow−K膜34とし、トレンチ2の側壁に沿った部分をシリコン酸化膜35とする。このように、ゲート絶縁膜の、ゲート電極4の直下の部分を酸化膜ではなくLow−K膜34とすることで、実施の形態5と同様にゲート−コレクタ間容量を低減することができる。
次に、トレンチ2の底面にLow−K膜34を堆積する。
次に、実施の形態7にかかる半導体装置の構造について説明する。図28は、実施の形態7にかかる半導体装置の要部の構造を示す断面図である。実施の形態7にかかる半導体装置が実施の形態3にかかる半導体装置と異なる点は、n-型ドリフト層1の内部の、トレンチ2の底面との境界に、ゲート絶縁膜3を介してゲート電極14の少なくとも一部と対向するようにp型領域19を設けている点である。具体的には、図28に示すように、p型領域19は、トレンチ2の一方の側壁側のゲート電極14の直下から、トレンチ2の他方の側壁側のゲート電極14の直下にわたって設けられ、ゲート絶縁膜3を介してゲート電極14および層間絶縁膜18に対向する。このようにp型領域19を設けることにより、n-型ドリフト層1に空乏層が伸びるため、所望の耐圧を確保することができる。
次に、実施の形態8にかかる半導体装置の構造について説明する。図29は、実施の形態8にかかる半導体装置の要部の構造を示す断面図である。実施の形態8にかかる半導体装置が実施の形態3にかかる半導体装置と異なる点は、トレンチ2の対向する側壁に沿ってそれぞれ設けられた2つのゲート電極(以下、第1ゲート電極とする)14間に、さらに複数の第2ゲート電極41を備える点である。すなわち、トレンチ2の内部に、層間絶縁膜18によって電気的に絶縁された少なくとも3つのゲート電極が設けられている。第1ゲート電極14と第2ゲート電極41との間および隣り合う第2ゲート電極41間には、層間絶縁膜18が埋め込まれている。
第2ゲート電極41は、第1ゲート電極14と異なる電位をもっていてもよい。具体的には、第2ゲート電極41を、第1ゲート電極14の電位からエミッタ電極9の電位までの浮遊電位とすることで、第2ゲート電極41がフィールドプレートとして機能し、耐圧が向上する。また、第2ゲート電極41をエミッタ電極9と同電位とすることで、ターンオンdi/dt制御性の向上も見込める。
次に、実施の形態9にかかる半導体装置の製造方法について説明する。図30,31は、実施の形態9にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態9にかかる半導体装置の製造方法が実施の形態1にかかる半導体装置の製造方法と異なる点は、基板おもて面側にトレンチ2を形成する前に、基板おもて面の表面層にp型ベース領域15を形成する点である。実施の形態9においては、p型ベース領域15を形成するための第1イオン注入を、例えば基板おもて面に対して略垂直する注入角度で行う。第1イオン注入の注入角度を基板おもて面に対して略垂直とした場合、p型ベース領域15の、メサ部1aの上面からの深さは、メサ部1aの中央部側および側面側ともに略等しくなる。
1a メサ部
2 トレンチ
3 ゲート絶縁膜
4 ゲート電極
5 p型ベース領域
6 n+型エミッタ領域
7 p+型コンタクト領域
8 層間絶縁膜
9 エミッタ電極
10 n型フィールドストップ層
11 p型コレクタ層
12 コレクタ電極
Lg トレンチの幅
Lm メサ部の幅
Claims (12)
- 第1導電型の半導体基板のおもて面に設けられた複数のトレンチと、
前記トレンチの内部に、前記トレンチの内壁に沿って設けられた第1絶縁膜と、
前記トレンチの内部の、前記第1絶縁膜の内側に設けられたゲート電極と、
隣り合う前記トレンチの間のメサ部に設けられ、前記トレンチの側壁に沿って設けられた前記第1絶縁膜を介して前記ゲート電極に対向する第2導電型の第1半導体領域と、
前記第1半導体領域の内部に設けられた第1導電型の第2半導体領域と、
前記トレンチの内部の、前記ゲート電極上に設けられた第2絶縁膜と、
前記第1半導体領域および前記第2半導体領域に接する第1電極と、
前記半導体基板の裏面に設けられた第2導電型半導体層と、
前記第2導電型半導体層に接する第2電極と、
を備え、
前記メサ部の前記第1電極側の端部は、前記第2絶縁膜と前記第1電極との界面から前記第1電極側に突出しており、
前記第1電極は、前記メサ部の突出した部分の表面全体に接して、前記第1半導体領域および前記第2半導体領域に接続され、
前記メサ部の幅は、3.0μm以下であり、
前記メサ部の幅をLmとし、前記トレンチの幅をLgとしたときに、Lm/(Lg+Lm)<0.5を満たし、
前記トレンチの内部に、前記第2絶縁膜によって電気的に絶縁された複数の前記ゲート電極が設けられており、
複数の前記ゲート電極は、前記トレンチが並ぶ方向に所定間隔で配置され、前記トレンチの底面に平行な方向に前記第2絶縁膜を挟んで対向し、
前記第1絶縁膜を介して前記トレンチの底部に接する第2導電型の第3半導体領域を備えることを特徴とする半導体装置。 - 第1導電型の半導体基板のおもて面に設けられた複数のトレンチと、
前記トレンチの内部に、前記トレンチの内壁に沿って設けられた第1絶縁膜と、
前記トレンチの内部の、前記第1絶縁膜の内側に設けられたゲート電極と、
隣り合う前記トレンチの間のメサ部に設けられ、前記トレンチの側壁に沿って設けられた前記第1絶縁膜を介して前記ゲート電極に対向する第2導電型の第1半導体領域と、
前記第1半導体領域の内部に設けられた第1導電型の第2半導体領域と、
前記トレンチの内部の、前記ゲート電極上に設けられた第2絶縁膜と、
前記第1半導体領域および前記第2半導体領域に接する第1電極と、
前記半導体基板の裏面に設けられた第2導電型半導体層と、
前記第2導電型半導体層に接する第2電極と、
を備え、
前記メサ部の前記第1電極側の端部は、前記第2絶縁膜と前記第1電極との界面から前記第1電極側に突出しており、
前記第1電極は、前記メサ部の突出した部分の表面全体に接して、前記第1半導体領域および前記第2半導体領域に接続され、
前記メサ部の幅は、3.0μm以下であり、
前記メサ部の幅をLmとし、前記トレンチの幅をLgとしたときに、Lm/(Lg+Lm)<0.5を満たし、
前記トレンチの内部には、前記第2絶縁膜によって電気的に絶縁された複数の前記ゲート電極が設けられており、
複数の前記ゲート電極は、前記トレンチが並ぶ方向に所定間隔で配置され、前記トレンチの底面に平行な方向に前記第2絶縁膜を挟んで対向し、
複数の前記ゲート電極の少なくとも1つは、他の前記ゲート電極と異なる電位であることを特徴とする半導体装置。 - 前記メサ部の、前記第2絶縁膜と前記ゲート電極との界面から前記第1電極側に突出した部分の厚さは、0.1μm以上であることを特徴とする請求項1または2に記載の半導体装置。
- 前記トレンチの深さは、3.0μm以上であることを特徴とする請求項1〜3いずれか一つに記載の半導体装置。
- 前記第1半導体領域の深さは、前記メサ部の側面側よりも前記メサ部の中央部側で浅いことを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
- 複数の前記ゲート電極の少なくとも1つは、他の前記ゲート電極と異なる電位であることを特徴とする請求項1に記載の半導体装置。
- 複数の前記トレンチは、ストライプ状に配置されていることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
- 前記第1半導体領域と前記第2半導体領域とは、前記メサ部の突出した部分において、前記メサ部がストライプ状に延びる方向に交互に繰り返し配置されていることを特徴とする請求項7に記載の半導体装置。
- 前記第1絶縁膜は、シリコン酸化膜よりも誘電率の高い絶縁膜からなることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
- 前記第1絶縁膜は、底面および側壁に沿って酸化膜があり、当該側壁に沿って設けられた部分の少なくとも一部がシリコン酸化膜よりも誘電率の高い絶縁膜からなることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
- 前記第1絶縁膜は、底面および側面に沿って酸化膜があり、当該底面に沿って設けられた部分の少なくとも一部がシリコン酸化膜よりも誘電率の低い絶縁膜からなることを特徴とする請求項1〜8のいずれか一つに記載の半導体装置。
- 前記第1半導体領域の内部に選択的に設けられた、前記第1半導体領域よりも不純物濃度が高い第2導電型の第4半導体領域をさらに備え、
前記第4半導体領域は、前記第2半導体領域に接し、かつ前記トレンチを離して、前記メサ部に設けられ、
前記第2半導体領域は、前記第4半導体領域と前記トレンチとの間に配置され、前記トレンチの側壁の前記第1絶縁膜に接することを特徴とする請求項1〜11のいずれか一つに記載の半導体装置。
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