JP6627948B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

電力用半導体装置として、４００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖまたはそれ以上の耐圧クラスを有するＩＧＢＴ（絶縁ゲート型電界効果トランジスタ）等がある。電力用半導体装置において、ＩＧＢＴはコンバータ−インバータ等の電力変換装置に用いられている。この電力用半導体装置には、低損失、高効率、高耐量であること、および低コストであることが求められている。以下に、従来の電力用半導体装置の構造について、トレンチ型ＩＧＢＴを例に説明する。図３２は、従来のトレンチ型ＩＧＢＴの活性部の構造を示す断面図である。図３３は、図３２のエミッタ側の構造を拡大して示す断面図である。

図３２，３３に示すように、従来のトレンチ型ＩＧＢＴは、ｎ^-型半導体基板のおもて面側にトレンチ型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を備える。具体的には、ｎ^-型ドリフト層１０１となるｎ^-型半導体基板のおもて面側にはトレンチ１０２が設けられ、トレンチ１０２の内部にはゲート絶縁膜１０３を介してゲート電極１０４が埋め込まれている。隣り合うトレンチ１０２間のメサ部には、ｐ型ベース領域１０５が設けられている。ｐ型ベース領域１０５には、ゲート電圧印加時にゲート絶縁膜１０３との境界付近にｎ型の反転層（チャネル）が形成される。ｐ型ベース領域１０５の内部には、ｎ⁺型エミッタ領域１０６およびｐ⁺型コンタクト領域１０７がそれぞれ選択的に設けられている。

ｎ⁺型エミッタ領域１０６は、トレンチ１０２の側壁に沿って設けられたゲート絶縁膜１０３に接するように設けられている。ｐ⁺型コンタクト領域１０７は、ゲート電圧印加時にｐ型ベース領域１０５の、ゲート絶縁膜１０３との境界付近に形成されるチャネルに接しないように、隣り合うトレンチ１０２間のほぼ中央部に設けられている。ｐ⁺型コンタクト領域１０７は、ラッチアップ耐量を保持する機能を有する。ｎ^-型半導体基板のおもて面を覆う層間絶縁膜１０８には、層間絶縁膜１０８を深さ方向に貫通してｎ⁺型エミッタ領域１０６およびｐ⁺型コンタクト領域１０７を露出するコンタクトホールが設けられている。

エミッタ電極１０９は、層間絶縁膜１０８上に設けられ、コンタクトホールを介してｎ⁺型エミッタ領域１０６およびｐ⁺型コンタクト領域１０７に接する。ＭＯＳゲート構造を構成する各領域、トレンチおよびコンタクトホールを形成するためのパターニングは、それぞれフォトリソグラフィによってなされる。これらのうちコンタクトホールを形成するためのパターニングは、エッチングより除去される部分の幅が最も狭くなり、パターニングの微細化を律速する。ｎ^-型半導体基板の裏面側には、ｎ型フィールドストップ層１１０およびｐ型コレクタ層１１１が設けられている。コレクタ電極１１２は、ｐ型コレクタ層１１１に接する。

ＩＧＢＴの電力損失を低減させるためには、エミッタ側のキャリア注入効率を上げてコレクタ側のキャリア注入効率を下げることが有効である。トレンチ型ＩＧＢＴのエミッタのキャリア注入効率を上げるためには、ｎ⁺型エミッタ領域１０６が設けられたメサ部の幅（メサ幅）Ｌｎを狭くして、注入促進（ＩＥ：Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）効果を増加させることが有効である。しかしながら、この場合、エミッタ電極１０９とシリコン部（ｎ⁺型エミッタ領域１０６およびｐ⁺型コンタクト領域１０７）とのコンタクトをとることが困難となる。

具体的には、エミッタ電極１０９とシリコン部とのコンタクトをとることが困難となる理由として、最もエッチング幅が狭くなるコンタクトホールを形成するためにより微細なパターニングが必要となることや、このように幅の狭いコンタクトホールにアルミニウム（Ａｌ）からなるエミッタ電極１０９を埋め込むことが難しいことが挙げられる。また、従来のトレンチ型ＩＧＢＴでは、ｐ⁺型コンタクト領域１０７は、イオン注入および熱処理によって形成される。この熱処理時における不純物の横方向（深さ方向と直交する方向）拡散により、ｐ⁺型コンタクト領域１０７がチャネルに接する位置まで横方向に広がって形成されてしまい、ラッチアップ耐量が低減するという問題がある。

このような問題を解消した装置として、図３４に示すように、隣り合うトレンチ（ゲートトレンチ）１０２間のメサ部にｐ型ベース領域１０５よりも浅い深さで第２のトレンチ１１２を設け、このトレンチ１１２の内壁に沿ってｐ⁺型コンタクト領域（トレンチコンタクト）１１７を設けた装置が提案されている（例えば、下記特許文献１〜３参照。）。図３４は、従来のトレンチ型ＩＧＢＴの活性部のエミッタ側の構造の別の一例を示す断面図である。下記特許文献１〜３では、イオン注入により基板おもて面から所定の深さにｐ⁺型コンタクト領域１１７を形成するにあたって、イオン注入のドーズ量を低減させることができるため、不純物の横方向拡散が抑制され、ラッチアップ耐量が向上する。

隣り合うゲートトレンチ間のメサ部に設けたトレンチの内壁に沿ってｐ⁺型コンタクト領域を形成する方法として、浅いトレンチをｐ⁺型コンタクト領域を形成する深さまで堀り、斜めインプランテーション、気相拡散法あるいは固相拡散法などを用いて不純物を注入する方法が提案されている（例えば、下記特許文献４参照。）。また、エミッタ側のキャリア注入効率を上げた構成の別の装置として、ゲートの上面はｐチャネル領域上面より上に位置し、層間絶縁膜は、トレンチ内にあって、その上面はトレンチの開口より下に位置し、ソース電極とｎ⁺型ソース領域およびｐ⁺型ボディ領域とは、それぞれトレンチの側壁で電気的に接続されている装置が提案されている（例えば、下記特許文献５参照。）。

特開２００９−０７６７６２号公報 特開２０１１−２０４８０８号公報 特開２０１２−１７４９８９号公報 特開２００３−０１７６９９号公報 特開２００５−０４５１２３号公報

しかしながら、上述したようにトレンチ型ＩＧＢＴでは、電力損失を低減させるためにメサ部の幅を狭くする必要がある。これに伴い、コンタクトホールの幅も狭くする必要があるが、上述したように、メサ部を選択的に露出する幅の狭いコンタクトホールを微細なパターニングにより形成する場合、エミッタ電極とシリコン部とのオーミックコンタクトをとることが困難となる。上記特許文献１〜３には、電力損失を低減させるためにメサ部の幅を狭くするにあたって、エミッタ電極とシリコン部とのオーミックコンタクトをとることが困難となることを構造的に解決した装置について提案されていない。

この発明は、上述した従来技術による問題点を解消するため、微細なパターニングを行うことなく、メサ部の幅を狭くすることができ、低損失化を図ることができる半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、複数のトレンチが設けられている。前記トレンチの内部に、前記トレンチの内壁に沿って、第１絶縁膜が設けられている。前記トレンチの内部の、前記第１絶縁膜の内側に、ゲート電極が設けられている。隣り合う前記トレンチの間のメサ部に、前記トレンチの側壁に沿って設けられた前記第１絶縁膜を介して前記ゲート電極に対向する第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が設けられている。前記トレンチの内部の、前記ゲート電極上に、第２絶縁膜が設けられている。前記第１半導体領域および前記第２半導体領域に接する第１電極が設けられている。前記半導体基板の裏面に、第２導電型半導体層が設けられている。前記第２導電型半導体層に接する第２電極が設けられている。前記メサ部の前記第１電極側の端部は、前記第２絶縁膜と前記第１電極との界面から前記第１電極側に突出している。前記第１電極は、前記メサ部の突出した部分の表面全体に接して、前記第１半導体領域および前記第２半導体領域に接続されている。前記メサ部の幅は、３．０μｍ以下であり、前記メサ部の幅をＬｍとし、前記ゲート電極の幅をＬｇとしたときに、Ｌｍ／（Ｌｇ＋Ｌｍ）＜０．５を満たす。前記トレンチの内部に、前記第２絶縁膜によって電気的に絶縁された複数の前記ゲート電極が設けられている。複数の前記ゲート電極は、前記トレンチが並ぶ方向に所定間隔で配置され、前記トレンチの底面に平行な方向に前記第２絶縁膜を挟んで対向する。前記第１絶縁膜を介して前記トレンチの底部に接する第２導電型の第３半導体領域を備える。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、複数のトレンチが設けられている。前記トレンチの内部に、前記トレンチの内壁に沿って、第１絶縁膜が設けられている。前記トレンチの内部の、前記第１絶縁膜の内側に、ゲート電極が設けられている。隣り合う前記トレンチの間のメサ部に、前記トレンチの側壁に沿って設けられた前記第１絶縁膜を介して前記ゲート電極に対向する第２導電型の第１半導体領域が設けられている。前記第１半導体領域の内部に、第１導電型の第２半導体領域が設けられている。前記トレンチの内部の、前記ゲート電極上に、第２絶縁膜が設けられている。前記第１半導体領域および前記第２半導体領域に接する第１電極が設けられている。前記半導体基板の裏面に、第２導電型半導体層が設けられている。前記第２導電型半導体層に接する第２電極が設けられている。前記メサ部の前記第１電極側の端部は、前記第２絶縁膜と前記第１電極との界面から前記第１電極側に突出している。前記第１電極は、前記メサ部の突出した部分の表面全体に接して、前記第１半導体領域および前記第２半導体領域に接続されている。前記メサ部の幅は、３．０μｍ以下であり、前記メサ部の幅をＬｍとし、前記ゲート電極の幅をＬｇとしたときに、Ｌｍ／（Ｌｇ＋Ｌｍ）＜０．５を満たす。前記トレンチの内部に、前記第２絶縁膜によって電気的に絶縁された少なくとも３つの前記ゲート電極が設けられている。複数の前記ゲート電極は、前記トレンチが並ぶ方向に所定間隔で配置され、前記トレンチの底面に平行な方向に前記第２絶縁膜を挟んで対向する。複数の前記ゲート電極のうち、前記第１絶縁膜を介して前記第１半導体領域に対向する第１ゲート電極はゲート電位である。複数の前記ゲート電極の、前記第１ゲート電極を除く第２ゲート電極のうち、少なくとも１つの前記第２ゲート電極は、前記第１ゲート電極の電位から前記第１電極の電位までの浮遊電位である。

また、この発明にかかる半導体装置は、上述した発明において、前記メサ部の、前記第２絶縁膜と前記第１電極との界面から前記第１電極側に突出した部分の厚さは、０．１μｍ以上であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの深さは、３．０μｍ以上であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の深さは、前記メサ部の側面側よりも前記メサ部の中央部側で浅いことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、複数の前記ゲート電極の少なくとも１つは、他の前記ゲート電極と異なる電位であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、複数の前記トレンチは、ストライプ状に配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域と前記第２半導体領域とは、前記メサ部の突出した部分において、前記トレンチがストライプ状に延びる方向と直交する方向に交互に繰り返し配置されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１絶縁膜は、酸化膜よりも誘電率の高い絶縁膜からなることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１絶縁膜は、底面および側壁に沿って酸化膜があり、当該側壁に沿って設けられた部分の少なくとも一部が酸化膜よりも誘電率の高い絶縁膜からなることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１絶縁膜は、底面および側面に沿って酸化膜があり、当該底面に沿って設けられた部分の少なくとも一部が酸化膜よりも誘電率の低い絶縁膜からなることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度が高い第２導電型の第４半導体領域をさらに備える。前記第４半導体領域は、前記第２半導体領域に接し、かつ前記トレンチを離して、前記メサ部に設けられている。前記第２半導体領域は、前記第４半導体領域と前記トレンチとの間に配置され、前記トレンチの側壁の前記第１絶縁膜に接することを特徴とする。

上述した発明によれば、隣り合うトレンチ間のメサ部を、第２絶縁膜と第１電極との界面から第１電極側へ突出させることにより、メサ部の上面を選択的に露出するコンタクトホールを設けない構成とすることができる。このため、フォトリソグラフィによる複数回のパターニングのうち、幅の狭いコンタクトホールを形成するための最も微細なパターニングを行うことなく、トレンチ型半導体装置を作製（製造）することができる。このため、メサ部の幅を狭くしてＩＥ効果を増加させた場合においても、第１電極とシリコン部とのオーミックコンタクトを確実にとることができる。

本発明にかかる半導体装置によれば、微細なパターニングを行うことなく、メサ部の幅を狭くすることができ、低損失化を図ることができるという効果を奏する。

実施の形態１にかかる半導体装置の活性部の構造を示す断面図である。 図１の基板おもて面側のメサ部の構造を拡大して示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 本発明の実施の形態１にかかる半導体装置のオン電圧とターンオフ損失との関係を示す特性図である。 実施の形態２にかかる半導体装置の要部の構造を示す斜視図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の要部の構造を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態４にかかる半導体装置の別の一例の要部の構造を示す断面図である。 実施の形態５にかかる半導体装置の要部の構造を示す断面図である。 実施の形態６にかかる半導体装置の要部の構造を示す断面図である。 実施の形態７にかかる半導体装置の要部の構造を示す断面図である。 実施の形態８にかかる半導体装置の要部の構造を示す断面図である。 実施の形態９にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態９にかかる半導体装置の製造途中の状態を示す断面図である。 従来のトレンチ型ＩＧＢＴの活性部の構造を示す断面図である。 図３２のエミッタ側の構造を拡大して示す断面図である。 従来のトレンチ型ＩＧＢＴの活性部のエミッタ側の構造の別の一例を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる半導体装置の構造について、トレンチ型ＩＧＢＴを例に説明する。図１は、実施の形態１にかかる半導体装置の活性部の構造を示す断面図である。図２は、図１の基板おもて面側のメサ部の構造を拡大して示す断面図である。活性部とは、オン状態のときに電流が流れる領域であり、半導体装置の電流駆動を担う領域である。図１に示すように、実施の形態１にかかる半導体装置は、隣り合うトレンチ２間のメサ部１ａが層間絶縁膜（第２絶縁膜）８とエミッタ電極（第１電極）９との界面からエミッタ電極９側へ突出した構成のトレンチ型のＭＯＳゲート構造を備える。メサ部１ａ上の層間絶縁膜８に微細なパターニングによるコンタクトホールは設けられておらず、メサ部１ａの、基板おもて面側の面（以下、上面とする）全面がエミッタ電極９と接している。また、メサ部１ａの、トレンチ２の側壁に露出する部分（側面）もエミッタ電極９と接している。

具体的には、ｎ^-型ドリフト層１となるｎ^-型半導体基板のおもて面側にはトレンチ２が設けられている。トレンチ２の深さＤは、後述するｎ⁺型エミッタ領域（第２半導体領域）６およびｐ⁺型コンタクト領域７を所定深さとするために、例えば３．０μｍ以上であることが望ましい。トレンチ２の深さＤとは、メサ部１ａの上面からトレンチ２の底面までの深さである。トレンチ２の内部には、トレンチ２の内壁に沿って例えば酸化膜（ＳｉＯ₂）からなるゲート絶縁膜（第１絶縁膜）３が設けられ、ゲート絶縁膜３の内側に例えばポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極４が埋め込まれている。また、トレンチ２の内部には、ゲート電極４上に例えば酸化膜（ＳｉＯ₂）からなる層間絶縁膜８が設けられている。

隣り合うトレンチ２間のメサ部１ａは、層間絶縁膜８とエミッタ電極９との界面からエミッタ電極９側へ突出している。隣り合うトレンチ２間のメサ部１ａには、ｐ型ベース領域（第１半導体領域）５が設けられている。ｐ型ベース領域５は、メサ部１ａの、層間絶縁膜８とエミッタ電極９との界面からエミッタ電極９側に突出した部分を含む領域に設けられている。ｐ型ベース領域５は、ゲート電圧印加時に、トレンチ２の側壁に設けられたゲート絶縁膜３との境界付近にｎ型の反転層（チャネル）が形成される領域である。

隣り合うトレンチ２間のメサ部１ａの幅（隣り合うトレンチ２間の距離（メサ幅））Ｌｍは、例えば３．０μｍ以下であり、かつ下記（１）式を満たすことが好ましい。その理由は、下記（１）式を満たす程度にメサ部１ａの幅Ｌｍを狭くすることで、ＩＥ効果によりエミッタ側のキャリア注入効率を上げることができ、オン電圧を低減させることができるからである。下記（１）式において、Ｌｇはトレンチ２の幅（トレンチ２が並ぶ方向（すなわち図１の紙面横方向）の幅）である。

Ｌｍ／（Ｌｇ＋Ｌｍ）＜０．５ …（１）

ｐ型ベース領域５の内部には、ｎ⁺型エミッタ領域６およびｐ⁺型コンタクト領域７がそれぞれ選択的に設けられている。ｎ⁺型エミッタ領域６およびｐ⁺型コンタクト領域７は、それぞれ、メサ部１ａの、層間絶縁膜８とエミッタ電極９との界面からエミッタ電極９側に突出した部分を含む領域に設けられている。ｎ⁺型エミッタ領域６は、メサ部１ａのトレンチ２側に配置されており、トレンチ２の側壁に沿って設けられたゲート絶縁膜３に接する。ｎ⁺型エミッタ領域６の深さは、ｐ⁺型コンタクト領域７の深さよりも浅いことが望ましい。その理由は、寄生のｐｎｐｎサイリスタによるラッチアップ現象を防止することができるからである。

ｐ⁺型コンタクト領域７は、ゲート電圧印加時にｐ型ベース領域５の、ゲート絶縁膜３との境界付近に形成されるチャネルに接しないように、隣り合うトレンチ２間のほぼ中央部に配置されている。ｐ⁺型コンタクト領域７は、ラッチアップ耐量を保持する機能を有する。エミッタ電極９は、活性部において基板おもて面全面に設けられており、メサ部１ａの、層間絶縁膜８とエミッタ電極９との界面からエミッタ電極９側に突出した部分においてｎ⁺型エミッタ領域６およびｐ⁺型コンタクト領域７に接する。すなわち、エミッタ電極９は、メサ部１ａの上面においてｎ⁺型エミッタ領域６およびｐ⁺型コンタクト領域７に接する。かつ、エミッタ電極９は、トレンチ２の内部の層間絶縁膜８上の部分に埋め込まれ、トレンチ２の側壁においてｎ⁺型エミッタ領域６に接する。

トレンチ２間のシリコン（Ｓｉ）部（メサ部１ａ）の、層間絶縁膜８とエミッタ電極９との界面からエミッタ電極９側へ突出した部分の厚さ（すなわち、メサ部１ａの上面から層間絶縁膜８とエミッタ電極９との界面までの距離）Ｚは、例えば０．１μｍ以上であることが望ましい。その理由は、ｎ⁺型エミッタ領域６とエミッタ電極９とのコンタクト抵抗を低減させることができるからである。ｎ^-型半導体基板の裏面の表面層には、ｎ型フィールドストップ層１０が設けられている。また、ｎ^-型半導体基板の裏面の表面層には、ｎ型フィールドストップ層１０よりも基板裏面から浅い位置にｐ型コレクタ層（第２導電型半導体層）１１が設けられている。コレクタ電極（第２電極）１２は、ｐ型コレクタ層１１に接する。

次に、実施の形態１にかかる半導体装置の製造方法について説明する。図３〜１７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図３〜１７には、基板おもて面側のメサ部１ａを拡大して示す（図１９〜３１においても同様）。まず、図３に示すように、ｎ^-型ドリフト層１となる例えばｎ^-型シリコン基板を用意し、例えば水蒸気（Ｈ₂Ｏ）雰囲気中で熱処理することにより、ｎ^-型シリコン基板のおもて面に初期酸化膜（ＳｉＯ₂：第１膜）２１を形成する。次に、図４に示すように、初期酸化膜２１上にレジストを塗布してレジスト膜２２を形成した後、フォトリソグラフィによりレジスト膜２２を所定のパターンにパターニングする。

次に、レジスト膜２２をマスクとして初期酸化膜２１をエッチングし、トレンチ２の形成領域に対応する部分に初期酸化膜２１を残して、基板おもて面を露出させる。このとき、初期酸化膜２１に覆われた１つのトレンチ２の形成領域に隣り合う他のトレンチ２の形成領域は、初期酸化膜２１に覆われずに露出されている。次に、レジスト膜２２を除去した後、露出されている基板おもて面および初期酸化膜２１上に、例えば窒化膜（ＳｉＮ：第２膜）２３を堆積する。次に、図５に示すように、窒化膜２３をエッチングし、窒化膜２３の、エッチングされずに初期酸化膜２１の側面に残る部分（サイドウォール）を後述するトレンチエッチングのためのマスクとして残す（サイドウォールプロセス）。これにより、ｎ^-型シリコン基板上に、初期酸化膜２１の側面に接する所定幅の窒化膜２３が形成される。

初期酸化膜２１の側面にエッチングされずに残る窒化膜２３の幅は、例えば０．００５μｍ以上３．０μｍ未満であるのがよい。この窒化膜２３の幅は、後の工程においてトレンチ２を形成する際に隣り合うトレンチ２間にメサ部１ａとして残すシリコン部の幅（メサ幅Ｌｍ）である。次に、図６に示すように、フォトリソグラフィおよびエッチングにより初期酸化膜２１を除去する。このように、窒化膜２３は、当該窒化膜２３を挟んで隣り合うトレンチ２の形成領域をトレンチエッチングのためのマスクとなる。このため、ストライプ状に並ぶ３つ以上のトレンチ２を形成する場合には、例えば、初期酸化膜２１に覆われたトレンチ２の形成領域と、初期酸化膜２１に覆われずに露出されたトレンチ２の形成領域とが交互に配置されるように、初期酸化膜２１をパターニングすればよい。

次に、図７に示すように、窒化膜２３の残部をマスクとしてエッチング５１を行い、ｎ^-型シリコン基板のおもて面に０．０１μｍ以上７．０μｍ未満程度の深さＤのトレンチ２を形成する。これにより、ｎ^-型シリコン基板の窒化膜２３の直下の部分がメサ部１ａとして残る。トレンチ２を形成するためのエッチング５１は、ドライエッチング、またはＫＯＨ（水酸化カリウム）やＴＭＡＨ（水化テトラメチルアンモニウム）を用いたウェットエッチング等の異方性エッチングであってもよい。次に、図８に示すように、熱処理により、基板おもて面およびトレンチ２の内壁を熱酸化し、０．００１μｍ以上０．２μｍ以下程度の厚さで、ゲート絶縁膜３となる酸化膜（ＳｉＯ₂）を形成する。

次に、図９に示すように、トレンチ２の内部に埋め込むように、ゲート電極４となるポリシリコン層を堆積する。次に、図１０に示すように、窒化膜２３を研磨ストッパとしてＣＭＰ（化学機械研磨）５２を行い、ゲート電極４の厚さを薄くする。次に、図１１に示すように、窒化膜２３をマスクとして、ゲート電極４の上面がメサ部１ａの上面よりも０．００５μｍ以上３．５μｍ以下程度下方になるまで、ゲート電極４をエッチング５３する。次に、図１２に示すように、熱処理によりゲート電極４を熱酸化し、ゲート絶縁膜３より厚くなるように例えば０．００２μｍ以上３．５μｍ以下程度の厚さで、ゲート電極４の上部に層間絶縁膜８となる酸化膜（ＳｉＯ₂）を形成する。

次に、メサ部１ａの上部にゲート絶縁膜３越しに、基板おもて面に対して所定の注入角度θ１１，θ１２で例えばボロン（Ｂ）などのｐ型不純物を第１イオン注入（斜めイオン注入）２４し、メサ部１ａの上部全体にｐ型ベース領域５を形成する。第１イオン注入２４は、例えば、基板おもて面に対して１０°以上８０°以下程度の注入角度θ１１、および基板おもて面に対して−８０°以上−１０°以下程度の注入角度θ１２での計２回の斜めイオン注入であってもよい。メサ部１ａに対して対称となる注入角度θ１１，θ１２での２回の斜めイオン注入によりｐ型ベース領域５を形成することで、ｐ型ベース領域５の深さは、メサ部１ａの側面側（トレンチ２の側壁側）よりもメサ部１ａの中央部側で浅くなる。これによって、ＩＥ効果を増加させることができる。また、プラズマドーピング法によりトレンチ２の側壁からボロンなどの不純物を導入することによって、メサ部１ａの上部全体にｐ型ベース領域５を形成してもよい。

次に、図１３に示すように、メサ部１ａの上部にゲート絶縁膜３越しに、基板おもて面に対して所定の注入角度θ２１，θ２２で例えばボロンなどのｐ型不純物を第２イオン注入（斜めイオン注入）２５し、ｐ型ベース領域５の内部にｐ⁺型コンタクト領域７を選択的に形成する。この第２イオン注入２５は、例えば、ｐ型ベース領域５を形成するための第１イオン注入２４よりも高い加速エネルギーで、かつ基板おもて面に対する注入角度θ２１，θ２２を第１イオン注入２４の基板おもて面に対する注入角度θ１１，θ１２よりも大きくして行う。

次に、図１４に示すように、メサ部１ａの上部にゲート絶縁膜３越しに、基板おもて面に対して所定の注入角度θ３１，θ３２で例えば砒素（Ａｓ）などのｎ型不純物を第３イオン注入（斜めイオン注入）２６し、ｐ型ベース領域５の内部にｎ⁺型エミッタ領域６を選択的に形成する。この第３イオン注入２６は、例えば、第１イオン注入２４よりも低い加速エネルギーで、かつ基板おもて面に対する注入角度θ３１，θ３２を第１イオン注入２４の基板おもて面に対する注入角度θ１１，θ１２よりも大きくして行う。

次に、図１５に示すように、例えば８００℃以上１１００℃以下程度の熱処理を行い、メサ部１ａに形成した各不純物領域を活性化する。この不純物活性化のための熱処理は、不純物の拡散を抑えるために、例えば高速アニール（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）、または、１秒以内のアニールを可能とするＳｐｉｋｅ ＲＴＡ（スパイクＲＴＡ：急速に昇温させた後、所定のアニール温度で保持せずに降温させるアニール）やフラッシュランプアニールを行うのがよい。次に、エッチングにより窒化膜２３を除去する。次に、図１６に示すように、ゲート電極４上に層間絶縁膜８が残るようにエッチングを行い、メサ部１ａの、層間絶縁膜８上に突出する部分を覆うゲート絶縁膜３を除去する。これにより、メサ部１ａのｎ⁺型エミッタ領域６およびｐ⁺型コンタクト領域７が露出される。

次に、図１７に示すように、基板おもて面に、トレンチ２を埋め込むように、エミッタ電極９となる例えばアルミニウム（Ａｌ）電極を堆積（形成）する。これにより、メサ部１ａの、層間絶縁膜８上に突出する部分（すなわちｎ⁺型エミッタ領域６およびｐ⁺型コンタクト領域７）とエミッタ電極９とのオーミックコンタクトが形成される。その後、基板裏面側に一般的な方法により、ｎ型フィールドストップ層１０、ｐ型コレクタ層１１およびコレクタ電極１２を形成することにより、図１に示すトレンチ型ＩＧＢＴが完成する。

上述した本発明のＩＧＢＴ構造においては、メサ部１ａが層間絶縁膜８とエミッタ電極９との界面からエミッタ電極９側に突出していることで、メサ部１ａのｎ^-型ドリフト層１（ｎ^-型ドリフト層１の、ｐ型ベース領域５との境界からメサ下部）の厚さが薄くなりＩＥ効果が小さくなるが、このＩＥ効果の低下分以上にＩＥ効果を向上させることができる程度にメサ部１ａの幅Ｌｍを狭めることができる。図１８は、本発明の実施の形態１にかかる半導体装置のオン電圧とターンオフ損失との関係を示す特性図である。図１８に示すように、本発明のＩＧＢＴ構造は、ＩＧＢＴの電力損失の指標であるオン電圧（Ｖｏｎ）−ターンオフ損失（Ｅｏｆｆ）のトレードオフを従来よりも向上させることができる。

以上、説明したように、実施の形態１によれば、隣り合うトレンチ間のメサ部を、層間絶縁膜とエミッタ電極との界面からエミッタ電極側へ突出させることにより、メサ部の上面を選択的に露出するコンタクトホールを設けない構成とすることができる。このため、トレンチ型ＩＧＢＴの製造工程におけるフォトリソグラフィによる複数回のパターニングのうち、幅の狭いコンタクトホールを形成するための最も微細なパターニングを行うことなく、トレンチ型ＩＧＢＴを作製（製造）することができる。このため、メサ部の幅を狭くしてＩＥ効果を増加させた場合においても、エミッタ電極とシリコン部（ｎ⁺型エミッタ領域およびｐ⁺型コンタクト領域）とのオーミックコンタクトを確実にとることができる。したがって、低損失なトレンチ型ＩＧＢＴを提供することができる。

また、実施の形態１によれば、コンタクトホールの次に微細なパターンとなるメサ部を、初期酸化膜の側壁にサイドウォールプロセスを用いて形成した絶縁膜をマスクとして形成するため、従来のようなメサ部を形成するための微細なパターニングを必要としない。
このため、幅の狭いメサ部を精度よく形成することができ、低損失なトレンチ型ＩＧＢＴを作製することができる。また、実施の形態１によれば、トレンチの側壁に斜めイオン注入を行うことにより、隣り合うトレンチ間のメサ部にｐ⁺型コンタクト領域を形成するため、斜めイオン注入の加速エネルギーおよびドーズ量を制御し、かつ高温で高速な熱処理によってｐ⁺型コンタクト領域を活性化させるため、メサ部の中央部に所定の幅のｐ⁺型コンタクト領域を形成することができる。これにより、不純物の横方向拡散などを原因とするラッチアップ耐量の低減を防止することができる。

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１９は、実施の形態２にかかる半導体装置の要部の構造を示す斜視図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、メサ部１ａがストライプ状に延びる方向（図１９においては紙面奥行方向）に、ｎ⁺型エミッタ領域１６とｐ⁺型コンタクト領域１７とが交互に繰り返し配置されたＩＧＢＴ構造を備える点である。すなわち、ｎ⁺型エミッタ領域１６およびｐ⁺型コンタクト領域１７は、ともにトレンチ２の側壁に沿って設けられたゲート絶縁膜３に接する。エミッタ電極９は、メサ部１ａの上面においてｎ⁺型エミッタ領域１６およびｐ⁺型コンタクト領域１７に接するとともに、トレンチ２の側壁においてｎ⁺型エミッタ領域１６およびｐ⁺型コンタクト領域１７に接する。

次に、実施の形態２にかかる半導体装置の製造方法について説明する。図２０，２１は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。まず、メサ部１ａの上部全体にｐ型ベース領域５を形成する工程までを、実施の形態１と同様の製造プロセスで行う（図３〜１２）。次に、エッチングにより窒化膜２３を除去する。次に、図２０に示すように、メサ部１ａの上部にゲート絶縁膜３越しに、例えば、プラズマドーピング法によりトレンチ２の側壁からボロンなどのｐ型不純物を導入する、またはイオン注入法により基板おもて面に対して７°の注入角度でのボロンなどのｐ型不純物を導入することで、メサ部１ａの上部全体にわたってｐ型ベース領域５の内部にｐ⁺型コンタクト領域１７を形成する。

次に、図２１に示すように、基板おもて面全体にレジストを塗布してレジスト膜２７を形成する。次に、フォトリソグラフィにより、レジスト膜２７をパターニングし、ｎ⁺型エミッタ領域６の形成領域を露出する。このとき、レジスト膜２７のパターンは、トレンチ２がストライプ状に延びる方向と直交する方向にストライプ状に延びるパターンとする。次に、レジスト膜２７をマスクとして、メサ部１ａの上部にゲート絶縁膜３越しに、例えば、プラズマドーピング法によりトレンチ２の側壁から砒素などのｎ型不純物を導入する、またはイオン注入法により基板おもて面に対して７°の注入角度で砒素などのｎ型不純物を導入することで、メサ部１ａの上部にｎ⁺型エミッタ領域１６を選択的に形成する。このとき、メサ部１ａの上部にすでに形成されているｐ⁺型コンタクト領域１７をｎ型不純物によって打ち返してｎ型に反転させることによりｎ⁺型エミッタ領域１６を形成する。その後、メサ部１ａに形成された不純物領域を活性化させる工程以降を実施の形態１と同様の製造プロセスで行うことにより、図１９に示すトレンチ型ＩＧＢＴが完成する。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｎ⁺型エミッタ領域とｐ⁺型コンタクト領域とを、メサ部がストライプ状に延びる方向に交互に繰り返し配置することにより、オン電圧の増加を抑えることができるとともに、ｐ⁺型コンタクト領域の面積を狭くすることができるため、飽和電流を小さくすることができ、短絡耐量を向上させることができる。

（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図２２は、実施の形態３にかかる半導体装置の要部の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、トレンチ２の内部に、層間絶縁膜１８によって電気的に絶縁された２つのゲート電極１４を備える点である。具体的には、トレンチ２の対向する側壁には、それぞれ側壁に沿ってゲート電極１４が設けられている。各ゲート電極１４は、それぞれ、ゲート絶縁膜３を介してメサ部１ａ（ｐ型ベース領域５およびｎ⁺型エミッタ領域６）に対向する。トレンチ２の内部において、ゲート電極１４の表面上および２つのゲート電極１４間には、層間絶縁膜１８が埋め込まれている。

次に、実施の形態３にかかる半導体装置の製造方法について説明する。図２３，２４は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。まず、トレンチ２の内部に埋め込んだゲート電極１４となるポリシリコン層を、その上面がメサ部１ａの上面よりも下方になるまで除去する工程までを、実施の形態１と同様の製造プロセスで行う（図３〜１１）。次に、図２３に示すように、ゲート電極１４上に、メサ部１ａの側面に沿って例えば窒化膜等のサイドウォール２８を形成する。

次に、図２４に示すように、サイドウォール２８をマスクとしてゲート電極１４をエッチングし、ゲート電極１４のサイドウォール２８直下の部分を残す。これにより、微細なパターニングを用いずに、トレンチ２の内部に２つのゲート電極１４を形成することができる。次に、熱処理により、２つのゲート電極間に埋め込むように、ゲート電極１４の上に層間絶縁膜１８となる酸化膜を形成する。層間絶縁膜１８を形成する方法は実施の形態１と同様である。その後、メサ部１ａに不純物領域（ｐ型ベース領域５など）を形成する工程以降を実施の形態１と同様の製造プロセスで行うことにより、図２２に示すトレンチ型ＩＧＢＴが完成する。

以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、ゲート絶縁膜の、トレンチの底面に沿った部分において、ゲート絶縁膜とゲート電極とが接する面積が小さくなるため、ミラー効果により利得倍され入力容量として機能するゲート−コレクタ間容量を低減することができる。
これによりスイッチング特性を向上させることができる。

（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について、図１，２を参照して説明する。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲート絶縁膜３の材料として、シリコン酸化膜（ＳｉＯ₂）に代えて、シリコン酸化膜よりも誘電率の高い高誘電率（Ｈｉｇｈ−Ｋ）材料を用いている点である。Ｈｉｇｈ−Ｋ材料とは、例えば酸化ハフニウム（ＨｆＯ₂）、ハフニウムシリケート（ＨｆＳｉＯ）、酸化ランタン（Ｌａ₂Ｏ₃）、ランタンアルミネート（ＬａＡｌＯ₃）、酸化セリウム（ＣｅＯ₂）である。一般的に、ＩＧＢＴはゲート絶縁膜を薄くすることでチャネルに電子を多く集めることができ、電気駆動力を増大させることができるが、ゲート絶縁膜を薄くすることでゲート耐圧の確保が難しくなる。そこで、実施の形態４においては、ゲート絶縁膜３の材料としてＨｉｇｈ−Ｋ材料を用いる。このようにゲート絶縁膜３の材料としてＨｉｇｈ−Ｋ材料を用いることで、ゲート絶縁膜３の厚さを薄くすることなくチャネルに電子を多く集めることができるため、電気駆動力を増大させることができる。また、ゲート絶縁膜３の厚さを薄くしないため、ゲート耐圧を確保することができる。

実施の形態４にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、ゲート絶縁膜３を形成するための熱処理工程に代えて、ゲート絶縁膜３となるＨｉｇｈ−Ｋ膜を堆積する工程を行えばよい。

また、ゲート絶縁膜３を酸化膜に代えてＨｉｇｈ−Ｋ膜とした場合、ゲート−コレクタ間容量が増加し、スイッチング特性が劣化する。そこで、酸化膜からなるゲート絶縁膜３の一部を、シリコン酸化膜に代えてＨｉｇｈ−Ｋ材料からなるＨｉｇｈ−Ｋ膜としてもよい。図２５は、実施の形態４にかかる半導体装置の別の一例の要部の構造を示す断面図である。具体的には、図２５に示すように、ゲート絶縁膜の、トレンチ２の底面に沿った部分をシリコン酸化膜３１とし、トレンチ２の側壁に沿った部分の少なくとも一部をＨｉｇｈ−Ｋ膜３２とする。図２５には、ゲート絶縁膜の、トレンチ２の側壁に沿った部分全体をＨｉｇｈ−Ｋ膜３２とした場合を示している。このように、ゲート絶縁膜の、ゲート電極４の直下（コレクタ電極１２側）の部分をＨｉｇｈ−Ｋ材料ではなくシリコン酸化膜３１とすることで、ミラー効果を抑制することができる。

実施の形態４にかかる半導体装置の別の一例の製造方法は、実施の形態１にかかる半導体装置の製造方法において、酸化膜のみからなるゲート絶縁膜を形成するための熱処理工程に代えて、トレンチ２の側壁にＨｉｇｈ−Ｋ膜３２を形成した後に、熱処理によりトレンチ２の底面にシリコン酸化膜３１を形成する工程を行えばよい。具体的には、シリコン酸化膜３１およびＨｉｇｈ−Ｋ膜３２からなるゲート絶縁膜を形成するにあたって、まず、トレンチ２の内壁に沿ってＨｉｇｈ−Ｋ膜３２を堆積した後、トレンチ２の側壁にＨｉｇｈ−Ｋ膜３２が残るように例えば異方性ドライエッチングを行う。次に、熱処理により、トレンチ２の底面にシリコン酸化膜３１を形成する。

以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態４によれば、ゲート絶縁膜の全体または一部をＨｉｇｈ−Ｋ膜とすることで、ゲート耐圧を維持した状態で、電気駆動力を増大させることができる。

（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図２６は、実施の形態５にかかる半導体装置の要部の構造を示す断面図である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲート絶縁膜３の、トレンチ２の底面に沿った部分の少なくとも一部の厚さを厚くしている点である。具体的には、図２６に示すように、ゲート絶縁膜３の、トレンチ２の底面に沿った部分の少なくとも一部を、ゲート絶縁膜３の他の部分よりも厚さの厚い局部酸化（ＬＯＣＯＳ）膜３３とする。ゲート絶縁膜３の他の部分とは、ゲート絶縁膜３の、トレンチ２の側壁に沿った部分、およびゲート絶縁膜３の、トレンチ２の底面に沿った部分のＬＯＣＯＳ膜３３以外の部分である。このようにＬＯＣＯＳ膜３３を設けることで、ゲート−コレクタ間容量を低減することができるため、スイッチング特性を向上させることができる。

実施の形態５にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、ゲート絶縁膜３の形成後、ゲート電極４となるポリシリコン層を堆積する前に、一般的なＬＯＣＯＳ法により、ゲート絶縁膜３の、トレンチ２の底部に沿った部分の一部をＬＯＣＯＳ膜３３にすればよい。

以上、説明したように、実施の形態５によれば、実施の形態１と同様の効果を得ることができる。

（実施の形態６）
次に、実施の形態６にかかる半導体装置の構造について説明する。図２７は、実施の形態６にかかる半導体装置の要部の構造を示す断面図である。実施の形態６にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、シリコン酸化膜（ＳｉＯ₂）からなるゲート絶縁膜の一部を、シリコン酸化膜に代えてシリコン酸化膜よりも誘電率の低い低誘電率（Ｌｏｗ−Ｋ）材料からなるＬｏｗ−Ｋ膜とする点である。Ｌｏｗ−Ｋ材料とは、例えば炭素を含む二酸化珪素（ＳｉＯＣ、ＳｉＯＣＨ）である。具体的には、図２７に示すように、ゲート絶縁膜３の、トレンチ２の底面に沿った部分をＬｏｗ−Ｋ膜３４とし、トレンチ２の側壁に沿った部分をシリコン酸化膜３５とする。このように、ゲート絶縁膜の、ゲート電極４の直下の部分を酸化膜ではなくＬｏｗ−Ｋ膜３４とすることで、実施の形態５と同様にゲート−コレクタ間容量を低減することができる。

実施の形態５にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、酸化膜のみからなるゲート絶縁膜を形成するための熱処理工程に代えて、トレンチ２の側壁にシリコン酸化膜３５を形成した後に、トレンチ２の底面にＬｏｗ−Ｋ膜３４を形成する工程を行えばよい。具体的には、Ｌｏｗ−Ｋ膜３４およびシリコン酸化膜３５からなるゲート絶縁膜を形成するにあたって、まず、熱処理によりトレンチ２の内壁にシリコン酸化膜３５を形成する。次に、フォトリソグラフィにより、シリコン酸化膜３５の、トレンチ２の底面に沿った部分を除去して、トレンチ２の底面を露出させる。
次に、トレンチ２の底面にＬｏｗ−Ｋ膜３４を堆積する。

以上、説明したように、実施の形態６によれば、実施の形態１，５と同様の効果を得ることができる。

（実施の形態７）
次に、実施の形態７にかかる半導体装置の構造について説明する。図２８は、実施の形態７にかかる半導体装置の要部の構造を示す断面図である。実施の形態７にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、ｎ^-型ドリフト層１の内部の、トレンチ２の底面との境界に、ゲート絶縁膜３を介してゲート電極１４の少なくとも一部と対向するようにｐ型領域１９を設けている点である。具体的には、図２８に示すように、ｐ型領域１９は、トレンチ２の一方の側壁側のゲート電極１４の直下から、トレンチ２の他方の側壁側のゲート電極１４の直下にわたって設けられ、ゲート絶縁膜３を介してゲート電極１４および層間絶縁膜１８に対向する。このようにｐ型領域１９を設けることにより、ｎ^-型ドリフト層１に空乏層が伸びるため、所望の耐圧を確保することができる。

実施の形態７にかかる半導体装置の製造方法は、実施の形態３にかかる半導体装置の製造方法において、ゲート絶縁膜３の形成後、ゲート電極１４となるポリシリコン層を堆積する前に、トレンチ２の底面の表面層にｐ型領域１９を形成する工程を行えばよい。ｐ型領域１９を形成する方法として、例えば、トレンチ２の底面にゲート絶縁膜３越しに、トレンチ２の底面に対して例えば０°以上７°以下程度の注入角度ボロンなどのｐ型不純物をイオン注入すればよい。

以上、説明したように、実施の形態７によれば、実施の形態１，３と同様の効果を得ることができる。

（実施の形態８）
次に、実施の形態８にかかる半導体装置の構造について説明する。図２９は、実施の形態８にかかる半導体装置の要部の構造を示す断面図である。実施の形態８にかかる半導体装置が実施の形態３にかかる半導体装置と異なる点は、トレンチ２の対向する側壁に沿ってそれぞれ設けられた２つのゲート電極（以下、第１ゲート電極とする）１４間に、さらに複数の第２ゲート電極４１を備える点である。すなわち、トレンチ２の内部に、層間絶縁膜１８によって電気的に絶縁された少なくとも３つのゲート電極が設けられている。第１ゲート電極１４と第２ゲート電極４１との間および隣り合う第２ゲート電極４１間には、層間絶縁膜１８が埋め込まれている。

第１，２ゲート電極１４，４１は、例えばトレンチ２がストライプ状に延びる方向（紙面奥行方向）と直交する方向に所定間隔で配置され、かつトレンチ２がストライプ状に延びる方向にストライプ状に延びている。第１ゲート電極１４は、ゲート制御に寄与する。
第２ゲート電極４１は、第１ゲート電極１４と異なる電位をもっていてもよい。具体的には、第２ゲート電極４１を、第１ゲート電極１４の電位からエミッタ電極９の電位までの浮遊電位とすることで、第２ゲート電極４１がフィールドプレートとして機能し、耐圧が向上する。また、第２ゲート電極４１をエミッタ電極９と同電位とすることで、ターンオンｄｉ／ｄｔ制御性の向上も見込める。

実施の形態８にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、トレンチ２の内部に堆積したポリシリコン層をエッチングして２つの第１ゲート電極１４を形成する工程の際に、２つの第１ゲート電極１４の他に、さらに１つ以上の第２ゲート電極４１が形成されるようにポリシリコン層をパターニングすればよい。

以上、説明したように、実施の形態８によれば、実施の形態３と同様の効果を得ることができる。

（実施の形態９）
次に、実施の形態９にかかる半導体装置の製造方法について説明する。図３０，３１は、実施の形態９にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態９にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、基板おもて面側にトレンチ２を形成する前に、基板おもて面の表面層にｐ型ベース領域１５を形成する点である。実施の形態９においては、ｐ型ベース領域１５を形成するための第１イオン注入を、例えば基板おもて面に対して略垂直する注入角度で行う。第１イオン注入の注入角度を基板おもて面に対して略垂直とした場合、ｐ型ベース領域１５の、メサ部１ａの上面からの深さは、メサ部１ａの中央部側および側面側ともに略等しくなる。

具体的には、まず、図３０に示すように、ｎ^-型ドリフト層１となる例えばｎ^-型シリコン基板を用意し、例えばボロンのイオン注入により、ｎ^-型シリコン基板のおもて面の表面層にｐ型ベース領域１５を形成する。次に、図３１に示すように、基板おもて面に形成した窒化膜２３をマスクとしてエッチング５４を行い、基板おもて面からｐ型ベース領域１５を貫通してｎ^-型ドリフト層１に達するトレンチ２を形成する。これにより、隣り合うトレンチ２間のメサ部１ａにｐ型ベース領域１５が残る。その後、斜めイオン注入（第２イオン注入）によりメサ部１ａにｐ⁺型コンタクト領域７を形成する工程以降を実施の形態１と同様の製造プロセスで行うことにより、図１に示すトレンチ型ＩＧＢＴが完成する。

以上、説明したように、実施の形態９によれば、実施の形態１と同様の効果を得ることができる。

以上において本発明は種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や表面濃度等は要求される仕様等に応じて種々設定される。また、上述した実施の形態２〜６，９では、実施の形態１のＩＧＢＴ構造に適用した場合を例に説明しているが、他の実施の形態のＩＧＢＴ構造に適用した場合においても同様の効果を奏する。また、上述した実施の形態７，８では、実施の形態３のＩＧＢＴ構造に適用した場合を例に説明しているが、他の実施の形態のＩＧＢＴ構造に適用した場合においても同様の効果を奏する。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

１ ｎ^-型ドリフト層
１ａ メサ部
２ トレンチ
３ ゲート絶縁膜
４ ゲート電極
５ ｐ型ベース領域
６ ｎ⁺型エミッタ領域
７ ｐ⁺型コンタクト領域
８ 層間絶縁膜
９ エミッタ電極
１０ ｎ型フィールドストップ層
１１ ｐ型コレクタ層
１２ コレクタ電極
Ｌｇ トレンチの幅
Ｌｍ メサ部の幅

Claims (10)

1. 第１導電型の半導体基板のおもて面に設けられた複数のトレンチと、
   前記トレンチの内部に、前記トレンチの内壁に沿って設けられた第１絶縁膜と、
   前記トレンチの内部の、前記第１絶縁膜の内側に設けられたゲート電極と、
   隣り合う前記トレンチの間のメサ部に設けられ、前記トレンチの側壁に沿って設けられた前記第１絶縁膜を介して前記ゲート電極に対向する第２導電型の第１半導体領域と、
   前記第１半導体領域の内部に設けられた第１導電型の第２半導体領域と、
   前記トレンチの内部の、前記ゲート電極上に設けられた第２絶縁膜と、
   前記第１半導体領域および前記第２半導体領域に接する第１電極と、
   前記半導体基板の裏面に設けられた第２導電型半導体層と、
   前記第２導電型半導体層に接する第２電極と、
   を備え、
   前記メサ部の前記第１電極側の端部は、前記第２絶縁膜と前記第１電極との界面から前記第１電極側に突出しており、
   前記第１電極は、前記メサ部の突出した部分の表面全体に接して、前記第１半導体領域および前記第２半導体領域に接続され、
   前記メサ部の幅は、３．０μｍ以下であり、
   前記メサ部の幅をＬｍとし、前記トレンチの幅をＬｇとしたときに、Ｌｍ／（Ｌｇ＋Ｌｍ）＜０．５を満たし、
   前記トレンチの内部には、前記第２絶縁膜によって電気的に絶縁された少なくとも３つの前記ゲート電極が設けられており、
   複数の前記ゲート電極は、前記トレンチが並ぶ方向に所定間隔で配置され、前記トレンチの底面に平行な方向に前記第２絶縁膜を挟んで対向し、
   複数の前記ゲート電極のうち、前記第１絶縁膜を介して前記第１半導体領域に対向する第１ゲート電極はゲート電位であり、
   複数の前記ゲート電極の、前記第１ゲート電極を除く第２ゲート電極のうち、少なくとも１つの前記第２ゲート電極は、前記第１ゲート電極の電位から前記第１電極の電位までの浮遊電位であることを特徴とする半導体装置。
2. 前記メサ部の、前記第２絶縁膜と前記第１電極との界面から前記第１電極側に突出した部分の厚さは、０．１μｍ以上であることを特徴とする請求項１に記載の半導体装置。
3. 前記トレンチの深さは、３．０μｍ以上であることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１半導体領域の深さは、前記メサ部の側面側よりも前記メサ部の中央部側で浅いことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
5. 複数の前記トレンチは、ストライプ状に配置されていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
6. 前記第１半導体領域と前記第２半導体領域とは、前記メサ部の突出した部分において、前記メサ部がストライプ状に延びる方向に交互に繰り返し配置されていることを特徴とする請求項５に記載の半導体装置。
7. 前記第１絶縁膜は、シリコン酸化膜よりも誘電率の高い絶縁膜からなることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. 前記第１絶縁膜は、底面および側壁に沿って酸化膜があり、当該側壁に沿って設けられた部分の少なくとも一部がシリコン酸化膜よりも誘電率の高い絶縁膜からなることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
9. 前記第１絶縁膜は、底面および側面に沿って酸化膜があり、当該底面に沿って設けられた部分の少なくとも一部がシリコン酸化膜よりも誘電率の低い絶縁膜からなることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
10. 前記第１半導体領域の内部に選択的に設けられた、前記第１半導体領域よりも不純物濃度が高い第２導電型の第４半導体領域をさらに備え、
    前記第４半導体領域は、前記第２半導体領域に接し、かつ前記トレンチを離して、前記メサ部に設けられ、
    前記第２半導体領域は、前記第４半導体領域と前記トレンチとの間に配置され、前記トレンチの側壁の前記第１絶縁膜に接することを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。

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