CN103579302A - 碳化硅器件中的降低的偏压温度不稳定性的半导体器件和方法 - Google Patents

碳化硅器件中的降低的偏压温度不稳定性的半导体器件和方法 Download PDF

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Abstract

本公开涉及碳化硅器件中的降低的偏压温度不稳定性的半导体器件和方法。一种系统包括碳化硅(SiC)半导体器件以及包封SiC半导体器件的气密密封封装。气密密封封装配置成保持SiC半导体器件附近的特定气氛。此外，特定气氛将操作期间的SiC半导体器件的阈值电压的偏移限制到小于1V。

Description

碳化硅器件中的降低的偏压温度不稳定性的半导体器件和方法
技术领域
本文所公开主题涉及半导体器件，以及更具体来说，涉及碳化硅半导体器件。
背景技术
对于诸如硅(Si)或碳化硅(SiC)晶体管之类的半导体器件，偏压温度不稳定性(BTI)可引起器件性能的极大可变性。例如，具体来说，负偏压温度不稳定性(NBTI)可引起工作在特定条件下的SiC器件的阈值电压的显著变化或漂移，例如在延长时间段中的负偏压和/或升高温度。SiC器件中的NBTI被认为是界面电荷捕获(例如氧化物电荷)的结果，该界面电荷捕获例如可能是由于在升高温度并且在特定偏压条件下使器件操作延长时间段而引起。例如，由于NBTI，SiC金属氧化物半导体场效应晶体管(MOSFET)在经受组合电压和温度负荷时可遭遇阈值电压偏移。
在某些情况下，上述NBTI可使SiC器件的阈值电压偏移(例如减小)到器件甚至在没有所施加栅极-源极电压的情况下也可变为导电的点，从而将常闭器件变换为常开器件。因此，NBTI显著影响SiC器件的可靠性和性能。大量研究已经集中到设计上，以便缓解Si器件中的BTI问题，以及在某些情况下，在Si中减轻或消除了BTI问题。但是，存在Si与SiC器件之间的显著行为差异，并且因此，用于减轻Si中的问题的机制不易转化到SiC。因此，对SiC器件中的NBTI的行业认可解决方案仍有待确定。相应地，减轻SiC器件中的NBTI问题是特别期望的，以便利用SiC可提供给某些系统和应用的独特工作特性(例如较高工作温度、改进的机械性质、改进的电性质等)。
发明内容
在一个实施例中，一种系统包括碳化硅(SiC)半导体器件以及包封SiC半导体器件的气密密封封装。气密密封封装配置成保持SiC半导体器件附近的特定气氛。此外，特定气氛将操作期间的SiC半导体器件的阈值电压的偏移限制到小于1 V。
根据一方面，所述特定气氛包括真空。
根据另一方面，所述真空包括小于大约1托的压强。
根据再另一方面，所述真空包括大约0.1托的压强。
根据再另一方面，所述特定气氛包括氩、氦、氮、氪、氙或者它们的组合。
根据再另一方面，所述SiC半导体器件包括金属氧化物场效应晶体管(MOSFET)。
根据再另一方面，所述SiC半导体器件包括绝缘栅双极晶体管(IGBT)、MOS控制晶闸管或者栅控晶闸管。
根据再另一方面，所述SiC半导体器件的阈值电压的偏移产生于以升高温度、升高偏压或者两者来操作所述SiC半导体器件时的所述SiC半导体器件中的偏压温度不稳定性(BTI)。
根据再另一方面，所述特定气氛将所述SiC半导体器件的阈值电压的偏移限制到小于大约0.8 V。
根据再另一方面，所述特定气氛将所述SiC半导体器件的阈值电压的偏移限制到小于大约0.5 V。
根据再另一方面，所述SiC半导体器件配置成工作在高于175℃的温度。
根据再另一方面，所述SiC半导体器件配置成工作在高于300℃的温度。
在另一个实施例中，金属氧化物场效应晶体管(MOSFET)器件包括设置在MOSFET器件周围的外壳。外壳配置成将MOSFET器件围绕在相对于外壳外部的环境的减压环境中。此外，减压环境降低操作期间的MOSFET器件的阈值电压偏移。
根据一方面，所述MOSFET的阈值电压偏移是在以升高温度和/或升高偏压将所述MOSFET操作延长时间段期间的负偏压温度不稳定性(NBTI)的结果。
根据另一方面，所述减压环境包括减压的惰性气体，所述惰性气体包括氦、氩或氮。
根据再另一方面，所述减压环境将所述阈值电压偏移减小到小于大约1 V。
在另一个实施例中，一种方法包括提供碳化硅(SiC)电气器件，并且将SiC电气器件密封在压强小于大约10托的气氛下的封装中。该气氛抑制在以升高温度、升高偏压或者两者使SiC电气器件操作延长时间段时的负偏压温度不稳定性(NBTI)。
根据一方面，所述气氛基本上由一种或多种惰性气体组成。
根据另一方面，所述气氛包括空气。
根据再另一方面，抑制所述NBTI，使得由于所述NBTI造成的所述SiC电气器件的阈值电压偏移小于大约1伏。
附图说明
通过参照附图阅读以下详细描述，将会更好地理解本发明的这些及其它特征、方面和优点，附图中，相似标号在附图中通篇表示相似部件，附图包括：
图1是按照本方式的一个实施例的SiC MOSFET的示意截面图；
图2是在电压和温度负荷之前和之后的作为常规MOSFET的栅电压的函数的漏电流的图表；
图3是按照本方式的一个实施例、在正常气氛下和真空下的器件的阈值电压的变化的图表；
图4是示出按照本方式的一个实施例、用于构造SiC器件以及将SiC器件密封在真空封装中的过程的一个实施例的流程图；
图5是示出按照本方式的一个实施例、用于构造SiC器件并且在真空中使用器件的过程的一个实施例的流程图；
图6是按照本方式的一个实施例、在减压空气下和减压的氩下的器件的阈值电压的变化的图表；以及
图7是示出按照本方式的一个实施例、用于构造SiC器件以及将SiC器件密封在惰性气氛下的封装中的过程的一个实施例的流程图。
Figure 513394DEST_PATH_IMAGE001
具体实施方式
下面将描述一个或多个具体实施例。为了提供这些实施例的简要描述，本说明书中可能没有描述实际实现的所有特征。应当理解，在任何这种实际实现的开发中，如同任何工程化或设计项目中那样，必须进行许多实现特定的判定以便实现开发人员的特定目标，例如符合系统相关和业务相关约束，这些约束可对每个实现而改变。此外，应当理解，这种开发工作可能是复杂且费时的，但仍然是获益于本公开的技术人员进行的设计、制作和制造的日常事务。
在介绍本发明的各个实施例的元件时，限定词“一”、“一个”、“该”和“所述”预计表示存在元件的一个或多个。术语“包含”、“包括”和“具有”预计是包括在内，并且表示可存在除了列示元件之外的附加元件。  
如上所述，诸如NBTI之类的BTI对半导体器件可靠性带来难题。应当理解，与BTI现象关联的物理学和化学是复杂的。因此，虽然BTI的准确机制可能没有被完全理解，但是当前实施例提供用于抑制(例如降低、限制、减轻或消除)半导体器件(例如SiC MOSFET)的操作期间的诸如NBTI之类的BTI的系统和方法。具体来说，本方式涉及控制操作期间围绕器件的局部气氛。如以下详细提出，在某些实施例中，半导体器件可封装成使得真空环境可在操作期间保持在器件周围。在其它实施例中，半导体器件可封装成使得惰性气氛在操作期间保持在器件周围。在又一些实施例中，半导体器件可在其中它们在操作期间经受真空的应用(例如空间相关应用、测试室应用等)中被利用。相应地，使用当前所公开方式，可将BTI显著降低到可容许等级(例如大约十分之几伏特而不是大约几伏特)。
虽然以下公开一般可集中于SiC MOSFET中的NBTI，但是应当理解，本文所述的用于缓解BTI的解决方案和技术可适用于其它半导体器件，例如绝缘栅双极晶体管(IGBT)、MOS控制晶闸管和栅控晶闸管。为了便于说明，MOS控制晶闸管(MCI)可包括内置于结构中的两个MOSFET，并且可对因BTI效应引起的阈值电压(VTH)的偏移敏感。还预期本文详述的技术将还缓解在正偏压下发生的称作VTH效应的与正偏压阈值不稳定性(PBTI)相关的效应。
鉴于以上所述，图1示出按照本方式的一个示例实施例的金属氧化物半导体场效应晶体管(MOSFET) 100。在某些实施例中，所示MOSFET 100可以是设计成用于高温操作(例如，高于大约125℃、高于大约175℃和/或高于大约300℃)的SiC基MOSFET。另外，所示MOSFET 100可使用标准微电子制作过程来制作。这些过程可包括例如光刻、膜沉积/生长方法(例如物理和化学气相沉积、镀、氧化等)、晶体生长方法以及湿式和干式蚀刻方法。所示MOSFET 100包括衬底102，衬底102可由诸如碳化硅(SiC)之类的半导体材料制成。衬底102可以是半导体芯片或晶圆，其限定主表面104以及通常从表面延伸到衬底102中的表面法线方向或“厚度方向”t。应当理解，图1意在示出MOSFET 100的各种组件的相对位置，而不应当被理解为暗示这些组件的相对比例或尺寸。
所示表面104支承栅电极106。另外，所示栅电极106设置在与衬底102的表面104直接接触的绝缘层108(它又可称作栅氧化物或者栅介电层)上。绝缘层108一般可由诸如二氧化硅(SiO2)之类的电绝缘材料制成。此外，所示绝缘层108沿表面104延伸，并且可延伸到直至接触层126的任何点。栅电极106可包括多晶硅层107，并且还可包括例如由导电材料(例如金属和/或硅化物)所形成的低电阻层109。栅电极106可配置成接收栅电压VG。  
所示衬底102还限定与漏电极112相接触的第二表面110，漏电极112一般配置成接收漏电压VD。应当注意，图1是单MOSFET单元的示意截面图，并且全MOSFET器件通常包含相互紧挨着定位的共享共同栅电极106和漏电极112的大量单元。
除了阱区116之外，所示衬底102还包括漂移区114，阱区116设置成与漂移区114相邻并且接近表面104。漂移区114可掺杂有第一掺杂剂类型，并且具有带第一多数电荷载流子的第一导电类型，而阱区116可掺杂有第二掺杂剂类型，并且具有带第二多数电荷载流子的第二导电类型。例如，在SiC衬底102中，第一掺杂剂类型可以是氮和磷中的一个或多个(“n型掺杂剂”)，而第二掺杂剂类型可以是铝、硼、镓和铍中的一个或多个(“p型掺杂剂”)，从而分别产生n掺杂和p掺杂区。对于这种实施例，第一和第二多数电荷载流子将分别是电子和空穴。
所示衬底102还包括具有第一导电类型(图1中为n型)的源接触区122。阱区116可设置成接近接触区122，使得阱区116中可包括设置成接近栅电极106的沟道区118。例如，沟道区118可在栅电极106之下沿表面104延伸(其中“在…之下”表示还沿着厚度方向t)。另外，有时称作层间介电质(ILD)的介电层120可设置在栅电极106和绝缘层108之上。在一个示例中，介电层是包括磷硅酸盐玻璃(PSG)的材料。 
在一个实施例中，源接触区122可设置成与表面104相邻，并且阱区116可围绕源接触区122。在某些实施例中，衬底102还包括具有第二导电类型(例如，图1中为p型)的体接触区125。在所示实施例中，体接触区125设置成与阱区116以及与表面104相邻。源电极124(例如由诸如铝之类的金属所形成)可设置在源接触区122和体接触区125之上，并且可配置成接收源电压VS。此外，源电极124可与源接触区122以及体接触区125电接触。例如，在所示实施例中，源电极124与源接触区122和体接触区125之间的电接触经由接触层126(例如由镍或另一种适当金属所形成)进行。  
应当理解，所示封装130可包括用于保持SiC器件附近的特定气氛132(例如压强和/或气体成分)的气密密封封装(例如集成电路封装)或外壳(例如真空室或另一适当的室)。应当理解，在某些实施例中，封装130可符合器件100的形状，如图1所示，而在其它实施例中，封装130可以是任何适当形状。在某些实施例中，封装130内部的压强可小于大约760托，小于大约500托，小于大约100托，小于大约10托，小于大约1托，小于大约0.1托，或者大约10-7托。在某些实施例中，封装130内部的压强可在大约0.001托与大约10托之间，大约0.01托与大约1托之间，大约0.05托与大约0.5托之间，或者大约0.1托。此外，应当理解，作为减压的补充或替代，封装130可填充有特定气体或者气体混合物。例如，在某些实施例中，封装130可保持MOSFET 100周围的气氛132，其中包括减压(例如，小于760托，大约0.1托，或者大约10-7托)的室内空气。在某些实施例中，封装130可保持MOSFET 100周围的气氛132，其中包括减压(例如大约1托或者大约0.1托)的诸如氩、氮、氦、氪、氙或者另一种适当惰性气体之类的惰性气体。在其它实施例中，封装130可保持MOSFET 100周围的气氛132，其中包括略小于大气压(例如在大约500托与大约750托之间)的惰性气体(例如氩、氮、氦、氪、氙或者另一种适当惰性气体)。
在某些实施例中，封装130可由适合于保持SiC器件(例如MOSFET 100)附近的气氛132(例如真空或者惰性气氛)的金属、聚合物或者复合材料来构造。例如，在某些实施例中，封装130可由接合或熔合在一起以提供气密密封金属封装130的多个金属件来构造。通过具体示例，在某些实现中，SiC器件100可放置在真空炉(例如从SST International(Downey，CA)可得到的型号3140或3150)中供密封。通过另一特定示例，在某些实施例中，封装130可包括多个金属件，其在加热器件100和封装130之前在处于真空炉的室中的同时被保持在SiC器件100周围，该真空炉的室被排空到减压(例如在毫托或微托范围中)。在这种实施例中，在将真空炉的室加热到适当温度之后，封装130边缘(或者已经熔化的边缘附近的封装130的部分)附近的焊料可沿缝注入到适当位置，以便在冷却时形成封装130的件之间的气密密封。在其它实施例中，金属封装130的金属件可在可控减少的气氛下相互焊接到SiC器件周围。例如，缝密封剂(例如，从Polaris Electronics Corp.可得到的Venus III?或Venus IV?缝密封剂或者其它适当的密封系统)可用于在减压(例如在毫托或微托范围中)和/或惰性气氛下手动、自动或者半自动地将金属封装130的两件或更多件共同焊接在SiC器件100周围。在其它实施例中，封装130可包括由一个或多个刚性(例如金属、聚合物或复合)材料所制成的两件或更多件。在这类实施例中，封装130和SiC器件100可放置在真空室(例如，提供真空和/或惰性气氛)中，使得封装130的刚性件可使用胶水、树脂、环氧树脂或者其它适当的密封材料来相互接合，以便在固化时提供气密密封封装130。在又一些实施例中，SiC器件100可放置在配置成在SiC器件100周围提供特定(例如减压和/或惰性)气氛的室内部，同时分段或一体式聚合物层被施加到并且密封在SiC器件100周围，以便提供气密密封封装130。
在操作期间，MOSFET 100一般可充当开关。当电压差VDS=VD-VS施加在漏电极112与源电极124之间时，那些所谓电极之间的输出电流(IDS)能够通过施加到栅电极106的输入电压VGS来调制或控制，其中VGS=VG-VS。对于小于MOSFET 100的“阈值电压”(VTH)的栅电压VG，电流IDS通常保持在零左右，但是较小的泄漏电流甚至对于低于阈值电压的栅电极也可存在。阈值电压VTH是MOSFET 100的尺寸、材料和掺杂等级等的函数，并且MOSFET通常设计成使得呈现预定阈值电压VTH。结合了MOSFET 100的电路则能够设计成预计(预定)阈值电压VTH。  
应当理解，MOSFET的阈值电压(VTH)不是唯一地被限定。存在至少五种用于测量VTH的不同技术，以及对于一个具体示例，它们不一定产生完全相同的结果。本文所采用的方法称作“阈值漏电流方法”，其中在所指定漏电流下的栅电压被当作阈值电压。
包括硅或SiC MOSFET的常规MOSFET被发现在经受栅电极与源电极106、124之间的电位差时以及特别是在升高温度下对于延长时间段经受这个电位时遭遇因NBTI引起的阈值电压的偏移。具体来说，如所述，负偏压温度不稳定性(NBTI)是SiC器件的问题。示出这个阈值电压偏移的一个示例，图2是在电压和温度负荷之前和之后的作为常规MOSFET的栅电压的函数的漏电流的图表140。也就是说，图2示出没有上述封装130并且在大气条件(例如大约760托的室内空气)下进行操作的负荷SiC MOSFET器件中的NBTI效应。  
针对图2，当表征SiC MOSFET器件中的NBTI现象时，可使用作为“亚阈值技术”的一种变型的阈值漏电流方法。下面提出用于生成图2的图表140所示数据的示例测试条件。在某些实施例中，测试条件可以是使得在恒定负荷温度下对MOSFET进行传递曲线测量。例如，首先，可将栅电压保持在恒定-20伏特(V)长达15分钟，并且可将VDS保持在0 V。然后，小恒定电压可施加在源极和漏极端子之间(例如大约100 mV)，并且栅电压可从-10 V扫动到+10 V，即，足够大以捕获MOSFET的较低电流范围(例如在这个具体情况下小于0.1毫微安培)直到饱和电流(例如大约16毫安培)的范围，从而限定图2所示的“负极接头(post neg)”传递曲线142。然后可将+20 V的恒定电压栅极正负荷偏压施加到栅极长达额外15分钟，其中VDS=0 V。最后，栅电压的类似反向扫动可从+10 V进行到-10 V，以便捕获“正极接头(post pos)”传递曲线144，其中小恒定电压施加在源极与漏极端子之间(例如大约100 mV)。  
由于实际原因，将10微安培用作VTH确定的选择的阈值漏电流。例如，它足够小以驻留在半对数传递曲线的线性亚阈值部分，并且足够大以准确地测量数据并且易于从数据中提取。用于数据收集的MOSFET参数和测试条件如下：VDS=0.1 V；温度=175°C；栅氧化物厚度(Tox) = 500埃，器件有效面积=0.067 cm2；一个MOS单元的面积=1.6E-4 cm2；一个MOS单元的沟道宽度与长度比(W/L)=6900。对较大或较小器件缩放阈值漏电流对器件有效面积、一个MOS单元的面积和W/L具有线性相关性。但是，应当注意，阈值电流随栅氧化物厚度(Tox)逆向地缩放。
相应地，图2示出正和负栅偏压负荷之后的阈值电压的漂移或偏移(例如，IDS显著增加的情况下的电压的偏移)。垂直标度是漏电流(安培)，水平标度是栅-源电压(伏特)。因此，阈值电压偏移表示偏压温度不稳定性(BTI)的效应的示例。VTH漂移被看作是在10微安培的源-漏电流下的VTH正电压负荷值与VTH负电压负荷值之间的电压差。在图2所示的示例中，VTH漂移大约为6.9 V。  
鉴于以上所述，图3包括按照本方式的一个示例、在不同气氛条件下因NBTI效应引起的SiC MOSFET器件的阈值电压的变化或偏移(例如ΔVTH)的图表150。具体来说，图3示出在大气条件(例如大约760托的室内空气)下的SiC MOSFET器件的ΔVTH以及真空(例如，小于大约0.1托、大约10-7托或者另一个适当的减压)中的SiC MOSFET器件的ΔVTH。为了得到图表150所示的数据，ΔVTH可在大气条件下在150℃对SiC MOSFET来确定(例如，如以上针对图2所述)。通过图表150的柱152所示，这个测量表示在大气条件下因NBTI效应引起的SiC MOSFET器件的大约1.0 V至大约1.1 V的ΔVTH。随后，SiC MOSFET器件可放置在减压(例如，小于大约0.1托、大约10-7托或者另一个适当的减压)下，并且可再次确定ΔVTH。通过图表150的柱154所示，这个测量表示在真空环境中因NBTI效应引起的SiC MOSFET器件的大约0.3 V至大约0.4 V的ΔVTH。
因此，图3清楚地示出，在大气条件下产生于SiC MOSFET器件中的NBTI的ΔVTH(例如，通过柱152所示)大于在真空下产生于SiC MOSFET器件中的NBTI的ΔVTH(例如，通过柱154所示)的两倍。相应地，在真空中操作SiC MOSFET器件看来明显地降低（例如阻止、减轻或消除）器件中的ΔVTH和/或BTI(例如NBTI)现象。在某些实施例中，通过本方式所取得的ΔVTH可小于1 V，小于0.8 V，小于0.5 V，小于0.4 V，小于0.3 V，小于0.2 V，或者小于0.1 V。此外，在某些实施例中，通过本方式所实现的减小的ΔVTH可以是对于没有使用当前所公开的减压技术的SiC所观测的ΔVTH的大约75%、50%、40%、30%、25%、10%或5%。还应当理解，由于BTI效应在典型SiC MOSFET中可引起大到数伏特(例如2 V至5 V)的ΔVTH，所以当前技术提供对器件可靠性的明显的改进。 
有鉴于此，设想本方式的一个实现涉及利用具有封装130的SiC MOSFET，如以上针对图1所述。也就是说，在某些实施例中，SiC器件、例如SiC MOSFET器件可封装成（例如使用封装130）使得SiC MOSFET在整个操作中保持在减压环境中。例如，来看图4，流程图示出用于使用封装130来抑制SiC MOSFET中的NBTI的过程160的一个实施例。所示过程160开始于构造(框162)碳化硅(SiC)半导体器件、例如图1所示的SiC MOSFET 100。在封装期间，SiC器件可密封(框164)在保持器件周围的真空(例如相对于大气压的减压)的封装(例如封装130)中。例如，在某些实施例中，SiC器件周围的气氛132的压强可小于大约700托，小于大约250托，小于大约75托，小于大约50托，小于大约5托，小于大约0.5托，或者小于大约0.05托。通过按照这种方式对SiC器件进行真空封装，当操作SiC器件时可通过真空或减压环境来抑制(框166)BTI(例如NBTI)。
但是，在其它实施例中，还设想本方式的另一个实现涉及将SiC器件用于包含真空环境的应用。也就是说，在某些实施例中，不是如上所述对SiC器件进行真空封装，器件而是可配置成在减压或者基本上没有压强的环境中进行操作。例如，来看图5，流程图示出用于抑制SiC器件中的NBTI的过程170的一个实施例。所示过程160开始于构造(框162)碳化硅(SiC)半导体器件、例如图1所示的SiC MOSFET 100，但是器件没有如上所述封装130。一旦构造，则可在真空中操作SiC器件(框174)，以便在操作期间抑制SiC器件中的BTI(例如NBTI)。例如，在某些实施例中，可在真空的空间(例如对于太空穿梭机和/或卫星应用)或者在减压环境(例如对于真空或压强测试室)中操作SiC MOSFET，以便在操作期间抑制器件中的NBTI。 
图6示出按照本方式的一个示例、在不同气氛条件下因NBTI效应引起的SiC MOSFET器件的ΔVTH的图表180。具体来说，图6示出在明显地减少的压强(例如小于大约0.1托或者大约10-7托)的空气下的SiC MOSFET器件的ΔVTH以及在减压的氩气氛132(例如小于大约760托、小于1托或者大约0.1托的氩)下的SiC MOSFET器件的ΔVTH。为了得到图表180所示的数据，ΔVTH可如以上针对图2所述在真空下在150℃对SiC MOSFET来确定。通过图表180的柱182所示，这个测量表示在真空下因NBTI效应引起的SiC MOSFET器件的大约0.2 V至大约0.3 V的ΔVTH。随后，SiC MOSFET器件可放置在减压的氩气氛132(例如，小于大约760托、大约1托或者大约0.1托)下，并且可再次确定ΔVTH。通过图表180的柱184所示，这个测量表示在惰性气氛132中因NBTI效应引起的SiC MOSFET器件的大约0.5 V至大约0.6 V的ΔVTH。  
因此，图6示出在减压惰性气氛132下产生于SiC MOSFET器件中的NBTI的ΔVTH(例如，通过柱184所示)仍然明显大于在更强真空下产生于SiC MOSFET器件中的NBTI的ΔVTH(例如，通过柱182所示)(例如，大约两倍)。相应地，在较强真空(例如小于1托、小于0.1托或者大约10-7托)气氛132中操作SiC MOSFET器件看来明显降低（例如阻止、减轻或消除）较高压强的一个或多个气体(例如，空气或惰性气氛，例如氩)的气氛132(例如大于1托或者0.1托)的器件中的ΔVTH和/或NBTI现象。但是，应当理解，与正常大气条件下的SiC器件的ΔVTH(例如，通过图3的柱152所示)相比，在减压的氩下的SiC器件的ΔVTH(例如，通过图4的柱164所示)仍然可表示针对NBTI的明显改进。在某些实施例中，通过存在减压惰性气氛132所取得的ΔVTH可小于1V，小于0.5 V，小于0.4 V，小于0.3 V，小于0.2 V，或者小于0.1 V。此外，在某些实施例中，通过存在减压惰性气氛132所实现的减小ΔVTH可以是对于没有使用当前所公开的惰性气氛132的SiC器件所观测的ΔVTH的大约75%、50%、40%、30%、25%、10%或5%。
有鉴于此，设想本方式的另一个实现涉及利用具有封装130的SiC MOSFET，如以上针对图1所述。例如，来看图7，流程图示出用于抑制具有封装130的SiC MOSFET中的NBTI的过程190的一个实施例。所示过程190开始于构造(框192)碳化硅(SiC)半导体器件、例如图1所示的SiC MOSFET 100。在封装期间，SiC器件可密封(框194)在保持器件周围的特定气氛132的封装(例如封装130)中。也就是说，在某些实施例中，SiC器件、例如SiC MOSFET器件可(例如由封装130)封装成使得SiC MOSFET保持在特定气氛132(例如，惰性气氛，例如氩、氦、氮、氪、氙或者另一种适当气体)中。例如，在某些实施例中，SiC器件的封装130可在将封装130密封在SiC器件周围之前填充有氩、氦、氮或者另一种适当气体，并且惰性气体可用于至少部分降低(例如阻止、减轻或者消除)器件中的NBTI效应。通过按照这种方式对SiC器件进行封装，当操作SiC器件时可通过所选气氛132来抑制(框196)BTI(例如NBTI)。此外，在某些实施例中，可利用组合方式，其中封装130保持SiC器件周围的减压环境(例如，0.1托的真空)，其中封装130内部的剩余气压由惰性气体(例如氩、氦、氮、氙、氪、它们的混合物或者另一种适当的惰性气体或混合物)来产生。
本书面描述使用示例来公开本发明，其中包括最佳模式，以及还使本领域的任何技术人员能够实施本发明，包括制作和使用任何装置或系统并且执行任何结合的方法。本发明的专利范围由权利要求书来限定，并且可包括本领域的技术人员想到的其它示例。如果这类其它示例具有与权利要求书的文字语言完全相同的结构元件，或者如果它们包括具有与权利要求书的文字语言的非实质差异的等效结构元件，则它们意在落入权利要求书的范围之内。

Claims (10)

1.一种系统，包括：
    碳化硅SiC半导体器件；以及
   包封所述SiC半导体器件的气密密封封装，其中所述气密密封封装配置成保持所述SiC半导体器件附近的特定气氛，所述特定气氛将操作期间的所述SiC半导体器件的阈值电压的偏移限制到小于1 V。
2.如权利要求1所述的系统，其中，所述特定气氛包括真空。
3.如权利要求2所述的系统，其中，所述真空包括小于大约1托的压强。
4.如权利要求2所述的系统，其中，所述真空包括大约0.1托的压强。
5.如权利要求1所述的系统，其中，所述特定气氛包括氩、氦、氮、氪、氙或者它们的组合。
6.如权利要求1所述的系统，其中，所述SiC半导体器件包括金属氧化物场效应晶体管(MOSFET)。
7.如权利要求1所述的系统，其中，所述SiC半导体器件包括绝缘栅双极晶体管(IGBT)、MOS控制晶闸管或者栅控晶闸管。
8.如权利要求1所述的系统，其中，所述SiC半导体器件的阈值电压的偏移产生于以升高温度、升高偏压或者两者来操作所述SiC半导体器件时的所述SiC半导体器件中的偏压温度不稳定性(BTI)。
9.如权利要求8所述的系统，其中，所述特定气氛将所述SiC半导体器件的阈值电压的偏移限制到小于大约0.8 V。
10.如权利要求9所述的系统，其中，所述特定气氛将所述SiC半导体器件的阈值电压的偏移限制到小于大约0.5 V。
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