CN104022152A - 带有压应变薄膜应变源的双栅p沟道MOSFET及制备方法 - Google Patents
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Abstract
本发明提出了一种带有压应变薄膜应变源的双栅p沟道MOSFET及制备方法，该MOSFET器件包括源区、漏区和导电沟道区，栅介质层，栅极，绝缘介质层，压应变薄膜应变层，栅介质层形成在半导体材料的第一表面上，且位于导电沟道区的第一导电面的侧面和第二导电面的侧面；栅极形成在半导体材料的第一表面上，且位于所述栅介质层的侧面；绝缘介质层形成在栅极、源极和漏极的侧壁上；压应变薄膜应变层形成在绝缘介质层的侧壁上，用于在导电沟道区引入沿沟道方向上的压应变。本发明器件表面覆盖一层压应变薄膜应变层，在沟道区域引入沿沟道方向上较大的压应变，有利于减小空穴有效质量，提高空穴迁移率，提高器件工作电流，导通电阻降低。
Description
技术领域
本发明涉及半导体设计及制造技术领域，特别涉及一种带有压应变薄膜应变源的双栅p沟道MOSFET(metal oxide semiconductor field effecttransistor,金属氧化物半导体场效应晶体管)及制备方法。
背景技术
随着集成电路技术的快速及深入发展，晶圆尺寸的提高以及芯片特征尺寸的缩小可以满足微型化、高密度化、高速化、高可靠性和系统集成化的要求。根据国际半导体技术蓝图(International Technology Roadmap forSemiconductors，ITRS)2012的预测，当集成电路技术节点到10纳米以下的时候，应变Si材料已经不能满足需要，需要引入高载流子迁移率材料MOSFET来提升芯片性能，例如Ge和GeSn。
GeSn具有比纯Ge材料更高的空穴迁移率，是制备p沟道MOSFET器件的理想材料(International Electron Devices Meeting,pp.402-403,2011；International Electron Devices Meeting,pp.375-378,2012)。实验和理论都证明在GeSn沟道区域引入沿沟道方向的压应变越大，器件的空穴迁移率就越高，器件电学性能就越好(IEEEElectron Device Letters,vol.34,no.7,pp.831-833,2013；Physical Review B,vol.75,no.4,pp.045208,2007)。目前，报道的压应变GeSnp沟道MOSFET器件是GeSn沟道生长在Ge衬底或者Ge缓冲层上面，提高GeSn沟道压应变的方法就是提高Sn的组分。但是Sn组分太高就会引起GeSn材料热稳定性变差，易出现Sn原子的偏析。
发明内容
本发明旨在至少解决现有技术中存在的技术问题，特别创新地提出了一种带有压应变薄膜应变源的双栅p沟道MOSFET及制备方法。
为了实现本发明的上述目的，根据本发明的第一个方面，本发明提供了一种带有压应变薄膜应变源的双栅p沟道MOSFET，包括半导体材料，所述半导体材料具有第一表面和第二表面，在所述半导体材料的第一表面上形成源区、漏区和导电沟道区，所述源区、漏区和导电沟道区的连接线与所述半导体材料的第一表面平行，所述源区、漏区和导电沟道区均凸出于所述半导体材料相同的高度，所述导电沟道区位于所述源区和漏区之间，所述导电沟道具有第一导电面和第二导电面；所述导电沟道区的掺杂类型为n型，所述源区和漏区的掺杂为p型；栅介质层，所述栅介质层形成在所述半导体材料的第一表面上，且位于所述导电沟道区的第一导电面的侧面和第二导电面的侧面；栅极，所述栅极形成在所述半导体材料的第一表面上，且位于所述栅介质层的侧面；绝缘介质层，所述绝缘介质层形成在所述栅极、源极和漏极的侧壁上；压应变薄膜应变层，所述压应变薄膜应变层形成在所述绝缘介质层上，用于在导电沟道区引入沿沟道方向上的压应变；源区电极和漏区电极，所述源区电极与所述源区接触，所述漏区电极与所述漏区接触。
本发明的带有压应变薄膜应变源的双栅p沟道MOSFET在器件表面覆盖一层压应变薄膜应变层，该绝缘应变层在沟道区域引入沿沟道方向上较大的压应变，这种应变状态有利于减小空穴有效质量，提高空穴迁移率，从而提高器件工作电流，导通电阻降低。
在本发明的一种优选实施方式中，所述源区、漏区和导电沟道区的材料为单晶GeSn材料，其通式为Ge1-zSnz，其中，0≤z≤0.25。空穴的迁移率高。
在本发明的另一种优选实施方式中，所述压应变薄膜应变层的材料为Ge2Sb2Te5，能够在沟道区引入压应力。
在本发明的再一种优选实施方式中，所述Ge2Sb2Te5，生长时为无定型Ge2Sb2Te5，生长完成后退火转变为多晶Ge2Sb2Te5。通过具有残余压应力的压应变薄膜层收缩，从而会在沟道区域引入沿沟道方向上较大的压应变。这种应变状态有利于减小空穴有效质量，提高空穴迁移率，从而提高器件工作电流。
在本发明的一种优选实施方式中，所述压应变薄膜应变层为不连续的压应变薄膜应变层，可以在局部引入压应变。
在本发明的另一种优选实施方式中，所述压应变薄膜应变层将栅，源，漏全部覆盖；或者将栅全部覆盖并且将源区、漏区暴露。保证在导电沟道区引入压应变。
在本发明的一种优选实施方式中，所述压应变薄膜应变层厚度为3nm到11nm。既能够引入足够的压应力又防止压应变薄膜应变层弛豫。
在本发明的一种优选实施方式中，所述绝缘介质层为Si，SiO2，氮化硅，氮氧化硅层之一或任意多层的组合。起覆盖保护的作用，提高可靠性。
为了实现本发明的上述目的，根据本发明的第二个方面，本发明提供了一种制备带有压应变薄膜应变源的双栅p沟道MOSFET的方法，包括如下步骤：
S1，提供衬底，在所述衬底上外延形成外延层，所述外延层为n型掺杂；
S2，光刻，在掩膜掩蔽的情况下刻蚀外延层使外延层凸出于所述衬底一定的高度，所述外延层凸台中一部分为导电沟道区；
S3，在外延层上形成栅介质层，刻蚀栅介质层，仅保留导电沟道区侧面的栅介质层；
S4，在外延层上形成伪栅极层，刻蚀伪栅极层，仅保留栅介质层侧面的栅极；
S5，光刻，在掩膜掩蔽的情况下进行离子注入，注入类型与外延层相反，并扩散形成源区和漏区；
S6，淀积形成绝缘介质层；
S7，淀积形成压应变薄膜应变层；
S8，光刻，刻蚀去掉伪栅极层；
S9，淀积形成金属栅。
本发明的制备方法流程简单，其形成的压应变薄膜应变层在沟道区域引入沿沟道方向上较大的压应变，这种应变状态有利于减小空穴有效质量，提高空穴迁移率，从而提高器件工作电流，导通电阻降低。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本发明一种优选实施例中带有压应变薄膜应变源的双栅p沟道MOSFET的结构示意图；
图2至图8是制备带有压应变薄膜应变源的双栅p沟道MOSFET的流程图；
图9是对图8所示结构利用COMSOL软件得到的器件形变图；
图10为对图8所示结构利用COMSOL软件得到的应力分布图。
附图标记：
101导电沟道区； 102源区； 103漏区； 104栅介质层； 105栅极；
106绝缘介电质层； 107压应变薄膜应变层； 108伪栅。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
图1是本发明第一种优选实施例的带有压应变薄膜应变源的双栅p沟道MOSFET，图中仅仅是示意的给出了各区域的尺寸，具体的尺寸可以根据器件参数的要求进行设计。从图1中可见，该带有压应变薄膜应变源的双栅p沟道MOSFET包括半导体材料，该半导体材料可以是制备MOSFET的任何半导体材料，具体可以是但不限于硅、锗、锗化硅、碳化硅、砷化镓。
该半导体材料具有第一表面和第二表面，在半导体材料的第一表面上形成有源区102、漏区103和导电沟道区101，在本实施方式中，源区、漏区103和导电沟道区101的材料为单晶GeSn材料，其通式为Ge1-zSnz，其中，0≤z≤0.25。导电沟道区101位于源区102和漏区103之间，导电沟道区101的掺杂类型为n型，源区102和漏区103的掺杂为p型。源区102、漏区103和导电沟道区101的连接线与半导体材料的第一表面平行，在本实施方式中，垂直于第一表面取源区102、漏区103和导电沟道区101的相互平行的纵剖面，三个纵剖面的中心连线为连接线。源区102、漏区103和导电沟道区101均凸出于半导体材料相同的高度，具体的高度可根据实际器件尺寸进行设计。
在本实施方式中，半导体材料具有第一表面和第二表面，第一表面是指进行后续工艺形成源、漏、栅等器件结构的一面，第二表面可以不进行任何工艺，也可以进行减薄等工艺。
导电沟道具有第一导电面和第二导电面。栅介质层104形成在半导体材料的第一表面上，且位于导电沟道区101的第一导电面的侧面和第二导电面的侧面。栅介质层104可以是但不限于采用热氧化生长的二氧化硅或其他的high-κ介质。
在半导体材料的第一表面上，且在栅介质层104的侧面形成有栅极105，栅极105可以是晶体管制备中任何可以作为栅极105的材料，可以是但不限于多晶硅栅极105或金属栅极105。
在栅极105、源极和漏极的侧壁上形成有绝缘介质层106，该绝缘介质层106为Si，SiO2，氮化硅，氮氧化硅层之一或任意多层的组合。例如可以为一层SiO2，也可以为一层Si和一层SiO2的组合。
在绝缘介质层106的侧壁上形成有压应变薄膜应变层107，该用于在导电沟道区101引入沿沟道方向上的压应变。该压应变薄膜应变层107可以为任意能够在外延层上引入压应力的绝缘材料，可以为但不限于GST(Ge2Sb2Te5)。Ge2Sb2Te5生长时为无定型Ge2Sb2Te5，生长完成后退火使之转变为多晶Ge2Sb2Te5。具体的退火条件可以为在真空或者氮气的氛围下，T℃下退火N分钟，T为100-200，N为5-30。例如在真空或者氮气的氛围下，200℃下退火20分钟。GST晶格转变时，体积缩小，从而形成压应力，使得导电沟道区101的载流子迁移率增加。
在本实施方式中，GST生长时为无定型的，生长完成后转变为多晶。通过具有残余压应力的压应变薄膜层收缩，从而会在沟道区域引入沿沟道方向上较大的压应变。这种应变状态有利于减小空穴有效质量，提高空穴迁移率，从而提高器件工作电流。
为了将器件的源极和漏极引出，还应采用光刻然后刻蚀的方法形成金属通孔，该金属通孔贯通至源区102和漏区103的表面，在金属通孔内形成有源区102电极和漏区103电极，源区102电极与源区102接触，漏区103电极与漏区103接触。
在本实施方式中，压应变薄膜应变层107可以将栅，源，漏全部覆盖，也可以将栅全部覆盖并且将源区102、漏区103暴露。还可以通过在特定部分形成绝缘应变层的方式，使器件半导体的部分地区产生应变。例如，绝缘应变层可以为不连续的绝缘应变层。
在本实施方式中，压应变薄膜应变层107厚度为3nm到11nm，既能够引入足够的压应力又防止压应变薄膜应变层107弛豫。
本发明还提供了一种制备带有压应变薄膜应变源的双栅p沟道MOSFET的方法，包括如下步骤：
S1，提供衬底，在衬底上外延形成外延层，外延层为n型掺杂；
S2，光刻，在掩膜掩蔽的情况下刻蚀外延层使外延层凸出于衬底一定的高度，外延层凸台中一部分为导电沟道区101；
S3，在外延层上形成栅介质层104，刻蚀栅介质层104，仅保留导电沟道区101侧面的栅介质层104；
S4，在外延层上形成伪栅108极105层，刻蚀伪栅108极105层，仅保留栅介质层104侧面的栅极105；
S5，光刻，在掩膜掩蔽的情况下进行离子注入，注入类型与外延层相反，并扩散形成源区102和漏区103；
S6，淀积形成绝缘介质层106；
S7，淀积形成压应变薄膜应变层107；
S8，光刻，刻蚀去掉伪栅108极105层；
S9，淀积形成金属栅。
在利用上述方法制备带有压应变薄膜应变源的双栅p沟道MOSFET时，首先在N型半导体材料衬底上外延形成N-的单晶Ge1-zSnz外延层，其中，0≤z≤0.25。光刻，在掩膜掩蔽的情况下刻蚀外延层使外延层凸出于衬底一定的高度，如图2所示，外延层凸台中央一部分为导电沟道区101。在外延层上淀积形成高κ栅介质层104，光刻，刻蚀栅介质层104，仅保留导电沟道区101侧面的栅介质层104。在外延层上形成伪栅108极105层，光刻，刻蚀伪栅108极105层，仅保留栅介质层104侧面的栅极105，形成伪栅108结构，如图3所示。在适当的掩膜掩蔽下进行P型离子注入，并经过扩散形成P+重掺杂区，形成源区102和漏区103，如图4所示。在源区102、漏区103、伪栅108表面淀积形成绝缘电介质层，包括一层Si和一层SiO2，生长方式可以为但不限于化学气相淀积的方法，如图5所示。如图6所示，在绝缘介质层106上淀积一层3nm厚的无定型Ge2Sb2Te5，生长完成后退火使之转变为多晶Ge2Sb2Te5，退火完成后具有残余压应力的应变薄膜层107压缩。如图7所示，利用选择刻蚀去掉伪栅108。如图8所示，重新沉积金属栅105。
需要说明的是，以上仅仅是给出了形成图8所示结构的一种方法，以上的工艺步骤经过适当的调换，也可以得到图8所示的结构。比如可以先扩散形成源区102和漏区103，再生长栅介质层104以及栅极105。
在本实施方式中，压应变薄膜应变层107可以将栅，源，漏全部覆盖，也可以将栅全部覆盖并且将源区102、漏区103暴露。还可以通过在特定部分形成绝缘应变层的方式，使器件半导体的部分地区产生应变。例如，绝缘应变层可以为不连续的绝缘应变层。具体可以采用光刻，在掩膜掩蔽的情况下刻蚀压应变薄膜应变层107。
为了将器件的源极引出，还应采用光刻后刻蚀的方法形成金属通孔。具体的过程是用光刻的方法在阻挡层如光刻胶中刻出通孔，然后在利用湿法腐蚀或干法刻蚀依次刻蚀掉通孔下方的隔离介质层、绝缘应变膜应变层。形成的电极结构图中没有示出。
如图9所示，利用COMSOL软件进行仿真，可以看到沟道方向为压应力，图10示出了x方向(沟道方向)的应力图，沿沟道方向为压应力，从图中可见，而对于p沟道MOSFET来说，沿沟道方向的压应变就能减小空穴的有效质量，提高迁移率。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
Claims (10)
1.一种带有压应变薄膜应变源的双栅p沟道MOSFET，特征在于，包括：
半导体材料，所述半导体材料具有第一表面和第二表面，在所述半导体材料的第一表面上形成源区、漏区和导电沟道区，所述源区、漏区和导电沟道区的连接线与所述半导体材料的第一表面平行，所述源区、漏区和导电沟道区均凸出于所述半导体材料相同的高度，所述导电沟道区位于所述源区和漏区之间，所述导电沟道具有第一导电面和第二导电面；
所述导电沟道区的掺杂类型为n型，所述源区和漏区的掺杂为p型；
栅介质层，所述栅介质层形成在所述半导体材料的第一表面上，且位于所述导电沟道区的第一导电面的侧面和第二导电面的侧面；
栅极，所述栅极形成在所述半导体材料的第一表面上，且位于所述栅介质层的侧面；
绝缘介质层，所述绝缘介质层形成在所述栅极、源极和漏极的侧壁上；
压应变薄膜应变层，所述压应变薄膜应变层形成在所述绝缘介质层上，用于在导电沟道区引入沿沟道方向上的压应变；
源区电极和漏区电极，所述源区电极与所述源区接触，所述漏区电极与所述漏区接触。
2.如权利要求1所述的带有压应变薄膜应变源的双栅p沟道MOSFET，其特征在于，所述源区、漏区和导电沟道区的材料为单晶GeSn材料，其通式为Ge1-zSnz，其中，0≤z≤0.25。
3.如权利要求1所述的带有压应变薄膜应变源的双栅p沟道MOSFET，其特征在于，所述压应变薄膜应变层的材料为Ge2Sb2Te5。
4.如权利要求3所述的带有压应变薄膜应变源的双栅p沟道MOSFET，其特征在于，所述Ge2Sb2Te5，生长时为无定型Ge2Sb2Te5，生长完成后退火使之转变为多晶Ge2Sb2Te5。
5.如权利要求1所述的带有压应变薄膜应变源的双栅p沟道MOSFET，其特征在于，所述压应变薄膜应变层为不连续的压应变薄膜应变层。
6.如权利要求5所述的带有压应变薄膜应变源的双栅p沟道MOSFET，其特征在于，所述压应变薄膜应变层将栅，源，漏全部覆盖；或者将栅全部覆盖并且将源区、漏区暴露。
7.如权利要求5或6所述的带有压应变薄膜应变源的双栅p沟道MOSFET，其特征在于，所述压应变薄膜应变层厚度为3nm到11nm。
8.如权利要求1所述的带有压应变薄膜应变源的双栅p沟道MOSFET，其特征在于，所述绝缘介质层为Si，SiO2，氮化硅，氮氧化硅层之一或任意多层的组合。
9.一种制备带有压应变薄膜应变源的双栅p沟道MOSFET的方法，其特征在于，包括如下步骤：
S1，提供衬底，在所述衬底上外延形成外延层，所述外延层为n型掺杂；
S2，光刻，在掩膜掩蔽的情况下刻蚀外延层使外延层凸出于所述衬底一定的高度，所述外延层凸台中一部分为导电沟道区；
S3，在外延层上形成栅介质层，刻蚀栅介质层，仅保留导电沟道区侧面的栅介质层；
S4，在外延层上形成伪栅极层，刻蚀伪栅极层，仅保留栅介质层侧面的栅极；
S5，光刻，在掩膜掩蔽的情况下进行离子注入，注入类型与外延层相反，并扩散形成源区和漏区；
S6，淀积形成绝缘介质层；
S7，淀积形成压应变薄膜应变层；
S8，光刻，刻蚀去掉伪栅极层；
S9，淀积形成金属栅。
10.如权利要求9所述的制备带有压应变薄膜应变源的双栅p沟道MOSFET的方法，其特征在于，所述压应变薄膜应变层的材料为Ge2Sb2Te5，所述Ge2Sb2Te5生长时为无定型Ge2Sb2Te5，生长完成后退火使之转变为多晶Ge2Sb2Te5。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107423463A (zh) * | 2017-02-23 | 2017-12-01 | 湘潭大学 | 一种铁电场效应晶体管模型的建立方法和系统 |
| CN107462192A (zh) * | 2017-09-11 | 2017-12-12 | 重庆大学 | 一种基于soi和压电薄膜的声表面波高温应变传感器芯片及其制备方法 |
| CN109799014A (zh) * | 2019-03-01 | 2019-05-24 | 西安交通大学 | 一种柔性压敏传感器及其制备方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603156B2 (en) * | 2001-03-31 | 2003-08-05 | International Business Machines Corporation | Strained silicon on insulator structures |
| CN1503372A (zh) * | 2002-11-26 | 2004-06-09 | 台湾积体电路制造股份有限公司 | 具有多重闸极及应变的通道层的晶体管及其制造方法 |
| CN1638067A (zh) * | 2004-01-05 | 2005-07-13 | 国际商业机器公司 | 制造应变mosfet的结构和方法 |
| CN1685523A (zh) * | 2002-09-30 | 2005-10-19 | 先进微装置公司 | 具有改良的载流子迁移率的垂直双栅极场效应晶体管及其形成方法 |
| CN1828939A (zh) * | 2005-01-25 | 2006-09-06 | 国际商业机器公司 | 射频开关和将双栅晶体管修改成射频开关的方法 |
| CN103681868A (zh) * | 2013-12-31 | 2014-03-26 | 重庆大学 | 带有源漏应变源的GeSn n沟道金属氧化物半导体场效应晶体管 |
| CN103730507A (zh) * | 2013-12-31 | 2014-04-16 | 重庆大学 | 双轴张应变GeSnn沟道金属氧化物半导体场效应晶体管 |
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- 2014-06-04 CN CN201410244145.6A patent/CN104022152B/zh not_active Expired - Fee Related
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603156B2 (en) * | 2001-03-31 | 2003-08-05 | International Business Machines Corporation | Strained silicon on insulator structures |
| CN1685523A (zh) * | 2002-09-30 | 2005-10-19 | 先进微装置公司 | 具有改良的载流子迁移率的垂直双栅极场效应晶体管及其形成方法 |
| CN1503372A (zh) * | 2002-11-26 | 2004-06-09 | 台湾积体电路制造股份有限公司 | 具有多重闸极及应变的通道层的晶体管及其制造方法 |
| CN1638067A (zh) * | 2004-01-05 | 2005-07-13 | 国际商业机器公司 | 制造应变mosfet的结构和方法 |
| CN1828939A (zh) * | 2005-01-25 | 2006-09-06 | 国际商业机器公司 | 射频开关和将双栅晶体管修改成射频开关的方法 |
| CN103681868A (zh) * | 2013-12-31 | 2014-03-26 | 重庆大学 | 带有源漏应变源的GeSn n沟道金属氧化物半导体场效应晶体管 |
| CN103730507A (zh) * | 2013-12-31 | 2014-04-16 | 重庆大学 | 双轴张应变GeSnn沟道金属氧化物半导体场效应晶体管 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107423463A (zh) * | 2017-02-23 | 2017-12-01 | 湘潭大学 | 一种铁电场效应晶体管模型的建立方法和系统 |
| CN107423463B (zh) * | 2017-02-23 | 2020-10-27 | 湘潭大学 | 一种铁电场效应晶体管模型的建立方法和系统 |
| CN107462192A (zh) * | 2017-09-11 | 2017-12-12 | 重庆大学 | 一种基于soi和压电薄膜的声表面波高温应变传感器芯片及其制备方法 |
| CN109799014A (zh) * | 2019-03-01 | 2019-05-24 | 西安交通大学 | 一种柔性压敏传感器及其制备方法 |
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