KR101297935B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치를 제조하는 방법이 개시된다. 변형 물질이 기판의 캐비티에 형성되고 기판의 분리 구조에 인접하다. 변형 물질은 기판의 표면 위에서 코너를 갖는다. 개시된 방법은 캐리어 이동도를 향상시키고 장치 성능을 업그레이드하기 위해서 기판의 캐비티에서 증가된 부분을 갖고 분리 구조에 인접한 변형 물질을 형성하는 개선된 방법을 제공한다. 이 개선된 형성 방법은 캐비티에 코너의 적어도 일부분을 재분배하기 위한 처리를 제공함으로써 달성된다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD THEREOF}
본 개시는 집적 회로 제조에 관한 것으로, 보다 구체적으로는 변형된 구조(strained structure)를 갖는 반도체 장치에 관한 것이다.
금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)와 같은 반도체 장치가 다양한 기술 노드를 통해 스케일 다운될 때, 고 유전율(high-k) 게이트 유전층 및 금속 게이트 전극층은 피처 사이즈를 줄이며 장치 성능을 개선시키기 위해 MOSFET의 게이트 스택에 포함된다. 게다가, 선택적으로 성장된 실리콘 게르마늄(SiGe)을 이용하는 MOSFET의 소스 및 드레인(S/D) 리세스 캐비티(recess cavity)에서의 변형된 구조는 캐리어 이동도를 향상시키는데 이용될 수 있다.
그러나, 상보형 금속 산화막 반도체(CMOS) 제조에 있어서 이러한 피처 및 공정을 구현하는데 어려움이 따른다. 장치 사이의 게이트 길이 및 간격이 줄어들기 때문에, 이러한 문제들은 악화된다. 예를 들어, 변형된 물질이 반도체 장치의 채널 영역 내로 정해진 양의 변형을 전달할 수 없기 때문에, 반도체 장치를 위한 향상된 캐리어 이동도를 획득하는 것이 어렵고, 그리하여 장치 불안정 및/또는 장치 실패의 가능성이 증가한다.
본 발명의 목적은 변형된 구조를 갖는 반도체 장치 및 그 반도체 장치를 제조하는 방법을 제공하는 것이다.
일 실시예에서, 반도체 장치를 제조하는 방법은 기판 위에 게이트 스택을 형성하는 단계; 기판에 리세스 캐비티를 형성하는 단계, 여기서 리세스 캐비티는 게이트 스택과 분리 피처 사이에 수평적으로 위치하며; 리세스 캐비티에 에피택셜(epi) 물질을 형성하는 단계, 여기서 에피택셜(epi) 물질은 리세스 캐비티 위에 코너를 가지며; 코너의 적어도 일부분을 리세스 캐비티에 재분배하기 위한 처리를 제공하는 단계를 포함한다.
다른 실시예에서, 반도체 장치를 제조하는 방법은 기판에 분리 피처를 형성하는 단계; 기판 위에 게이트 스택을 형성하는 단계; 기판에 소스/드레인(S/D) 리세스 캐비티를 형성하는 단계, 여기서 S/D 리세스 캐비티는 게이트 스택과 분리 피처 사이에 위치하며; S/D 리세스 캐비티에 에피택셜(epi) 물질을 형성하는 단계, 여기서 에피택셜(epi) 물질은 결정면을 구비한 상위 표면을 가지며; 결정면으로부터 벗어나도록 상위 표면을 변환시키기 위해 에피택셜(epi) 물질을 가열하는 단계를 포함한다.
또 다른 실시예에서, 반도체 장치는 기판 위의 게이트 스택; 기판에서의 분리 구조; 및 기판에서 게이트 스택과 분리 구조 사이에 배치된 변형 피처를 포함한다. 변형 피처는 제1 결정면을 갖는 분리 구조에 인접한 상위 표면; 및 제2 결정면을 갖는 게이트 스택에 인접한 측벽 표면을 포함한다. 제1 결정면은 제2 결정면과 상이하다.
본 발명에 따르면, 변형된 구조를 갖는 반도체 장치 및 반도체 장치를 제조하는 방법을 제공하는 것이 가능하다.
본 개시는 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았고 단지 예시를 목적으로 이용되었음을 강조해둔다. 사실, 다양한 피처들의 관련 치수는 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따라 변형된 구조를 포함하는 반도체 장치를 제조하는 방법을 예시하는 흐름도이다.
도 2 내지 도 8은 본 개시의 다양한 양태에 따라 제조의 여러 단계에서의 반도체 장치의 변형된 구조의 개략적인 횡단면도를 도시한다.
다음의 개시내용은 본 발명의 상이한 피처(feature)들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다는 것을 이해할 것이다. 구성요소 및 배치의 특정한 예들은 본 발명을 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제2 피처 위에 제1 피처의 형성은, 제1 피처 및 제2 피처가 직접적으로 형성되는 실시예를 포함하고, 제1 피처 및 제2 피처가 직접적으로 형성되지 않도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사의의 관계를 지시하지 않는다.
도 1은 본 개시의 다양한 양태에 따라 반도체 장치(200)를 제조하는 방법(100)을 나타내는 흐름도이다. 도 2 내지 도 8은 도 1의 방법(100)의 실시예에 따라 제조의 여러 단계에서의 반도체 장치(200)의 개략적인 횡단면도를 도시한다. 반도체 장치(200)는 마이크로프로세서, 메모리 셀, 및/또는 다른 집적 회로(IC)에 포함될 수 있다. 도 1의 방법은 완전한 반도체 장치(200)를 생산하지 못한다는 것을 유념한다. 완전한 반도체 장치(200)는 상보형 금속 산화막 반도체(CMOS) 기술 프로세싱을 이용하여 제조될 수 있다. 따라서, 추가적인 공정이 도 1의 방법(100) 이전에, 방법 동안에, 그리고 방법 이후에 제공될 수 있고, 일부 다른 공정이 본 명세서에 간략하게 기술될 수 있음을 이해한다. 또한, 도 1 내지 도 8은 본 개시의 보다 양호한 이해를 위해 간략화된다. 예를 들어, 도면들은 반도체 장치(200)를 예시하지만, IC는 저항, 커패시터, 인덕터, 퓨즈 등을 포함하는 다수의 다른 장치들을 포함할 수 있음을 이해한다.
도 1 및 도 2를 참조하면, 방법(100)은 단계(102)에서 시작하고, 이 단계에서, 표면(202s)을 포함하는 기판(202)이 제공된다. 일 실시예에서, 기판(202)은 결정질 실리콘 기판(예컨대, 웨이퍼)을 포함한다. 본 실시예에서, 기판(202)은 (100) 결정면으로 형성된 표면(202s)을 구비한 (100) 기판으로서 불린다. 대안적인 실시예에서, 기판(202)은 SOI(silicon-on-insulator) 구조를 포함할 수 있다.
기판(202)은 활성 영역(204)을 더 포함할 수 있다. 활성 영역(204)은 설계 요건에 따라 다양한 도핑 구성을 포함할 수 있다. 일부 실시예들에서, 활성 영역(204)은 p형 도펀트 또는 n형 도펀트로 도핑될 수 있다. 예를 들어, 활성 영역(204)은 도핑을 수행하기 위해 붕소 또는 BF2와 같은 화학 물질을 이용하는 p형 도펀트로 도핑될 수 있고, 도핑을 수행하기 위해 인 또는 비소와 같은 화학 물질을 이용하는 n형 도펀트로 도핑될 수 있고, 및/또는 이들의 조합물을 이용하여 도핑될 수 있다. 활성 영역(204)은 N형 금속 산화막 반도체 트랜지스터 장치(NMOS로서 일컬어짐)를 위해 구성된 영역 및 P형 금속 산화막 반도체 트랜지스터 장치(PMOS 로서 일컬어짐)를 위해 구성된 영역으로서의 역할을 할 수 있다.
일부 실시예들에서, 분리 구조들(206a 및 206b)은 다양한 활성 영역(204)을 분리하기 위해서 기판(202)에 형성된다. 예를 들어, 분리 구조들(206a 및 206b)은 다양한 활성 영역들(204)을 정의하고 전기적으로 분리하기 위해서, 실리콘의 부분 산화(local oxidation of silicon; LOCOS) 또는 쉘로우 트렌치 분리(shallow trench isolation; STI)와 같은 분리 기술을 이용하여 형성된다. 본 실시예에서, 분리 구조들(206a 및 206b)은 STI를 포함한다. 분리 구조들(206a 및 206b)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소 도핑된 규산염 유리(fluoride-doped silicate glass; FSG), 저 유전율(low-K) 유전체, 다른 적합한 물질, 및/또는 이들의 조합물을 포함할 수 있다. 분리 구조들(206a 및 206b), 및 본 실시예에서의 STI는 임의의 적합한 공정에 의해 형성될 수 있다. 한 예로서, STI의 형성은 포토리소그래피 공정에 의해 반도체 기판(202)을 패턴화하는 단계, 기판(202)에서 트렌치를 에칭하는 단계(예를 들어, 건식 에칭, 습식 에칭, 및/또는 플라즈마 에칭 공정을 이용함으로써), 및 유전체로 트렌치를 충진(fill)하는 단계(예를 들어, 화학적 기상 증착 공정을 이용함으로써)를 포함할 수 있다. 일부 실시예들에서, 충진된 트렌치는 실리콘 질화물 또는 실리콘 산화물로 충진된 열 산화 라이너 층과 같은 다층 구조를 구비할 수 있다.
여전히 도 2를 참조하면, 적어도 하나의 실시예에서, 게이트 스택(210a, 210b, 및 21Oc)이 기판(202)의 표면(202s) 위에 형성된다. 일부 실시예들에서, 게이트 스택(210a, 210b, 및 21Oc)은 기판(202) 상에 게이트 유전층(212), 게이트 전극층(214), 및 하드 마스크층(216)을 순차적으로 증착하고 패턴화함으로써 형성된다.
일례로, 게이트 유전층(212)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 고 유전율(high-K) 유전체, 다른 적합한 유전체, 또는 이들의 조합물을 포함하는 박막이다. 고 유전율(high-K) 유전체는 금속 산화물을 포함한다. 고 유전율(high-K) 유전체를 위해 이용되는 금속 산화물의 예는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물의 산화물을 포함한다. 본 실시예에서, 게이트 유전층(212)은 대략 10 옹스트롬 내지 대략 30 옹스트롬의 범위에 이르는 두께를 갖는 고 유전율(high-K) 유전층이다. 게이트 유전층(212)은 원자층 증착(atomic layer deposition; ALD), 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 열 산화, UV-오존 산화, 또는 이들의 조합과 같은 적합한 공정을 이용하여 형성될 수 있다. 게이트 유전층(212)은 게이트 유전층(212)과 기판(202) 사이의 손상을 줄이기 위해서 계면층(interfacial layer)(도시되지 않음)을 더 포함할 수 있다. 계면층은 실리콘 산화물을 포함할 수 있다.
그 다음에, 게이트 전극층(214)이 게이트 유전층(212) 위에 형성된다. 일부 실시예들에서, 게이트 전극층(214)은 단층 구조 또는 다층 구조를 포함할 수 있다. 본 실시예에서, 게이트 전극층(214)은 폴리실리콘을 포함할 수 있다. 또한, 게이트 전극층(214)은 동일한 도핑 종(species) 또는 상이한 도핑 종을 갖는 도핑된 폴리실리콘일 수 있다. 일 실시예에서, 게이트 전극층(214)은 대략 30 nm 내지 대략 60 nm의 범위에 이르는 두께를 갖는다. 게이트 전극층(214)은 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD), 플라즈마 향상 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 다른 적합한 공정, 또는 이들의 조합을 이용하여 형성될 수 있다.
다음으로, 하드 마스크층(216)이 게이트 전극층(214) 위에 형성되고, 패턴화된 감광층(도시되지 않음)이 하드 마스크층(216) 상에 형성된다. 감광층의 패턴은 하드 마스크층(216)에 전달되고, 그 이후에 기판(202)의 표면(202a) 위에 게이트 스택(210a, 21Ob, 및 210c)을 형성하기 위해서 게이트 전극층(214) 및 게이트 유전층(212)에 전달된다. 일부 실시예들에서, 하드 마스크층(216)은 실리콘 산화물을 포함한다. 대안적으로, 하드 마스크층(216)은 실리콘 질화물, 실리콘 산화질화물, 및/또는 다른 적합한 유전체를 포함할 수 있고, CVD 또는 PVD와 같은 방법을 이용하여 형성될 수 있다. 하드 마스크층(216)은 대략 100 옹스트롬 내지 대략 800 옹스트롬의 범위에 이르는 두께를 갖는다. 감광층은 건식 스트리핑 공정(stripping process) 및 습식 스트리핑 공정에 의해 그 이후에 스트리핑된다.
도 1 및 도 3을 참조하면, 방법(100)은 단계(104)로 진행하고, 이 단계에서, 게이트 스택(21Oa, 210b, 및 210c)의 대향 측벽에 놓인 게이트 스페이서(218)가 형성된다. 본 실시예에서, 게이트 스페이서(218)는 게이트 스택(21Oa, 210b, 및 210c)의 측벽에 인접한다. 일부 실시예들에서, 게이트 스페이서(2218)는 단층 구조 또는 다층 구조를 포함할 수 있다. 본 실시예에서, 스페이서 물질의 블랭킷 층(blanket layer)(도시되지 않음)이 CVD, PVD, ALD, 또는 다른 적합한 기술을 포함하는 증착 공정에 의해 게이트 스택(21Oa, 210b, 및 210c) 위에 형성된다. 일부 실시예들에서, 스페이서 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다른 적합한 물질, 또는 이들의 조합물을 포함한다. 일부 실시예들에서, 스페이서 물질은 대략 5 nm 내지 대략 15 nm의 범위에 있는 두께를 포함한다. 그리고 나서, 이방성 에칭(anisotropic etching)이 게이트 스페이서(218)를 형성하기 위해 스페이서 물질 상에 수행된다.
도 1 및 도 4를 참조하면, 방법(100)은 단계(106)로 계속 진행하고, 이 단계에서 기판(202)에 리세스 캐비티(220, 230, 240, 및 250)를 형성하기 위해 기판(202)이 리세스된다. 일부 실시예들에서, 리세스 캐비티(220, 230, 240, 및 250)는 소스 및 드레인(S/D) 리세스 캐비티이다. 도 4의 구조에서, 리세스 캐비티(220 및 250)는 게이트 스택(210a)/분리 구조(206a) 사이와 게이트 스택(210c)/분리 구조(206b) 사이에 각각 형성된다. 리세스 캐비티(230 및 240)는 게이트 스택(210a)/게이트 스택(210b) 사이와 게이트 스택(210b)/게이트 스택(210c) 사이에 각각 형성된다.
본 실시예에서, 리세스 캐비티(220, 230, 240, 및 250)를 형성하는 공정은 등방성(isotropic) 건식 에칭 공정을 이용하여 시작되고, 그 이후에 이방성 습식 또는 건식 에칭 공정이 뒤따른다. 일부 실시예들에서, 기판(202)에서 초기 리세스 캐비티(도시되지 않음)를 형성하기 위해 게이트 스페이서(218) 또는 분리 구조(206a 및 206b)에 의해 보호되지 않은 기판(202)의 표면(202a)을 리세스하기 위해, 하드 마스크로서 게이트 스페이서(218) 및 분리 구조(206a 및 206b)를 이용하는 등방성 건식 에칭 공정이 수행된다. 실시예에서, 등방성 건식 에칭 공정은 에칭 가스로서 HBr 및/또는 Cl2를 이용하여, 대략 40 ℃ 내지 대략 60 ℃의 온도에서, 대략 20 V 내지 대략 500 V의 바이어스 전압, 대략 50 W 내지 대략 1000 W의 전력, 대략 1 mTorr 내지 1000 mTorr의 압력 하에서 수행될 수 있다. 또한, 제공된 실시예에서, 등방성 건식 에칭 공정에서 이용되는 바이어스 전압은 조정(tune)되어 에칭 방향을 더욱 양호하게 제어하여 S/D 리세스 영역에 대한 원하는 프로파일을 획득할 수 있다.
일부 실시예들에서, 그 다음에 습식 에칭 공정이 제공되어 초기 리세스 캐비티를 확대하여 리세스 캐비티(220, 230, 240, 및 250)를 형성한다. 일부 실시예들에서, 습식 에칭 공정은 TMAH(hydration tetramethyl ammonium) 등을 포함하는 화학 물질을 이용하여 수행된다. 이러한 에칭 공정의 결과로서, 각각의 리세스 캐비티(220, 230, 240, 및 250)에 복수의 면(facet)이 형성될 수 있다. 에칭 정지(etch stop)가 있든 없든 주변 환경은 S/D 리세스 캐비티(220, 230, 240, 및 250)의 결과 피처에 영향을 미칠 수 있음을 유념해야 한다. 습식 에칭 공정 동안에, 분리 구조(206a)는 게이트 스택(210a)과 분리 구조(206a) 사이에 리세스 캐비티(220)를 정의하는 에칭 정지로서의 기능을 할 수 있다. 일부 실시예들에서, 게이트 스택(210a)과 분리 구조(206a) 사이의 리세스 캐비티(220)는 분리 구조(206a)의 측벽의 상위 부분, 바닥 면(220c), 상위 측벽 면(220a), 및 하위 측벽 면(220b 및 220d)에 의해 정의된 각각의 측벽 표면을 갖는다. 그 때문에, 이와 같이 형성된 면(220a) 및 면(220b)은 서로 교차하고 리세스 캐비티(220)에서 웨지(wedge, 220w)를 함께 정의하고, 그 결과 웨지 형상의 리세스 캐비티(220)는 채널 영역을 향해 스페이서(218) 밑의 오른쪽 영역에서 기판(202)으로 확장된다. 일부 실시예들에서, 인접 게이트 스택들(210a 및 210b) 간의 리세스 캐비티(230)는, 에칭 정지 없이, 바닥 면(230c), 상위 측벽 면(230a, 230e), 및 하위 측벽 면(230b 및 230d)에 의해 각각 정의되는 각각의 측벽 표면을 갖는다. 그 때문에, 이와 같이 형성된 면(230d) 및 면(230e)은 서로 교차하고 리세스 캐비티(230)에서 웨지(230w)를 함께 정의하고, 그 결과 웨지 형상의 리세스 캐비티(230)는 채널 영역을 향해 스페이서(218) 밑의 오른쪽 영역에서 기판(202)으로 확장된다.
예시된 예에서, 바닥 면(220c, 230c)은 기판(202)의 표면(202s)의 결정면에 평행한 (100) 결정면으로 형성된다. 예시된 예에서, 상위 측벽 면(220a, 230a, 및 230e) 및 하위 측벽 면(220b, 220d, 230b, 및 230d)은 (111) 결정면으로 형성되고, 상위 측벽 면(220a 및 230a)은 바닥 면(220c 및 230c)에 대해 각도(Θ1)를 형성한다. 또한, 하위 측벽 면(220b 및 230b)은 바닥 면(220c 및 230c)에 대해 각도(Θ1)보다 작은 각도(Θ2)를 형성한다. 도 4의 구조에서, 각도(Θ1)는 대략 90도 내지 150도의 범위를 취하고, 각도(Θ2)는 대략 40도 내지 대략 60도의 범위를 취한다. 본 실시예에서, 면(220a, 230a, 220b, 및 230b)이 기판(202)의 (111) 결정면에 의해 형성되는 경우, 각도(Θ1,Θ2)는 각각 대략 146도 및 대략 56도의 값을 취한다. 그러나, 도 4의 구조는 면(220a, 230a, 220b, 및 230b)이 (111) 결정면에 의해 형성되는 경우로 제한되는 것이 아님을 유념해야 한다.
또한, 바닥 면(220c)은 기판(202)의 표면(202s)으로부터 측정된 깊이(D1)에서 형성되고, 상위 측벽 면(220a)은 깊이(D2)로 짧게 형성된다. 도 4의 구조에서, 깊이(D1)는 대략 20 nm 내지 대략 70 nm의 범위에 이르고, 깊이(D2)는 대략 5 nm 내지 60 nm의 범위에 이른다. 깊이(D2) 및 상호 대향 웨지(220w, 230w) 사이의 거리를 최적화함으로써, 변형된 물질(222)(도 5 참조)의 단축의 압축 응력을 효과적으로 채널 영역으로 국한시키는 것이 가능하게 되므로, 채널 성능을 향상시킬 수 있다.
이 시점까지의 공정 단계들은 게이트 스택(21Oa, 210b, 및 210c)에 인접한 리세스 캐비티(220, 230, 240, 250)를 구비하는 기판(202)을 제공한다. 도 1 및 도 5를 참조하면, 방법(100)은 단계(108)로 계속 진행하고, 이 단계에서 선택적 에피택시 성장(selective epitaxy growth, SEG), 순환 증착 및 에칭(cyclic deposition and etching, CDE), 화학적 기상 증착(CVD) 기술(예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고 진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시(molecular beam epitaxy, MBE), 다른 적합한 애피택셜(epi) 공정, 또는 이들의 조합을 포함하는 공정을 이용하여 기판(202)의 리세스 캐비티(220, 230, 240, 250)에서 변형된 물질(222)을 성장시킨다. 일부 실시예들에서, 변형된 물질(222)은 기판(202)과는 상이한 격자 상수를 가져서 반도체 장치(200)의 채널 영역 상에서 변형 또는 응력을 유도하므로, 장치의 캐리어 이동도를 가능하게 하여 장치 성능을 향상시킨다.
본 실시예에서, 불화 수소산(hydrofluoric acid, HF) 또는 다른 적합한 용액을 포함하는 화학 물질을 이용하여 리세스 캐비티(220, 230, 240, 250)를 세정하기 위한 전 세정 공정(pre-cleaning process)이 수행된다. 그리고 나서, 기체 전구체(precursor) 및/또는 액체 전구체가 기판(202)의 구성과 상호작용하도록 제공되어 실리콘 게르마늄(SiGe)과 같은 변형된 물질(222)을 형성하고, 리세스 캐비티(220, 230, 240, 250)를 충진할 수 있다. 일 실시예에서, SiGe를 포함하는 변형된 물질(222)을 형성하는 공정은, SiH2Cl2, HCl, GeH4, B2H6, H2, 또는 이들의 조합물을 포함하는 반응 기체를 이용하여, 대략 10 Torr 내지 대략 80 Torr의 압력 하에서, 대략 600 ℃ 내지 750 ℃의 온도에서 수행된다. 일부 실시예들에서, SiH2Cl2의 질량 유량(mass flow rate) 대 HCl의 질량 유량의 비(ratio)는 대략 0.45 내지 0.55의 범위에 있다. 일 실시예에서, 그러므로 변형된 물질(222)은 기판(202)에서 면(230a, 230b, 230c, 230d, 및 230e)으로부터 리세스 캐비티(230)의 중앙으로 성장된다. 다른 실시예에서, 그러므로 변형된 물질(222)은 기판(202)에서 면(220a, 220b, 220c, 및 220d)으로부터 리세스 캐비티(220)의 중앙으로 성장된다.
일부 실시예들에서, 분리 구조(206a)에 인접하지 않은 리세스 캐비티(230)에서 변형된 물질(222)의 성장은 주로 면(230c)을 따르므로 (100) 결정면으로 형성된 상위 표면(222a)을 갖는다. 본 실시예에서, 분리 구조(206a)에 인접한 리세스 캐비티(220)에서 변형된 물질(222)의 성장은 분리 구조(206a)에 의해 제한되는데, 왜냐하면 비결정 구조를 갖는 유전체에 의해 형성된 분리 구조(206a)가 에피택셜 물질을 성장시키기 위한 핵생성 부위를 공급하지 못하기 때문이다. 일부 실시예들에서, 리세스 캐비티(220)에서 변형된 물질(222)의 성장은 안정된 표면 에너지를 구비한 (111) 결정면으로 형성된 상위 표면(222b)을 갖는 경향이 있다. 리세스 캐비티(220)에서 변형된 물질(222)은 하위 측벽 면(220b) 위에 형성된 하위 측벽 표면(222c)을 가지므로 (111) 결정면으로 형성된다. 일부 실시예들에서, 하위 측벽 표면(222c)은 상위 표면(222b)과 평행하다. 분리 구조(206a)에 인접한 변형된 물질(222)이 리세스 캐비티(220)의 적은 부분을 차지한다는 것을 도 5에서 볼 수 있다.
도 5a에서, 리세스 캐비티(200)에서 변형된 물질(222)의 프로파일의 더욱 양호한 이해를 위해 반도체 장치(200)가 확대된다. 본 실시예에서, 리세스 캐비티(200)에서 변형된 물질(222)은 게이트 스택(210a)의 에지에 인접한 코너(222d)를 갖고, 기판(202)의 표면(202s)보다 높은 팁(tip)을 갖는다. 코너(222d)는 표면(202s)에서부터 코너(222d)의 팁까지 측정된 높이(D3)를 갖는다. 일부 실시예들에서, 높이(D3)는 대략 1 nm와 10 nm 사이의 범위에 이른다.
도 1 및 도 6을 참조하면, 방법(100)은 단계(110)로 계속 진행하고, 이 단계에서 캡 층(cap layer)(224)이 변형된 물질(222) 위에 형성된다. 본 실시예에서, 캡 층(224)은 에피택셜(epi) 성장 공정에 의해 형성된다. 일부 실시예들에서, 캡 층(224)은 후속 처리 공정에서 밑에 있는 변형된 물질(222)의 기복을 방지하기 위해 보호층으로서 기능을 한다. 분리 구조(206a)에 인접하지 않은, 리세스 캐비티(230)에서 변형된 물질(222) 위의 캡 층(224)은 두께(D4)를 갖는다. 일부 실시예들에서, 두께(D4)는 대략 1 nm와 대략 5 nm 사이의 범위에 있다. 분리 구조(206a)에 인접한, 리세스 캐비티(220)에서 변형된 물질(222) 위의 캡 층(224)은 두께(D5)를 갖고 분리 구조(206a)에 접촉하는 측벽(224c)을 갖는다. 일부 실시예들에서, 두께(D5)에 대한 두께(D4)의 비는 대략 1 nm 및 대략 3 nm 사이의 범위에 있다. 일부 실시예들에서, 리세스 캐비티(230)에서 변형된 물질(222) 위의 캡 층(224)은 상위 표면(222a)의 결정 방향을 따라 성장하고, (100) 결정면으로 형성된 상위 표면(224a)을 가질 수 있다. 일부 실시예들에서, 리세스 캐비티(220)에서 변형된 물질(222) 위의 캡 층(224)은 상위 표면(222b)의 결정 방향을 따라 성장하고, (111) 결정면으로 형성된 상위 표면(224b)을 가질 수 있다.
일부 실시예들에서, 캡 층(224)은 변형된 물질(222)과는 상이한 물질을 포함한다. 일부 실시예들에서, 캡 층(224)은 실리콘 함유층이다. 본 실시예에서, 캡 층(224)은 실리콘이다. 일부 실시예들에서, 캡 층(224)은 선택적 에피택시 성장(SEG), 순환 증착 및 에칭(CDE), 화학적 기상 증착(CVD) 기술(예컨대, 기상 에피택시(VPE) 및/또는 초고 진공 CVD(UHV-CVD)), 분자 빔 에피택시(MBE), 다른 적합한 애피택셜(epi) 공정, 또는 이들의 조합을 포함하는 공정에 의해 형성된다. 본 실시예에서, 캡 층(224)은 변형된 물질(222)을 형성하는 공정과 동일한 공정에 의해 형성된다. 일부 실시예들에서, 캡 층(224)은 대략 700 ℃ 내지 대략 800 ℃의 온도에서, 대략 10 Torr 내지 대략 50 Torr의 압력 하에서 수행되는 공정 조건을 변경하고, 반응 기체로서 실리콘 함유 가스(예컨대, SiH2Cl2)를 이용함으로써 변형된 물질(222)을 형성한 이후에 계속해서 형성된다. 대안적인 실시예에서, B2H6 및/또는 H2는 캡 층(224)을 형성하는 실리콘 함유 가스로 도입된다.
도 1 및 도 7을 참조하면, 방법(100)은 단계(112)로 계속 진행하고, 이 단계에서 반도체 장치(200)에 처리가 제공된다. 일부 실시예들에서, 처리는 가열 공정이다. 일부 실시예들에서, 이 처리는 캡 층(224)을 형성하기 위한 온도 및/또는 변형된 물질(222)을 형성하기 위한 온도보다 높은 온도에서 수행된다. 일부 실시예들에서, 이 처리는 대략 650 ℃와 850 ℃ 사이의 범위에 이르는 온도에서 수행된다. 일부 실시예들에서, 이 처리는 대략 10 Torr 내지 50 Torr의 압력 하에서 수행되고, 대략 30 초 이상의 시간 기간 동안 지속된다. 일부 실시예들에서, 대략 35 slm 내지 대략 40 slm의 유량을 갖는 캐리어 가스(예컨대, H2)는 열 조건을 위한 처리 공정에 도입된다.
이러한 처리 공정 이후에, 일부 실시예들에서, 변형된 물질(222)의 코너(222d)의 적어도 일부분은 리세스 캐비티(220)에 재분배되고, 그리하여 리세스 캐비티(220)에서 변형된 물질(222)의 양은 증가한다. 일 실시예에서, 기판(202)의 표면(202s) 위의 코너(222d)는 리세스 캐비티(220)에 완전히 재분배되고, 그러므로 모든 변형된 물질(222)은 리세스 캐비티(220) 내에 있다. 리세스 캐비티(220)에서 변형된 물질(222)의 증가량은 대용량 변형된 구조를 제조하여 캐리어 이동도를 향상시키고 반도체 장치(200)의 장치 성능을 업그레이드할 수 있다.
일 실시예에서, 재분배는 코너(222d)에서 팁의 높은 표면 에너지를 줄이는데서 기인한다. 대안적인 실시예에서, 재분배는 처리에서의 리플로 공정(reflow process)에 기인한다. 리세스 캐비티(220)에서 변형된 물질(222)의 원래의 상위 표면(222b)은 처리 이후에 처리된 상위 표면(222b')으로 변환된다. 일부 실시예들에서, 처리된 상위 표면(222b')은 원래의 (111) 결정면으로부터 벗어난 변환된 결정면을 가지므로, 변형된 물질(222)의 하위 측벽 표면(222c)은 처리된 상위 표면(222b')에 평행하지 않다. 본 실시예에서, 처리된 상위 표면(222b')은 (311) 결정면을 갖는다. 따라서, 밑에 있는 캡 층(224)의 상위 표면(224b)은 처리된 상위 표면(224b')으로 변환될 수 있다. 일부 실시예들에서, 처리된 상위 표면(224b')은 원래의 (111) 결정면에서부터 (111) 결정면으로부터 편향된 결정면으로 변환된다. 본 실시예에서, 처리된 상위 표면(224b')은 (311) 결정면을 갖는다. 일부 실시예들에서, 리세스 캐비티(230)에서 변형된 물질(222)의 상위 표면(222a)의 결정 방향은 이 처리 이후에도 변경되지 않는다.
도 1 및 도 8을 참조하면, 방법(100)은 단계(114)로 계속 진행하고, 이 단계에서 접촉 피처(contact feature)(226)가 캡 층(224) 위에 형성된다. 본 실시예에서, 접촉 피처(226)는 변형된 물질(222) 또는 캡 층(224)을 형성하는 공정과 동일한 공정에 의해 형성된다. 접촉 피처(226)는 캡 층(224)과 후속으로 형성되는 실리사이드 구조 사이에 낮은 접촉 저항을 제공할 수 있다. 적어도 하나의 실시예에서, 접촉 피처(226)는 대략 150 옹스트롬 내지 대략 200 옹스트롬의 범위에 이르는 두게를 갖는다. 일부 실시예들에서, 접촉 피처(226)는 캡 층(224)의 물질과 동일한 물질을 포함한다. 대안적인 실시예들에서, 접촉 피처(226)는 변형 물질(222)의 물질과 동일한 물질을 포함한다.
반도체 장치(200)는 접촉/비아, 상호접속 금속층, 유전층, 보호층 등과 같은 다양한 피처들을 형성하기 위해 추가의 CMOS 공정을 겪을 수 있음을 이해한다. 일부 실시예들에서, 게이트 스택(210a, 210b, 210c)은 더미 게이트 스택일 수 있다. 따라서, CMOS 공정은 장치 성능을 개선시키도록, 폴리실리콘 게이트 전극을 금속 게이트 전극으로 교체하기 위해서 "게이트 라스트(gate last)" 공정을 더 포함한다. 일 실시예에서, 금속 게이트 전극은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi, 다른 적합한 전도성 물질, 또는 이들의 조합물과 같은 금속을 포함할 수 있다. 수정된 변형 구조는 반도체 장치의 채널 영역 내로 정해진 변형 양을 제공함으로써, 장치 성능을 향상시킨다는 것이 관찰되었다.
앞서 논의된 본 개시의 다양한 실시예들은 이미 공지된 방법에 대한 이점을 제공하고, 어떤 특정한 이점도 모든 실시예에 대해 요구되지 않으며, 상이한 실시예들이 상이한 이점을 제공할 수 있음을 이해한다. 이점들 중 하나는 분리 구조에 인접한 S/D 리세스 캐비티에서 변형 물질의 하위 부분이 증가되어 캐리어 이동도를 향상시키고 장치 성능을 업그레이드할 수 있다는 것이다. 다른 이점들은 변형된 물질의 하위 부분 위에 후속 실리사이드를 형성하는 것에 기인하는 장치 불안정 및/또는 장치 실패의 가능성이 방지될 수 있다는 것이다.
일 실시예에서, 반도체 장치를 제조하는 방법은 기판 위에 게이트 스택을 형성하는 단계; 기판에 리세스 캐비티를 형성하는 단계, 여기서 리세스 캐비티는 게이트 스택과 분리 피처 사이에 수평적으로 위치하며; 리세스 캐비티에 에피택셜(epi) 물질을 형성하는 단계, 여기서 에피택셜(epi) 물질은 리세스 캐비티 위에 코너를 가지며; 코너의 적어도 일부분을 리세스 캐비티에 재분배하기 위한 처리를 제공하는 단계를 포함한다.
다른 실시예에서, 반도체 장치를 제조하는 방법은 기판에 분리 피처를 형성하는 단계; 기판 위에 게이트 스택을 형성하는 단계; 기판에 소스/드레인(S/D) 리세스 캐비티를 형성하는 단계, 여기서 S/D 리세스 캐비티는 게이트 스택과 분리 피처 사이에 위치하며; S/D 리세스 캐비티에 에피택셜(epi) 물질을 형성하는 단계, 여기서 에피택셜(epi) 물질은 결정면을 구비한 상위 표면을 가지며; 결정면으로부터 벗어나도록 상위 표면을 변환시키기 위해 에피택셜(epi) 물질을 가열하는 단계를 포함한다.
또 다른 실시예에서, 반도체 장치는 기판 위의 게이트 스택; 기판에서의 분리 구조; 및 기판에서 게이트 스택과 분리 구조 사이에 배치된 변형 피처를 포함한다. 변형 피처는 제1 결정면을 갖는 분리 구조에 인접한 상위 표면; 및 제2 결정면을 갖는 게이트 스택에 인접한 측벽 표면을 포함한다. 제1 결정면은 제2 결정면과 상이하다.
본 개시는 예로서 바람직한 실시예에 관해서 기술하였지만, 본 개시는 이러한 개시된 실시예들로 제한되는 것이 아님을 이해해야 한다. 반대로, (당업자라면 이해할 수 있는 바와 같은) 다양한 수정 및 유사한 배치를 커버하도록 의도된다. 그러므로, 첨부된 특허청구 범위는 이러한 수정 및 유사한 배치를 모두 아우르도록 가장 넓은 해석을 따라야 한다.
200: 반도체 장치 202: 기판
202s: 표면 204: 활성 영역
206a, 206b: 분리 구조 210a, 210b, 21Oc: 게이트 스택
212: 게이트 유전층 214: 게이트 전극층
216: 하드 마스크층 218: 게이트 스페이서
220, 230, 240, 250: 리세스 캐비티
220b, 220d, 230b, 230d: 하위 측벽면
220c, 230c: 바닥면 220a, 230a, 230e: 상위 측벽면
220w, 230w: 웨지 222: 변형된 물질
222a, 222b: 상위 표면 222b': 처리된 상위 표면
222c: 하위 측벽 표면 222d: 코너
224: 캡층 224a, 224b: 상위 표면
224b': 처리된 상위 표면 224c: 측벽
226: 접촉 피처

Claims (10)

  1. 반도체 장치를 제조하는 방법에 있어서,
    기판에 분리 피처를 형성하는 단계;
    상기 기판 위에 게이트 스택을 형성하는 단계;
    상기 기판에 리세스 캐비티 - 상기 리세스 캐비티는 상기 게이트 스택과 상기 분리 피처 사이에 수평적으로 위치됨 - 를 형성하는 단계;
    상기 리세스 캐비티에 에피택셜(epi) 물질 - 상기 에피택셜(epi) 물질은 상기 리세스 캐비티 위에서 코너를 가짐 - 을 형성하는 단계; 및
    상기 코너의 적어도 일부분을 상기 리세스 캐비티에 재분배하기 위한 처리를 제공하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 처리를 제공하는 단계 이전에, 상기 에피택셜(epi) 물질 위에 캡 층(cap layer)을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  3. 제2항에 있어서, 상기 캡 층은 상기 처리의 온도보다 낮은 온도에서 형성되는 것인, 반도체 장치 제조 방법.
  4. 반도체 장치를 제조하는 방법에 있어서,
    기판에 분리 피처를 형성하는 단계;
    상기 기판 위에 게이트 스택을 형성하는 단계;
    상기 기판에 소스/드레인(S/D) 리세스 캐비티 - 상기 S/D 리세스 캐비티는 상기 게이트 스택과 상기 분리 피처 사이에 위치됨 - 를 형성하는 단계;
    상기 S/D 리세스 캐비티에 에피택셜(epi) 물질 - 상기 에피택셜(epi) 물질은 결정면을 구비한 상위 표면을 가짐 - 을 형성하는 단계;
    상기 결정면으로부터 벗어나도록 상기 상위 표면을 변환시키기 위해 상기 에피택셜(epi) 물질을 가열하는 단계
    를 포함하는 반도체 장치 제조 방법.
  5. 제4항에 있어서,
    700 ℃ 내지 800 ℃ 사이의 범위에 있는 온도에서 상기 에피택셜(epi) 물질 위에 epi Si 층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  6. 제5항에 있어서,
    상기 epi Si 층 위에 접촉 피처를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  7. 반도체 장치에 있어서,
    기판 위의 게이트 스택;
    상기 기판에서의 분리 구조; 및
    상기 기판에서 상기 게이트 스택과 상기 분리 구조 사이에 배치된 변형 피처를 포함하고, 상기 변형 피처는 제1 결정면을 갖는 상기 분리 구조에 인접한 상위 표면; 및 제2 결정면을 갖는 상기 게이트 스택에 인접한 측벽 표면을 포함하고, 상기 제1 결정면은 상기 제2 결정면과 상이한 것인, 반도체 장치.
  8. 제7항에 있어서,
    상기 변형 피처 위의 접촉 피처를 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 변형 피처와 상기 접촉 피처 사이의 캡 층을 더 포함하는 반도체 장치.
  10. 제7항에 있어서,
    상기 변형 피처 위의 epi Si 층을 더 포함하는 반도체 장치.
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