CN104022153B - 带有张应变薄膜应变源的双栅场效应晶体管及其制备方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 67
- 230000009977 dual effect Effects 0.000 title claims abstract description 25
- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 28
- 229910005898 GeSn Inorganic materials 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 21
- 238000001259 photo etching Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 12
- 229910000171 calcio olivine Inorganic materials 0.000 claims description 9
- 229910052918 calcium silicate Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 229910052681 coesite Inorganic materials 0.000 claims description 6
- 229910052906 cristobalite Inorganic materials 0.000 claims description 6
- 230000012010 growth Effects 0.000 claims description 6
- 229910052682 stishovite Inorganic materials 0.000 claims description 6
- 229910052905 tridymite Inorganic materials 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 230000005611 electricity Effects 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 6
- 230000007704 transition Effects 0.000 abstract description 4
- 230000007423 decrease Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 107
- 230000035882 stress Effects 0.000 description 12
- 238000009413 insulation Methods 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 206010042209 Stress Diseases 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000002772 conduction electron Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 229910052909 inorganic silicate Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000007773 growth pattern Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7847—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate using a memorization technique, e.g. re-crystallization under strain, bonding on a substrate having a thermal expansion coefficient different from the one of the region
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
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- Manufacturing & Machinery (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提出了一种带有张应变薄膜应变源的双栅场效应晶体管及其制备方法，该双栅场效应晶体管包括半导体材料，栅介质层，栅极，张应变薄膜应变层，该张应变薄膜应变层形成在所述绝缘介质层上，用于在导电沟道区引入沿沟道方向上的张应变，源区电极和漏区电极。本发明在器件表面覆盖一层张应变薄膜应变层，在制备过程中张应变薄膜膨胀在沟道区域引入沿沟道方向上较大的张应变，从而在源沟道界面及附近区域引入双轴张应变，该应变有利于沟道的GeSn导带Γ点下降，由间接带隙转变为直接带隙，增大电流，提高器件工作电流，导通电阻降低。
Description
技术领域
本发明涉及半导体设计及制造技术领域，特别涉及一种带有张应变薄膜应变源的双栅场效应晶体管及其制备方法。
背景技术
随着集成电路技术的深入发展，晶圆尺寸的提高以及芯片特征尺寸的缩小可以满足微型化、高密度化、高速化、高可靠性和系统集成化的要求。根据国际半导体技术蓝图(International Technology Roadmap for Semiconductors，ITRS)的预测，当集成电路技术节点到10纳米以下的时候，应变Si材料已经不能满足需要，要引入高载流子迁移率材料来提升芯片性能。
理论和实验显示GeSn具有比纯Ge材料更高的载流子迁移率。理论计算显示通过调节Sn组分和GeSn的应变，可以把间接带隙结构GeSn转变成直接带隙结构，这样导电电子由L能谷电子变成了Γ能谷的电子，导电电子的有效质量大大降低，从而电子迁移率大大提高(Physical Review B,vol.75,pp.045208,2007)。
对于弛豫的GeSn材料，当Sn的组分达到6.5％-11％的时候，GeSn就会变成直接带隙(Journal of Applied Physics,113,073707,2013以及其中的参考文献)。Sn在Ge中的固溶度(<1％)很低，使得制备高质量、无缺陷的GeSn的工作很难。现在用外延生长的方法可制备出Sn组分达到20％的GeSn材料[ECSTransactions,41(7),pp.231,2011；ECSTransactions,50(9),pp.885,2012]。但是随着Sn组分的增加，材料质量和热稳定型都会变差，因此单纯依靠提高Sn的组分实现直接带隙GeSn材料，比较困难。
发明内容
本发明旨在至少解决现有技术中存在的技术问题，特别创新地提出了一种带有张应变薄膜应变源的双栅场效应晶体管及其制备方法。
为了实现本发明的上述目的，根据本发明的第一个方面，本发明提供了一种带有张应变薄膜应变源的双栅场效应晶体管，其包括：半导体材料，所述半导体材料具有第一表面和第二表面，在所述半导体材料的第一表面上形成源区、漏区和导电沟道区，所述源区、漏区和导电沟道区的连接线与所述半导体材料的第一表面平行，所述源区、漏区和导电沟道区均凸出于所述半导体材料相同的高度，所述导电沟道区位于所述源区和漏区之间，所述导电沟道具有第一导电面和第二导电面；栅介质层，所述栅介质层形成在所述半导体材料的第一表面上，且位于所述导电沟道区的第一导电面的侧面和第二导电面的侧面；栅极，所述栅极形成在所述半导体材料的第一表面上，且位于所述栅介质层的侧面；绝缘介质层，所述绝缘介质层形成在所述栅极、源极和漏极的侧壁上；张应变薄膜应变层，所述张应变薄膜应变层形成在所述绝缘介质层上，用于在导电沟道区引入沿沟道方向上的张应变；源区电极和漏区电极，所述源区电极与所述源区接触，所述漏区电极与所述漏区接触。
本发明的带有张应变薄膜应变源的双栅场效应晶体管在器件表面覆盖一层张应变薄膜应变层，在制备过程中张应变薄膜膨胀在沟道区域引入沿沟道方向上较大的张应变，从而在源沟道界面及附近区域引入双轴张应变，该应变有利于沟道的GeSn导带Γ点下降，由间接带隙转变为直接带隙，增大电流，提高器件工作电流，导通电阻降低。
在本发明的一种优选实施方式中，所述源区、漏区和导电沟道区的材料为单晶GeSn材料，其通式为Ge1-zSnz，其中，0≤z≤0.25。电子的迁移率高。
在本发明的另一种优选实施方式中，所述张应变薄膜应变层的材料为Ca2SiO4，所述Ca2SiO4生长时为单斜晶相，生长完成后退火转变成菱形晶相，体积膨胀，从而形成张应力，有利于沟道的GeSn导带Γ点下降，由间接带隙转变为直接带隙，增大电流，提高器件工作电流，导通电阻降低。
在本发明的一种优选实施方式中，当所述张应变薄膜应变层是绝缘材料时，不需要所述绝缘介质层，所述张应变薄膜应变层形成在所述所述栅极、源极和漏极的侧壁上，用于在导电沟道区引入沿沟道方向上的张应变。从而节约工艺流程，降低成本，提高可靠性。
在本发明的一种优选实施方式中，所述张应变薄膜应变层为不连续的张应变薄膜应变层。可以在局部引入张应变。
在本发明的另一种优选实施方式中，所述张应变薄膜应变层将栅，源，漏全部覆盖；或者将栅全部覆盖并且将源区、漏区暴露。保证在导电沟道区引入张应变。
在本发明的一种优选实施方式中，所述张应变薄膜应变层厚度为3nm到11nm。既能够引入足够的张应力又防止张应变薄膜应变层弛豫。
在本发明的一种优选实施方式中，所述绝缘介质层为Si，SiO2，氮化硅，氮氧化硅层之一或任意多层的组合。起覆盖保护的作用，提高可靠性。
为了实现本发明的上述目的，根据本发明的第二个方面，本发明提供了一种制备带有张应变薄膜应变源的双栅场效应晶体管的方法，包括如下步骤：
S1，提供衬底，在所述衬底上外延形成外延层；
S2，光刻，在掩膜掩蔽的情况下刻蚀外延层使外延层凸出于所述衬底一定的高度，所述外延层凸台中一部分为导电沟道区；
S3，在外延层上形成栅介质层，刻蚀栅介质层，仅保留导电沟道区侧面的栅介质层；
S4，在外延层上形成伪栅极层，刻蚀伪栅极层，仅保留栅介质层侧面的栅极；
S5，光刻，在掩膜掩蔽的情况下进行离子注入，注入类型与外延层相反，并扩散形成源区和漏区；
S6，淀积形成绝缘介质层；
S7，淀积形成张应变薄膜应变层；
S8，光刻，刻蚀去掉伪栅极层；
S9，淀积形成金属栅。
本发明的制备方法流程简单，其形成的张应变薄膜应变层在沟道区域引入沿沟道方向上较大的张应变，这种应变状态有利于沟道的GeSn导带Γ点下降，由间接带隙转变为直接带隙，增大电流，提高器件工作电流，导通电阻降低。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1是本发明一种优选实施例中带有张应变薄膜应变源的双栅场效应晶体管T的结构示意图；
图2至图8是制备带有张应变薄膜应变源的双栅场效应晶体管的流程图；
图9是对图8所示结构利用COMSOL软件得到的晶体管变形图；
图10为对图8所示结构利用COMSOL软件得到的沿x方向的应力分布图；
图11为对图8所示结构利用COMSOL软件得到的沿y方向的应力分布图。
附图标记：
101导电沟道区；102源区；103漏区；104栅介质层；105栅极；
106绝缘介电质层；107张应变薄膜应变层；108伪栅。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
在本发明的描述中，除非另有规定和限定，需要说明的是，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。
图1是本发明第一种优选实施例的带有张应变薄膜应变源的双栅场效应晶体管，图中仅仅是示意的给出了各区域的尺寸，具体的尺寸可以根据器件参数的要求进行设计。从图1中可见，该带有张应变薄膜应变源的双栅场效应晶体管包括半导体材料(半导体衬底)，该半导体材料可以是制备MOSFET的任何半导体材料，具体可以是但不限于硅、锗、锗化硅、碳化硅、砷化镓。
该半导体材料具有第一表面和第二表面，在半导体材料的第一表面上形成源区102、漏区103和导电沟道区101，在本实施方式中，源区102、漏区103和导电沟道区101的材料为单晶GeSn材料，其通式为Ge1-zSnz，其中，0≤z≤0.25。导电沟道区101位于源区102和漏区103之间，导电沟道区101的掺杂类型为n型，源区102和漏区103的掺杂为p型。源区102、漏区103和导电沟道区101的连接线与半导体材料的第一表面平行，在本实施方式中，垂直于第一表面取源区102、漏区103和导电沟道区101的相互平行的纵剖面，三个纵剖面的中心连线为连接线。源区102、漏区103和导电沟道区101均凸出于半导体材料相同的高度，具体的高度可根据实际器件尺寸进行设计。
在本实施方式中，半导体材料具有第一表面和第二表面，第一表面是指进行后续工艺形成源、漏、栅等器件结构的一面，第二表面可以不进行任何工艺，也可以进行减薄等工艺。
导电沟道具有第一导电面和第二导电面。栅介质层104形成在半导体材料的第一表面上，且位于导电沟道区101的第一导电面的侧面和第二导电面的侧面。栅介质层104可以是但不限于采用热氧化生长的二氧化硅或其他的high-κ介质。
在半导体材料的第一表面上，且在栅介质层104的侧面形成栅极105，栅极105可以是晶体管制备中任何可以作为栅极105的材料，可以是但不限于多晶硅栅极105或金属栅极105。
在栅极105、源极和漏极的侧壁上形成有绝缘介质层106，该绝缘介质层106为Si，SiO2，氮化硅，氮氧化硅层之一或任意多层的组合。例如可以为一层SiO2，也可以为一层Si和一层SiO2的组合。
在绝缘介质层106上形成有张应变薄膜应变层107，该用于在导电沟道区101引入沿沟道方向上的张应变。该张应变薄膜应变层107可以为任意能够在外延层上引入张应力的绝缘材料，可以为但不限于Ca2SiO4。在本实施方式中，Ca2SiO4张应变薄膜生长时为单斜晶相，生长完成后在空气的氛围下，在490℃下退火1小时，从单斜晶相转变成菱形晶相，体积膨胀为12％，从而形成张应力，使得GeSn导带Γ点下降，由间接带隙转变为直接带隙，载流子迁移率增加。
在本实施方式中，生长单斜晶相的Ca2SiO4的方法可以采用现有本领域技术人员通用的任何方法，在此不作赘述。
另外，在本实施方式中，只是列举了一种退火条件，根据本领域技术人员有限次的实验，能够将单斜晶相的Ca2SiO4转变为菱形晶相的所有退火条件都在本发明的保护范围之内，在此不过多赘述。
需要说明的是，当张应变薄膜应变层107为绝缘材料时，绝缘介质层106可以省略，张应变薄膜应变层107直接形成在栅极105、源极和漏极的侧壁上。
在本实施方式中，双栅场效应晶体管可以为双栅GeSnn沟道MOSFET、双栅GeSnn沟道TFET或者双栅GeSnp沟道TFET。具体的掺杂类型，掺杂物质的选择，以及掺杂工艺均可选择现有的技术，在此不作赘述。
为了将器件的源极和漏极引出，还应采用光刻然后刻蚀的方法形成金属通孔，该金属通孔贯通至源区102和漏区103的表面，在金属通孔内形成源区102电极和漏区103电极，源区102电极与源区接触，漏区103电极与漏区103接触。
在本实施方式中，张应变薄膜应变层107可以将栅，源，漏全部覆盖，也可以将栅全部覆盖并且将源区102、漏区103暴露。还可以通过在特定部分形成绝缘应变层的方式，使器件半导体的部分地区产生应变。例如，绝缘应变层可以为不连续的绝缘应变层。
在本实施方式中，张应变薄膜应变层107厚度为3nm到11nm，既能够引入足够的张应力又防止张应变薄膜应变层107弛豫。
本发明还提供了一种制备带有张应变薄膜应变源的双栅场效应晶体管的方法，包括如下步骤：
S1，提供衬底，在该衬底上外延形成外延层；
S2，光刻，在掩膜掩蔽的情况下刻蚀外延层使外延层凸出于所述衬底一定的高度，所述外延层凸台中一部分为导电沟道区；
S3，在外延层上形成栅介质层，刻蚀栅介质层，仅保留导电沟道区侧面的栅介质层；
S4，在外延层上形成伪栅极层，刻蚀伪栅极层，仅保留栅介质层侧面的栅极；
S5，光刻，在掩膜掩蔽的情况下进行离子注入，注入类型与外延层相反，并扩散形成源区和漏区；
S6，淀积形成绝缘介质层；
S7，淀积形成张应变薄膜应变层；
S8，光刻，刻蚀去掉伪栅极层；
S9，淀积形成金属栅。
在本发明的一种优选实施方式中，以利用上述方法制备带有张应变薄膜应变源的双栅n沟道MOSFET为例进行说明，首先在p型半导体材料衬底上外延形成p-的单晶Ge1-zSnz外延层，其中，0≤z≤0.25。光刻，在掩膜掩蔽的情况下刻蚀外延层使外延层凸出于衬底一定的高度，如图2所示，外延层凸台中央一部分为导电沟道区101。在外延层上淀积形成高κ栅介质层104，光刻，刻蚀栅介质层104，仅保留导电沟道区101侧面的栅介质层104。在外延层上形成伪栅108极105层，光刻，刻蚀伪栅108极105层，仅保留栅介质层104侧面的栅极105，形成伪栅108结构，如图3所示。在适当的掩膜掩蔽下进行P型离子注入，并经过扩散形成P+重掺杂区，形成源区和漏区103，如图4所示。在源区、漏区103、伪栅108表面淀积形成绝缘电介质层，包括一层Si和一层SiO2，生长方式可以为但不限于化学气相淀积的方法，如图5所示。如图6所示，在绝缘介质层106上淀积一层3nm厚的具有残余张应力的应变薄膜层Ca2SiO4，淀积完成后按照本发明的退火条件退火，具有残余张应力的应变薄膜层107膨胀。如图7所示，利用选择刻蚀去掉伪栅108。如图8所示，重新沉积金属栅105。
需要说明的是，以上仅仅是给出了形成图8所示结构的一种方法，以上的工艺步骤经过适当的调换，也可以得到图8所示的结构。比如可以先扩散形成源区和漏区103，再生长栅介质层104以及栅极105。
在本实施方式中，张应变薄膜应变层107可以将栅，源，漏全部覆盖，也可以将栅全部覆盖并且将源区、漏区103暴露。还可以通过在特定部分形成绝缘应变层的方式，使器件半导体的部分地区产生应变。例如，绝缘应变层可以为不连续的绝缘应变层。具体可以采用光刻，在掩膜掩蔽的情况下刻蚀张应变薄膜应变层107。
在本实施方式中，当张应变薄膜应变层为绝缘材料时，可以省略步骤S6。
为了将器件的源极引出，还应采用光刻后刻蚀的方法形成金属通孔。具体的过程是用光刻的方法在阻挡层如光刻胶中刻出通孔，然后在利用湿法腐蚀或干法刻蚀依次刻蚀掉通孔下方的隔离介质层、绝缘应变膜应变层。形成的电极结构图中没有示出。
如图9所示，利用COMSOL软件进行仿真，可以看到沟道方向为张应力，图10示出了x方向(沟道方向)的应力图，图11示出了y方向(沟道方向)的应力图，沿沟道方向为张应力，从图中可见，而对于n沟道MOSFET来说，沿沟道方向的张应变，这种应变状态有利于沟道的GeSn导带Γ点下降，由间接带隙转变为直接带隙，增大电流，提高器件工作电流，导通电阻降低。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
Claims (10)
1.一种带有张应变薄膜应变源的双栅场效应晶体管，其特征在于，包括：
半导体材料，所述半导体材料具有第一表面和第二表面，在所述半导体材料的第一表面上形成源区、漏区和导电沟道区，所述源区、漏区和导电沟道区的连接线与所述半导体材料的第一表面平行，所述源区、漏区和导电沟道区均凸出于所述半导体材料相同的高度，所述导电沟道区位于所述源区和漏区之间，所述导电沟道具有第一导电面和第二导电面；
栅介质层，所述栅介质层形成在所述半导体材料的第一表面上，且位于所述导电沟道区的第一导电面的侧面和第二导电面的侧面；
栅极，所述栅极形成在所述半导体材料的第一表面上，且位于所述栅介质层的侧面；
绝缘介质层，所述绝缘介质层形成在所述栅极、源极和漏极的侧壁上；
张应变薄膜应变层，所述张应变薄膜应变层形成在所述绝缘介质层上，用于在导电沟道区引入沿沟道方向上的张应变，所述张应变薄膜应变层的材料为Ca2SiO4，Ca2SiO4张应变薄膜生长时为单斜晶相，生长完成后在空气的氛围下，在490℃下退火1小时，从单斜晶相转变成菱形晶相；
源区电极和漏区电极，所述源区电极与所述源区接触，所述漏区电极与所述漏区接触。
2.如权利要求1所述的带有张应变薄膜应变源的双栅场效应晶体管，其特征在于，所述源区、漏区和导电沟道区的材料为单晶GeSn材料，其通式为Ge1-zSnz，其中，0≤z≤0.25。
3.如权利要求1所述的带有张应变薄膜应变源的双栅场效应晶体管，其特征在于，当所述张应变薄膜应变层是绝缘材料时，不需要所述绝缘介质层，所述张应变薄膜应变层直接形成在所述栅极、源极和漏极的侧壁上，用于在导电沟道区引入沿沟道方向上的张应变。
4.如权利要求1所述的带有张应变薄膜应变源的双栅场效应晶体管，其特征在于，所述张应变薄膜应变层为不连续的张应变薄膜应变层。
5.如权利要求4所述的带有张应变薄膜应变源的双栅场效应晶体管，其特征在于，所述张应变薄膜应变层厚度为3nm到11nm。
6.如权利要求3或4所述的带有张应变薄膜应变源的双栅场效应晶体管，其特征在于，所述张应变薄膜应变层将栅，源，漏全部覆盖；或者将栅全部覆盖并且将源区、漏区暴露。
7.如权利要求6所述的带有张应变薄膜应变源的双栅场效应晶体管，其特征在于，所述张应变薄膜应变层厚度为3nm到11nm。
8.如权利要求1所述的带有张应变薄膜应变源的双栅场效应晶体管，其特征在于，所述绝缘介质层为Si，SiO2，氮化硅，氮氧化硅层之一或任意多层的组合。
9.一种制备带有张应变薄膜应变源的双栅场效应晶体管的方法，其特征在于，包括如下步骤：
S1，提供衬底，在所述衬底上外延形成外延层；
S2，光刻，在掩膜掩蔽的情况下刻蚀外延层使外延层凸出于所述衬底一定的高度，所述外延层凸台中一部分为导电沟道区；
S3，在外延层上形成栅介质层，刻蚀栅介质层，仅保留导电沟道区侧面的栅介质层；
S4，在外延层上形成伪栅极层，刻蚀伪栅极层，仅保留栅介质层侧面的栅极；
S5，光刻，在掩膜掩蔽的情况下进行离子注入，注入类型与外延层相反，并扩散形成源区和漏区；
S6，淀积形成绝缘介质层；
S7，淀积形成张应变薄膜应变层，所述张应变薄膜应变层的材料为Ca2SiO4，Ca2SiO4张应变薄膜生长时为单斜晶相，生长完成后在空气的氛围下，在490℃下退火1小时，从单斜晶相转变成菱形晶相；
S8，光刻，刻蚀去掉伪栅极层；
S9，淀积形成金属栅。
10.如权利要求9所述的制备带有张应变薄膜应变源的双栅场效应晶体管的方法，其特征在于，当张应变薄膜应变层为绝缘材料时，省略步骤S6。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410244666.1A CN104022153B (zh) | 2014-06-04 | 2014-06-04 | 带有张应变薄膜应变源的双栅场效应晶体管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201410244666.1A CN104022153B (zh) | 2014-06-04 | 2014-06-04 | 带有张应变薄膜应变源的双栅场效应晶体管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104022153A CN104022153A (zh) | 2014-09-03 |
| CN104022153B true CN104022153B (zh) | 2016-10-12 |
Family
ID=51438817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410244666.1A Expired - Fee Related CN104022153B (zh) | 2014-06-04 | 2014-06-04 | 带有张应变薄膜应变源的双栅场效应晶体管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104022153B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113551781B (zh) * | 2021-09-18 | 2021-12-21 | 西安中科立德红外科技有限公司 | 基于半导体双栅晶体管结构的红外传感器芯片及制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1503372A (zh) * | 2002-11-26 | 2004-06-09 | 台湾积体电路制造股份有限公司 | 具有多重闸极及应变的通道层的晶体管及其制造方法 |
| CN1828939A (zh) * | 2005-01-25 | 2006-09-06 | 国际商业机器公司 | 射频开关和将双栅晶体管修改成射频开关的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4724231B2 (ja) * | 2009-01-29 | 2011-07-13 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
2014
- 2014-06-04 CN CN201410244666.1A patent/CN104022153B/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN1503372A (zh) * | 2002-11-26 | 2004-06-09 | 台湾积体电路制造股份有限公司 | 具有多重闸极及应变的通道层的晶体管及其制造方法 |
| CN1828939A (zh) * | 2005-01-25 | 2006-09-06 | 国际商业机器公司 | 射频开关和将双栅晶体管修改成射频开关的方法 |
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| Publication number | Publication date |
|---|---|
| CN104022153A (zh) | 2014-09-03 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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