CN101853860B - 集成半导体设备和制造该集成半导体设备的方法 - Google Patents

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Abstract

一种集成半导体设备和制造该集成半导体设备的方法包括保留半导体层的一个部分使得当在SOI晶片上形成槽时在槽上形成倾斜表面。沿着该倾斜表面形成厚的二氧化硅膜(第二绝缘膜)。该厚的二氧化硅膜防止氧气进入槽内SOI晶片的绝缘层和半导体层之间的边界表面。

Description

集成半导体设备和制造该集成半导体设备的方法
相关申请的交叉引用
本申请基于申请于2009年3月31日的现有日本专利申请No.2009-087476并主张其优先权的利益，其全部内容通过参考结合于此。
技术领域
本发明涉及一种具有用于电分离多个半导体元件的槽的集成半导体设备以及制造该集成半导体设备的方法。
背景技术
例如在日本公开专利2007-258501(专利文件1)中已知使用SOI(绝缘体上硅)形成介质绝缘集成电路。当形成这种类型的集成电路时，首先如图1所示，准备由硅基板1、由二氧化硅膜构成的第一绝缘膜2、以及硅半导体层3组成的SOI晶片。然后，通过使用抗蚀剂掩模4各向异性地蚀刻(干法蚀刻)硅半导体层3形成槽(通道)5。以此方式，槽5将硅半导体层分离成多个部件区6。由于槽5被形成为从硅半导体层3的表面延伸到第一绝缘膜2，所以多个部件区6由第一绝缘膜2和槽5彼此地和电地隔离。
当硅半导体层3被蚀刻从而槽5完全地延伸到第一绝缘膜2时，第一绝缘膜2在槽5的底部暴露。通常，为了通过槽5确保多个部件区6之间的电介质隔离，充分地执行蚀刻工序从而硅半导体层3不保持在槽5的底部。在该蚀刻工序时，由于第一绝缘膜2和硅半导体层3之间的选择性高并且由于硅半导体层3容易通过第一绝缘膜2被蚀刻，
当蚀刻到达第一绝缘膜2时，蚀刻在槽5的底部沿水平方向进行，并且沿水平方向将硅半导体层3的底表面切除，即产生凹口7。
在如图1所示的在槽5中形成第二绝缘膜(二氧化硅膜)8之前的状态下，部件区6的特征降级基本上不发生。然而，如图2所示，例如，当形成由二氧化硅材料构成的第二绝缘膜8时，在该第二绝缘膜8的形成工序中将氧气提供给凹口7，并且在该凹口7内也形成二氧化硅膜。由二氧化硅膜升高的部件区6引起的应力产生晶体缺陷，引起部件的电特征的降级。另外，在图2中，磷离子作为n型杂质被注入槽5的侧壁中，然后，通过在硅半导体层3上执行高温热氧化工序，形成由二氧化硅材料构成的第二绝缘膜8。然后基于部件区6内注入的磷离子形成n型半导体区域9。
当如图1和2所示形成V形截面凹口7以及在部件区6中的晶体缺陷产生时，由于在凹口7的部分第二绝缘膜8变薄，部件中的电阻减小。另外，由导电多晶体硅形成的电极通过第二绝缘膜8被埋在槽5中，并且有时在该电极和部件区6之间施加电压。在这种情况下，由于在凹口7的入口处的锐角部分的电场浓缩，泄露电流流经第二绝缘膜8。部件的电阻的降低以及泄露电流的增加使得半导体设备的功能降级。
因而，本发明试图解决的问题如下：在集成半导体设备的制造方法中，由于在槽内形成绝缘膜，产生半导体层的晶体降级，其中在集成半导体设备中用于电介质隔离的槽形成在堆叠有基板、绝缘膜和半导体层的晶片上。
发明内容
为了解决上述问题，与本发明实施例相关的第一特征是一种集成半导体设备，包括：基板；第一绝缘膜，布置在所述基板上；半导体层，布置在所述第一绝缘膜上并且包括由槽分开的多个半导体部件区；以及第二绝缘膜，形成在所述槽中；其中，所述多个半导体部件区中的每个都具有边缘部分，所述边缘部分具有比所述半导体部件区的主表面和所述第一绝缘膜之间的间隔更小的厚度并且在所述槽下延伸，并且所述第二绝缘膜形成在所述槽的壁表面上且与所述第一绝缘膜接触。
与第一特征相关的集成半导体设备，其中所述第二绝缘膜具有覆盖所述槽的主侧表面的第一部分以及覆盖所述边缘部分的第二部分，并且所述第二部分的最大厚度大于所述第一部分的最大厚度。
与本发明实施例相关的第二特征是一种制造集成半导体设备的方法，所述方法包括：在由基板、布置在所述基板上的第一绝缘膜、以及布置在所述第一绝缘膜中的半导体层组成的晶片中，在所述半导体层上形成槽并且所述槽从所述半导体层的主表面朝向所述第一绝缘膜延伸从而分开为多个半导体部件区，从而具有比所述半导体层的主表面与所述第一绝缘膜之间的所述半导体层的厚度小的厚度的部分保留在所述第一绝缘膜之间；以及通过氧化暴露在所述半导体层的所述槽上的部分，形成覆盖所述槽的壁表面且接触所述第一绝缘膜的第二绝缘膜。
与第二特征相关的制造集成半导体设备的方法，其中形成所述第二绝缘膜包括用于沿从所述半导体层的所述槽的入口至具有小的厚度的剩余部分的所述槽的主侧表面引入具有第一浓度的杂质和/或沿具有小的厚度的所述剩余部分引入具有比所述第一浓度高的第二浓度的杂质的工序，以及用于通过在氧化环境中在引入具有所述杂质的所述半导体层上执行加热工序而形成所述第二绝缘膜的工序。
与第二特征相关的制造集成半导体设备的方法，其中用于将杂质引入到所述半导体层的所述工序是用于将杂质离子以特定角度注入到所述槽的壁表面的工序。
与第二特征相关的制造集成半导体设备的方法，其中用于通过在氧化环境中在所述半导体层上执行加热工序而形成所述第二绝缘膜的工序包括下述工序：在所述半导体层上执行第一温度的热氧化工序，其中引入具有所述第二浓度的杂质的区域的氧化速度大于引入具有所述第一浓度的杂质的区域的氧化速度，和在引入具有所述第二浓度的杂质的区域上形成比引入具有所述第一浓度的杂质的区域上的氧化膜更厚的氧化膜；并且还包括下述工序：在所述半导体层上执行比所述第一温度高的第二温度的热氧化工序。
与第二特征相关的制造集成半导体设备的方法，其中用于在所述半导体层上形成槽的所述工序包括：第一工序，用于形成具有从所述半导体层的主表面至没有到达所述第一绝缘膜的地方的深度的第一槽；以及第二工序，在第二工序中进一步移除所述第一槽下面的所述半导体层并且形成具有到达所述第一绝缘膜的锥形端部分的第二槽。
与第二特征相关的制造集成半导体设备的方法，其中用于在所述半导体层上形成槽的所述工序是下述工序：用于形成槽，从而在所述槽的所述底部与所述第一绝缘膜之间产生所述半导体层的剩余部分，所述剩余部分具有在用于形成所述第二绝缘膜的所述工序中能够被改变为氧化材料的厚度。
与第二特征相关的制造集成半导体设备的方法，其中从所述槽的所述半导体层的所述主表面至具有小的厚度的所述半导体层的部分的所述主侧表面沿几乎垂直于所述半导体层的所述主表面的方向延伸。
与第二特征相关的制造集成半导体设备的方法，其中具有小的厚度的所述半导体层的所述部分包括倾斜的或弯曲的表面。
与本发明实施例相关的第三特征是一种制造集成半导体设备的方法，所述方法包括：在由基板、布置在所述基板上的第一绝缘膜、以及布置在所述第一绝缘膜中的半导体层组成的晶片中，从所述半导体层的表面至所述第一绝缘膜在所述半导体层上形成槽从而分开为多个半导体部件区；沿从所述半导体层的所述槽的入口至中间的地方的第一部分的壁表面形成引入具有第一浓度的杂质的部分，以及沿所述第一部分和所述槽的端部之间的第二部分的壁表面形成引入具有比所述第一浓度高的第二浓度的杂质的部分；在所述半导体层上执行第一温度的热氧化工序，其中引入具有所述第二浓度的杂质的所述第二部分的氧化速度大于引入具有所述第一浓度的杂质的第一部分的氧化速度，以及在引入具有所述第二浓度的杂质的所述第二部分上形成比引入具有所述第一浓度的杂质的区域上的氧化膜更厚的氧化膜；以及在所述半导体层上执行比所述第一温度高的第二温度的热氧化工序。
附图说明
图1是示出带有具有凹口的槽的传统半导体设备的截面图；
图2是示出具有形成在图1的槽中的绝缘膜的半导体设备的截面图；
图3是示出用于制造本发明的第一实施例的集成半导体设备的SOI晶片的截面图；
图4是示出在图1的SOI晶片上形成有第一深度的槽的截面图；
图5是示出形成倾斜的表面的图4中的SOI晶片的更深的槽的截面图；
图6是示出在图4的槽的侧壁上形成薄的绝缘膜、并且随后形成磷离子被注入部件区的状态的截面图；
图7是示出在图6的工序之后通过在半导体设备上以低温执行热氧化工序而形成绝缘膜的截面图；
图8是示出在图7的工序之后通过在半导体设备上以更高的温度执行热氧化工序而形成第二绝缘膜的截面图；
图9是示出在图8的部件区中形成半导体元件的状态的截面图；
图10是示出用于制造本发明第二实施例的集成半导体设备的具有槽的SOI晶片的截面图；
图11是示出通过进一步加深图10中的槽形成具有倾斜表面的槽的截面图；
图12是示出沿着图11中的槽的侧壁形成绝缘膜的截面图；以及
图13是示出在与图5的状态相同的状态下的第三实施例的集成半导体设备的截面图。
具体实施方式
下面，参考图3至图13说明本发明的实施例。
(第一实施例)
根据本发明一个实施例的制造集成半导体设备的方法如下。首先，准备图3中示出的SOI晶片10。该实施例的SOI晶片10从平面形状的硅基板11以及平面形状的n型硅半导体层形成，硅基板11以及n型硅半导体层通过能够被称为埋藏绝缘膜的第一绝缘膜或第一二氧化硅膜12粘(结合)在一起。更详细地，如下形成SOI晶片10。使用热氧化方法在硅基板11和硅半导体层13的至少一个表面上形成第一二氧化硅膜12，并且使用加热工序通过第一二氧化硅膜12连接硅基板11和硅半导体层13。而且，优选地，在将也能够被称为设备层或主半导体层的硅半导体层13附接到硅基板11之后通过抛光将硅半导体层13形成在薄膜中。在图3中，硅半导体层13被示为比基板11厚，然而，可以形成比基板11薄的硅半导体层13。
另外，通过使用外延生长方法在第一二氧化硅膜12上生长硅可以形成硅半导体层13。也可以从除了硅的半导体材料(例如化合物半导体)形成基板11和硅半导体层13。另外，可以从除了二氧化硅材料的绝缘材料形成第一二氧化硅膜12。
接下来，如图3所示，在硅半导体层13的整个表面上形成大约500nm厚的二氧化硅膜，并且如图4所示，通过形成开口15而形成用于干法蚀刻目的的掩模14。该掩模14的开口15的位置对应于在硅半导体层13上形成的多个部件的隔离区域。而且，能够使用除了二氧化硅材料的材料形成掩模14。
接下来，通过掩模14的开口15在硅半导体层13上执行使用具有例如作为成分的SF6的蚀刻气体的各向异性蚀刻(例如，RIE：反应离子蚀刻)，并且形成具有第一深度A的浅的第一槽16a。该第一槽16a沿垂直于硅半导体13的主表面的方向延伸。浅的第一槽16a的第一深度A小于硅半导体13的厚度B。因而，硅半导体层13的一部分保留在浅的第一槽16a的底部部分与第一二氧化硅膜12之间。确定第一槽16a的第一深度A，从而即使在用于形成第一槽16a的蚀刻中有变化，硅半导体层13也保留在第一槽16a的底部部分上，并且优选地第一槽16a的第一深度A是硅半导体层13的厚度B的1/2至1/50。
接下来，如图4所示，在第一槽16a的底部和第一二氧化硅膜12之间的硅半导体层13上执行非各向异性蚀刻，并且如图5所示形成具有到达第一二氧化硅膜12的深度的第二槽(下面简称为槽)16。该非各向异性蚀刻通过选择下述多项之一降低蚀刻速率：比起当形成图4所示的槽16a时降低反应离子蚀刻的功率、调节真空度、或当形成第一槽16a时向蚀刻气体加入HBr以增强公知侧壁保护膜的产生(具有防止水平方向的蚀刻的功能的附接)。当形成该槽16时，硅半导体层13被分离为多个部件区19。在图5中，暴露在槽16的底部部分的第一二氧化硅膜12的宽度Wb比槽16中的硅半导体层13的主表面侧的入口的宽度Wa窄。换句话说，槽16形成为从硅半导体层13的主表面朝向第一二氧化硅膜12逐渐变细。因而，由部件区19构成的边缘部分18存在于槽16的底部部分和第一二氧化硅膜12之间。从硅半导体层13的主表面上的槽16的入口至边缘部分18的主侧表面17a优选地沿相对于硅半导体层13的主表面垂直的方向延伸或以相对于硅半导体层13的主表面成在89°和91°之间的第一角度a延伸。在槽16的端处的部件区19的边缘部分18的倾斜表面17b相对于主表面17a具有角度b(优选地在10°到45°之间)。因而，使用边缘部分18的倾斜表面17b的硅半导体层13的主表面的第二角度是(第一角度a)+(角度b)并且大于第一角度a。
如图5所示，在本实施例中，二氧化硅膜12在槽16的底部上暴露宽度Wb。第一二氧化硅膜12的该暴露宽度Wb大约是在槽16的主表面17a处的宽度Wa的一半(Wa/2)。而且，在该实施例中，第一二氧化硅膜12的暴露宽度Wb能够在例如0到宽度Wa的范围内(优选地0到Wa/1.01)任意变化。硅半导体层13的边缘部分18具有倾斜表面17b。因而，边缘部分18的厚度从配合槽16的主侧表面17a的部分的最大厚度C朝向槽16的中央逐渐变小。结果，在图5所示的硅半导体层13中没有产生上述图1所示的传统硅半导体层3的凹口7。边缘部分18的最大厚度C 小于硅半导体层13的主表面和第一二氧化硅膜12之间的间隔B(见图5)。
当如图5所示形成槽16时，硅半导体层13被物理地和电地分离为多个部件区(半导体部件区、半导体元件区或设备区域)19。例如FET的半导体元件形成在多个部件区19中。而且，在形成槽16之前在每个部件区19中形成半导体元件，并且然后能够形成槽16。
接下来，在图8和图9中示出了由n型扩散层(n型半导体区域)24构成的槽16的壁表面的二氧化硅膜251以及作为第二绝缘膜的二氧化硅膜。而且，二氧化硅膜251有的时候被称为下面说明中的槽氧化膜。n型扩散层24包括比部件区19的表面中的n型硅半导体层13的n型杂质的原始浓度更高的n型杂质浓度，并且具有防止耗尽层从部件区19的周围(即槽16的侧壁)向部件区19扩散的功能。在本实施例中，在形成n型扩散层24的同时根据本发明形成槽氧化膜251。
为了获取图8和图9所示的n型扩散层24和槽氧化膜251，首先，在槽16的壁表面上形成几个nm的相对薄的污染防止氧化膜20。该污染防止氧化膜20从二氧化硅膜形成并且具有防止离子注入时部件区19的金属污染的功能。而且，可以省略污染防止氧化膜20。另外，也可以从除了二氧化硅材料的材料形成污染防止氧化膜20。
接下来，如图6中箭头所示，使用离子注入方法在与槽16的主侧表面17a成大于0°且小于90°(优选在1°和15°的范围内)的角度的方向将磷离子(杂质离子)21注入到部件区19中。离子注入条件可以被设置在例如1X1015原子/平方厘米的剂量和40keV的能量速度。以与向槽16的整个周围注入离子相同的条件通过该污染防止氧化膜20向部件区19注入离子。因而，磷离子21向槽16的倾斜表面17b的辐射角大于向主侧表面17a的辐射角。结果，在部件区19中，沿着槽16的主侧表面17a形成每个单元区具有少量磷离子的第一区域22，其中槽16的主侧表面17a具有磷离子21的更小辐射角。同时，沿着槽16的倾斜表面17b形成每个单元区具有大量磷离子的第二区域23，其中槽16的倾斜表面17b具有磷离子21的大辐射角。而且，槽16的宽度Wa(见图5)被设置为例如2000nm并且深度为10000nm，从而能够在槽16的整个周围执行离子注入。
接下来，如图7中所示的在槽16的壁表面上形成二氧化硅膜25的氧化环境中，以大约850°的相对低的第一温度加热硅半导体层13。在低温期间根据已知加速氧化原理形成该二氧化硅膜25。更详细地，二氧化硅膜25布置具有相对薄的第一部分26以及第二部分27，其中第一部分26沿着槽16的主侧壁17a形成第一厚度T1(优选地50nm)并且第二部分27沿着倾斜表面17b形成比第一厚度T1厚的厚度T2(优选地60nm或更多)。在第二区域23中在温度范围(优选地700°到900°)内设置上述第一温度，其中第二区域23具有特别地产生加速氧化的高浓度杂质。
而且，在图7中，二氧化硅膜25被显示在包括图6所示的污染防止膜12的状态中。另外，第一厚度T1是沿垂直于二氧化硅膜25的第一部分26的表面的方向的厚度并且第二厚度T2是沿垂直或法向于二氧化硅膜25的第二部分27的表面的方向的厚度。
接下来，为了使具有高电阻特征的电介质隔离成为可能，在氧化环境中以相对高的第二温度(优选地1000℃至1200℃，或更优选地1200℃)在硅半导体层13上执行加热工序，并且如图8所示，沿着槽16的侧壁形成大约800nm的相对厚的槽氧化膜251。当以此方式在硅半导体层13上执行高温热氧化工序时，在保持低粘性系数状态的同时二氧化硅膜生长，二氧化硅膜和硅半导体层13之间的热膨胀系数的差异导致的应力被减小，并且不像在硅半导体层13中那样容易产生晶体缺陷。在该高温加热工序时如图7所示二氧化硅膜也在二氧化硅膜25的第二部分27上生长，然而生长速度低于在第一部分26上的生长速度。如图7清楚所示，具有相对厚的第二厚度T2的第二部分27覆盖部件区19和第一绝缘膜12之间的边界。因而，例如，在用于执行大约1200℃的高温氧化工序的工序中，进入部件区19和第一二氧化硅膜(绝缘膜)12之间的边界的氧气由第二部分27降低，并且不在上述边界上形成二氧化硅膜。结果，在第一实施例的情况下，由于如图7所示的不在由上述传统方法产生的凹口7上形成二氧化硅膜，部件区6没有被升高并且从而没有带来在部件区6中产生晶体缺陷的问题。
此外，在图7和图8中，二氧化硅膜25和槽氧化膜251的覆盖槽16的垂直主侧表面17a的一个部分成为第一部分26、261，并且二氧化硅膜25和槽氧化膜251的覆盖边缘部分18的另一部分成为第二部分27、271。
如图8所示，当在高温加热工序中形成槽氧化膜251时，注入图6和图7所示的第一区域22和第二区域23中的磷离子(杂质)扩散进入到部件区19中并且形成期望的n型扩散区域24。
此外，通过形成图6所示的污染防止膜20以及图7和图8所示的二氧化硅膜25以及槽氧化膜251来改变图5所示的部件区19的形状和边缘部分18，然而，为了说明的目的，在图7和图8中部件区以及边缘部分也具有相同的附图标记19、18。
由于执行用于形成二氧化硅膜25和槽氧化膜251的热氧化，图7和图8中的边缘部分18的大小小于图5所示的边缘部分18的大小，然而，比起部件区19的垂直表面，该边缘部分18略微向槽16的侧面突出。因而，第一二氧化硅膜12连接边缘部分18的部件区19没有覆盖的部分的宽度Wb1比槽16的主侧表面之间的宽度Wa1(即部件区19之间的宽度)窄。
接下来，如图9所示，在部件区19中形成期望的半导体元件。在本实施例中，为了获取FET(场效应晶体管)，在n型部件区19中形成p型井28，并且在p型井28中形成n型源区域29和n型漏区域30。另外，在n型源区域29之上形成源电极31，在n型漏区域30之上形成漏电极32，在源区域29和漏区域30之间的p型井28的表面上通过门绝缘膜33形成门电极34。
而且，替代图9所示的FET，也可以形成例如双极晶体管和二极管的其它半导体元件。
另外，如图9中点线和附图标记35所示，可以沿着第一二氧化硅膜12和部件区19的边界在部件区19的底部部分形成n型半导体区域。该n型半导体区域35比起n型部件区19形成具有更高浓度的杂质。
另外，如图9中的虚线和附图标记40所示，能够在形成有槽氧化膜25的槽16中填入由导电多晶体硅构成的电极或绝缘体。
可以说明与本实施例相关的集成半导体设备和制造该集成半导体设备的方法的下述效果。
(1)如图5所示，由于具有倾斜表面17b的边缘部分18存在于槽16的底部，图1所示的前述凹口7没有在部件区19和二氧化硅膜12之间形成。另外，在用于获取图8所示的槽氧化膜(第二绝缘膜)251的高温氧化工序时，部件区19和第一二氧化硅膜12之间的边界由槽氧化膜(第二绝缘膜)25的相对厚的第二部分27覆盖。因而，进入部件区19和第一二氧化硅膜12之间的边界的氧气被减少并且在该边界上的二氧化硅膜的形成被减少。结果，在本实施例中，由于没有如同上述图2中所示在部件区6中形成凹口7，所以二氧化硅膜8没有形成在该凹口7上并且没有由于部件区6的升高导致在部件区6中产生晶体缺陷。而且，在部件区19中形成的半导体元件的特征能够被保持为高水平。
(2)如图5所示，边缘部分18的倾斜表面17b相对于槽16的主侧表面倾斜。结果，当以与将离子注入到槽16的主侧表面17a的角度相同的角度将离子注入到倾斜表面17b时，比起在主侧表面17a附近，可以在倾斜表面17b附近形成具有高浓度杂质的第二区域23。以此方式，利用已知加速氧化的操作(其中在具有高浓度杂质的区域中氧化速度高)，可以沿着倾斜表面17b容易地形成具有二氧化硅膜25的厚度的第二部分27。换句话说，可以在边缘部分18的倾斜表面17b上形成二氧化硅膜25的第二部分27而不需执行特别的工序。
(3)执行具有相对低的第一温度的氧化工序，并且在倾斜表面17b上预先形成具有二氧化硅膜25的厚度的第二部分27。此后，执行具有相对高的第二温度的高温氧化工序，并且由于如图8所示形成最后的槽氧化膜(第二绝缘膜)251，可以减小在高温氧化工序过程中在部件区19和二氧化硅膜12之间的边界上的氧化膜的产生。而且，当执行具有相对高的第二温度的高温氧化工序并且形成最后的槽氧化膜(第二绝缘膜)251时，在保持低粘性系数状态的同时二氧化硅膜生长，二氧化硅膜和硅半导体层13之间的热膨胀系数的差异导致的应力被减小，并且可以减小在硅半导体层13中产生的晶体缺陷。
而且，即使当在部件区19中不形成边缘部分18时，组合用于形成第一区域22和第二区域23的工序以及用于形成二氧化硅层25的工序也是有效的，其中第一区域22具有上述低浓度杂质，第二区域23具有高浓度杂质，其中通过执行具有相对低的第一温度的热氧化工序以及具有相对高的第二温度的热氧化工序来形成二氧化硅层25。即，通过组合这些工序，可以容易地和有效地在槽16的端部分上形成厚的二氧化硅膜。
(4)由于使用与用于形成n型扩散层24的工序相同的工序形成槽氧化膜(第二绝缘膜)251，所以可以在槽16内容易地形成槽氧化膜(第二绝缘膜)251。
(5)如图9中的虚线以及附图标记所示，在形成集成半导体设备的情况下(在该集成半导体设备中由导电多晶硅构成的电极埋在槽16中并且向该电极与部件区19之间施加电压)，由于具有槽氧化膜251的厚度的第二部分27形成在槽16的底部(其中，电场强度变得更高)，所以可以减少在槽氧化膜251的第二部分27中流动的泄露电流。
(6)由于本实施例的集成半导体设备不具有等同于基于图2所示的在传统例子中产生的凹口7的锐角部分，所以与传统例子相比，可以降低电场浓缩并且提高电阻。
(第二实施例)
与本发明第二实施例相关的集成半导体设备和制造该集成半导体设备的方法如下。使用图10至图12说明该制造方法，然而，由于对于图10至图12以及图3至图9中的相同的部分使用相同的附图标记，所以省略一些说明。
在第二实施例中，准备与上述图3所示的SOI晶片相同的SOI晶片10。然后，如图10所示，使用各向异性气体蚀刻在半导体层13上形成第一槽16a1。该槽16a1的深度比图4所示的槽16a的深度浅。
接下来，进一步蚀刻保留在图10所示的第一槽16a1的底部的半导体层13，并且形成在底部具有U形倾斜表面17b1的第二槽161。该第二槽161包括在U形倾斜表面17b1上方的几乎垂直于硅半导体层13的主表面的主侧表面17a1。可以使用具有非各向异性的蚀刻或者具有弱各向异性的蚀刻来形成第二槽161的U形倾斜表面17b1。在图11所示的实施例中，具有半导体层13的剩余部分18a，该剩余部分18a在槽161的底部处具有厚度Ta。该剩余部分18a的最小厚度C 1被设置为通过后续的工序能够被氧化的该部分的尺寸。
接下来，如同第一实施例，在形成等同于图6所示的污染防止膜20的部件(图中未示出)之后，使用离子注入法将磷离子(杂质离子)进一步注入到半导体层13中。在氧化环境下执行具有第一温度(例如850℃)的加热工序，并且如图12所示在槽161的主侧表面17a1上形成具有二氧化硅膜(第二绝缘膜)25a的第一厚度T11的第一部分26a，并且在U形倾斜表面17b1上形成具有比厚度T11更厚的第二厚度T21的第二部分27a。通过该热氧化，图11所示的槽161下方的具有硅半导体层13的剩余部分18a的最小厚度C1的部分变得完全氧化并且二氧化硅膜25a变得与第一二氧化硅膜(绝缘膜)12连接。以此方式，部件区19由第一二氧化硅膜12和第二二氧化硅膜25a包围。在第二二氧化硅膜25a接触第一二氧化硅膜12的地方的宽度Wb2比槽161的入口的宽度Wa2窄。因而，部件区19的边缘部分181保留在第二二氧化硅膜25a的第二部分27a的下方。该边缘部分181包括倾斜表面17b2。接下来，在氧化环境中在硅半导体层13上执行具有相对高的第二温度(优选地1200℃)的加热工序，并且形成与图8所示的二氧化硅膜251相似的氧化膜。
然后，在部件区19形成与图9所示的半导体元件相同的期望的半导体元件(例如FET)。
在与第二实施例相关的集成半导体设备和制造该集成半导体设备的方法中，在槽161的整个底部上形成二氧化硅膜(第二绝缘膜)25a的第二部分27a，然而，由于集成半导体设备的基本结构与第一实施例相同，可以获得与第一实施例中的相同效果。
(第三实施例)
与本发明第三实施例相关的集成半导体设备和制造该集成半导体设备的方法如下。使用图13说明该制造方法，然而，由于对于图13以及图3至图9中的相同的部分使用相同的附图标记，所以省略一些说明。图13是示出与第一实施例中图5所示的制造工序对应的制造工序的工序截面图。
与第三实施例相关的集成半导体设备形成有具有如图13所示的平表面17b2的边缘部分182而不是如上述图5所示的具有倾斜表面17b的边缘部分18。除此之外的结构和制造工序都与和第一实施例相关的集成半导体设备的相同。通过在与第一实施例相关的集成半导体设备的制造方法中说明的加速氧化形成边缘部分182。
如上所述，在与本发明的实施例相关的集成半导体设备以及制造该集成半导体设备的方法中，在形成半导体元件的部件区的底部部分中不生成凹口。因而，不产生使用图1和图2说明的传统技术中由凹口导致的半导体元件的特征的降低。
另外，在与实施例相关的集成半导体设备以及制造该集成半导体设备的方法中，可以将如下的工序组合：用于沿着从半导体层的槽的入口至中间的地方的第一部分的侧壁引入具有第一浓度的杂质，并沿着在第一部分和槽的端之间的第二部分的侧壁引入具有比第一浓度高的第二浓度的杂质的工序，在半导体层上执行第一温度的热氧化工序，其中可以使得引入具有第二浓度的杂质的第二部分的氧化速度大于引入具有第一浓度的杂质的第一部分的氧化速度；用于在引入具有第二浓度的杂质的第二部分上形成比引入具有第一浓度的杂质的第一区域上的氧化膜更厚的氧化膜的工序；以及用于在半导体层上执行比第一温度高的第二温度的热氧化工序。因而，由于可以容易地在第二部分上形成相对厚的氧化膜，所以可以获得具有更大电阻和更小泄露电流的集成半导体设备。
(其它实施例)
本发明不限于上述实施例，并且能够被变换为下述实施例。
(1)可以在用于形成n型扩散区间24的工序中和在其它的工序中形成二氧化硅膜25a、槽氧化膜251等。
(2)可以反转第一至第三实施例中说明的半导体元件的每个区域的导电。
(3)用于形成具有低浓度杂质的第一区域22以及具有高浓度杂质的第二区域23的工序是仅根据上述图6中箭头所示的磷离子21的辐射角来控制杂质浓度的工序。然而，可以通过控制在离子注入工序过程中能量的量以及注入时间的长度来控制杂质的浓度。
(4)可以不需使用加速氧化来形成图7和图12所示的二氧化硅膜25和25a。
(5)可以在晶片的基板11中使用除了硅的半导体材料或绝缘材料或金属材料。
(6)可以使用二氧化硅材料之外的绝缘材料用于二氧化硅膜(绝缘膜)12、25a和槽氧化膜251。
(7)可以将槽16、161的端(底部部分)形成为具有阶梯形状的锥形。
(8)在上述实施例中，形成槽16、161以及162，从而在部件区19产生边缘部分18、181和182。然而，可以形成槽，从而不产生边缘部分16、161和162或者从而不产生与上述图1所示的凹口7相同的部分。在这种情况下，通过适当地改变离子注入条件，与在第一实施例中相同地在部件区19上布置具有少量离子注入(杂质量)的第一区域22以及具有大量离子注入的第二区域23，并且通过组合相对低的第一温度的热氧化工序以及相对高的第二温度的热氧化工序，形成第二二氧化硅膜(绝缘膜)。以此方式，通过组合第一温度的热氧化工序以及相对高的第二温度的热氧化工序，可以获得与第一实施例中获得的效果相同的效果。
此外，可以将本发明广泛地应用于具有集成结构的半导体设备，该集成结构至少要求下述效果之一：晶体缺陷的减少、电阻的提高或泄漏电流的减少。

Claims (12)

1.一种集成半导体设备，包括：
基板；
第一绝缘膜，布置在所述基板上；
半导体层，布置在所述第一绝缘膜上并且包括由槽分开的多个半导体部件区；以及
第二绝缘膜，形成在所述槽中；
其中，所述多个半导体部件区中的每个具有边缘部分，所述边缘部分具有比半导体部件区的主表面和所述第一绝缘膜之间的间隔更小的厚度并且在所述槽下延伸，在所述槽的端处的所述边缘部分的倾斜表面相对于所述槽的主侧表面具有10°到45°的角度，并且所述第二绝缘膜形成在所述槽的壁表面上且与所述第一绝缘膜接触。
2.根据权利要求1所述的集成半导体设备，其中所述第二绝缘膜具有覆盖所述槽的主侧表面的第一部分以及覆盖所述边缘部分的第二部分，并且所述第二部分的最大厚度大于所述第一部分的最大厚度。
3.一种制造集成半导体设备的方法，所述方法包括：
在由基板、布置在所述基板上的第一绝缘膜、以及布置在所述第一绝缘膜上的半导体层组成的晶片中，在所述半导体层上形成槽并且所述槽从所述半导体层的主表面朝向所述第一绝缘膜延伸从而分开为多个半导体部件区，从而具有比所述半导体层的主表面与所述第一绝缘膜之间的所述半导体层的厚度小的厚度的部分保留在所述第一绝缘膜和所述槽之间；以及
通过氧化暴露在所述半导体层的所述槽上的部分，形成覆盖所述槽的壁表面且接触所述第一绝缘膜的第二绝缘膜；
在所述槽的端处的所述剩余部分的倾斜表面相对于所述槽的主侧表面具有10°到45°的角度。
4.根据权利要求3所述的制造集成半导体设备的方法，其中形成所述第二绝缘膜包括用于沿从所述半导体层的所述槽的入口至具有小的厚度的剩余部分的所述槽的主侧表面引入具有第一浓度的杂质和/或沿具有小的厚度的所述剩余部分引入具有比所述第一浓度高的第二浓度的杂质的工序，以及用于通过在氧化环境中在引入具有所述杂质的所述半导体层上执行加热工序而形成所述第二绝缘膜的工序。
5.根据权利要求4所述的制造集成半导体设备的方法，其中用于将杂质引入到所述半导体层的所述工序是用于将杂质离子以特定角度注入所述槽的壁表面的工序。
6.根据权利要求4所述的制造集成半导体设备的方法，其中用于通过在氧化环境中在所述半导体层上执行加热工序而形成所述第二绝缘膜的工序包括下述工序：
在所述半导体层上执行第一温度的热氧化工序，其中引入具有所述第二浓度的杂质的区域的氧化速度大于引入具有所述第一浓度的杂质的区域的氧化速度，和
在引入具有所述第二浓度的杂质的区域上形成比引入具有所述第一浓度的杂质的区域上的氧化膜更厚的氧化膜；
并且还包括下述工序：
在所述半导体层上执行比所述第一温度高的第二温度的热氧化工序。
7.根据权利要求3所述的制造集成半导体设备的方法，其中用于在所述半导体层上形成槽的所述工序包括：
第一工序，用于形成具有从所述半导体层的主表面至没有到达所述第一绝缘膜的地方的深度的第一槽；以及
第二工序，其中进一步移除所述第一槽下面的所述半导体层并且形成具有到达所述第一绝缘膜的锥形端部分的第二槽。
8.根据权利要求3所述的制造集成半导体设备的方法，其中用于在所述半导体层上形成槽的所述工序是下述工序：
用于形成槽，从而在所述槽的所述底部与所述第一绝缘膜之间产生所述半导体层的剩余部分，所述剩余部分具有在用于形成所述第二绝缘膜的所述工序中能够被改变为氧化材料的厚度。
9.根据权利要求3所述的制造集成半导体设备的方法，其中从所述槽的所述半导体层的所述主表面至具有小的厚度的所述半导体层的部分的所述主侧表面沿几乎垂直于所述半导体层的所述主表面的方向延伸。
10.根据权利要求3所述的制造集成半导体设备的方法，其中具有小的厚度的所述半导体层的所述部分包括倾斜的或弯曲的表面。
11.一种制造集成半导体设备的方法，所述方法包括：
在由基板、布置在所述基板上的第一绝缘膜、以及布置在所述第一绝缘膜上的半导体层组成的晶片中，从所述半导体层的表面至所述第一绝缘膜在所述半导体层上形成槽从而分开为多个半导体部件区；
沿从所述半导体层的所述槽的入口至中间的地方的第一部分的壁表面形成引入具有第一浓度的杂质的部分，以及沿所述第一部分和所述槽的端部之间的第二部分的壁表面形成引入具有比所述第一浓度高的第二浓度的杂质的部分；
在所述半导体层上执行第一温度的热氧化工序，其中引入具有所述第二浓度的杂质的所述第二部分的氧化速度大于引入具有所述第一浓度的杂质的第一部分的氧化速度，以及在引入具有所述第二浓度的杂质的所述第二部分上形成比引入具有所述第一浓度的杂质的区域上的氧化膜更厚的氧化膜；以及
在所述半导体层上执行比所述第一温度高的第二温度的热氧化工序。
12.根据权利要求11所述的制造集成半导体设备的方法，其中用于引入具有所述第一浓度和所述第二浓度的杂质的工序使用杂质的离子注入方法。
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