CN102737970A

CN102737970A - 半导体器件及其栅介质层制造方法

Info

Publication number: CN102737970A
Application number: CN2011100819495A
Authority: CN
Inventors: 吴孝嘉; 房世林; 陈正培; 杨育明; 黄竹
Original assignee: CSMC Technologies Corp; Wuxi CSMC Semiconductor Co Ltd
Current assignee: CSMC Technologies Corp
Priority date: 2011-04-01
Filing date: 2011-04-01
Publication date: 2012-10-17
Anticipated expiration: 2031-04-01
Also published as: CN102737970B

Abstract

本发明实施例公开了一种半导体器件及其栅介质层制造方法，该方法包括：提供基底，所述基底包括埋层、外延层、有源区；以具有下沉区图案的光刻胶层为掩膜，在所述基底表面内形成下沉区，所述下沉区与所述基底的其它区域具有不同的掺杂状态；采用湿氧工艺在基底表面上形成介质氧化层，所述介质氧化层覆盖于下沉区的部分为电容介质层，覆盖于有源区的部分为栅介质层。本发明利用在杂质浓度不同的区域，热氧化速度也不同的原理，使形成的覆盖于下沉区的电容介质层厚度大于栅介质层的厚度，从而减少了一次定义栅介质层区域的光刻过程，进而简化了工艺流程，降低了工艺成本，工艺复杂度降低了，器件的生产速度必然得到了提高。

Description

半导体器件及其栅介质层制造方法

技术领域

本发明涉及半导体制造技术，更具体地说，涉及一种半导体器件及其栅介质层制造方法。

背景技术

介质层是半导体器件中很重要的结构，各种制作介质层的技术，尤其是干法氧化工艺被广泛的应用于集成电路的制造过程中，特别是对器件性能要求较高的集成电路工艺，如栅介质层的制作过程，现有技术中一般均采用干法氧化工艺来生长栅介质层。随着集成电路的大规模化和工艺的复杂化，介质层制作工艺的发展，势必会影响集成电路的性能以及制造工艺的发展。

在集成电路的制作的过程中，通常需要将电容与MOS器件(场效应器件)、BJT器件(双极型器件)等集成制作，电容的介质层(以下简称电容介质层)与MOS、BJT等器件的栅介质层的厚度要求不同，以MOS器件和电容同时制作为例，现有技术中一般采用两步干法氧化法形成MOS器件的栅介质层和电容介质层。具体过程如下：

1、提供基底，所述基底包括埋层、位于埋层上的外延层以及位于所述外延层表面内的有源区；

2、在所述基底表面上旋涂光刻胶层，采用具有电容下沉区图形的掩膜版对光刻胶层进行曝光，在所述光刻胶层表面上形成下沉区图案，之后以具有下沉区图案的光刻胶层为掩膜，采用离子注入的方式对下沉区进行掺杂，以N型离子注入为例，一般注入的离子为磷，掺杂形成的N型下沉区(N型Sink，简称NK)作为电容的引出端；

3、采用干法氧化的方法在完成电容下沉区注入的基底上生长一定厚度的氧化层作为电容介质层；

4、采用光刻工艺，即以具有栅介质层区域图案的光刻胶层为掩膜，采用湿法腐蚀的方式，选择性去除形成栅介质层区域的氧化层；

5、采用干法氧化的方法在MOS器件区域形成栅介质层。

采用现有技术中的方式形成MOS器件的栅介质层和电容介质层时，需要进行两次光刻过程，即上述步骤2中形成下沉区的光刻过程，以及步骤4中去除栅介质层区域的氧化层，以定义栅介质层区域的光刻过程，也就是说，现有技术中需要采用额外的光刻过程来定义MOS器件的栅介质层，从而增加了一道光刻成本，而且，MOS器件的栅介质层和电容介质层需要两个干法氧化过程来形成，增加了工艺的复杂度，使得整个工艺流程开发周期变长，工艺成本增加。

发明内容

本发明实施例提供一种半导体器件及其制造方法，降低了形成栅介质层和电容介质层过程的工艺复杂度，降低了工艺成本，同时提高了器件的生产速度。

为实现上述目的，本发明实施例提供了如下技术方案：

一种栅介质层制造方法，包括：

提供基底，所述基底包括埋层、位于所述埋层上的外延层以及位于所述外延层表面内的有源区；

以具有下沉区图案的光刻胶层为掩膜，在所述基底表面内形成下沉区，所述下沉区与所述基底的其它区域具有不同的掺杂状态；

采用湿氧工艺在基底表面上形成介质氧化层，所述介质氧化层覆盖于下沉区的部分为电容介质层，覆盖于有源区的部分为栅介质层。

优选的，所述掺杂状态包括：掺杂浓度和/或杂质种类。

优选的，所述下沉区的掺杂浓度高于所述有源区的掺杂浓度。

优选的，所述在所述基底表面内形成下沉区的过程具体为：采用两步注入的方式形成所述下沉区，其中，第一步注入过程中，下沉区与所述埋层相接触，第二步注入过程中，下沉区的掺杂浓度高于所述有源区的掺杂浓度。

优选的，所述形成下沉区的工艺条件为：注入离子为磷，第一步注入的注入能量为180kev，掺杂浓度为8E14cm^-3，第二步注入的注入能量为80kev，掺杂浓度为3.5E15cm^-3。

优选的，所述电容介质层的厚度大于所述栅介质层的厚度。

优选的，所述采用湿氧工艺在基底表面上形成介质氧化层的工艺条件为：温度为750℃-850℃，时间为20分钟-25分钟。

优选的，在所述采用湿氧工艺在基底表面上形成介质氧化层之前还包括：采用氯气对基底表面进行清洗，以去除基底表面的离子污染。

优选的，在所述采用湿氧工艺在基底表面上形成介质氧化层之后还包括：采用氮气对基底表面进行热退火。

优选的，所述电容介质层的厚度为200

-250

所述栅介质层的厚度为137

-163

优选的，所述电容介质层的厚度为225

所述栅介质层的厚度为150

本发明实施例还公开了一种采用上述栅介质层制造方法制造的半导体器件。

与现有技术相比，上述技术方案具有以下优点：

本发明实施例的半导体器件及其制造方法，利用在杂质浓度不同的区域，热氧化速度也不同的原理，而采用湿氧工艺更会加大这种热氧化速度的差异，从而通过调整湿氧工艺的条件，使得在同一热氧化步骤中形成的介质氧化层在不同区域的厚度不同，即形成的覆盖于下沉区的电容介质层厚度大于栅介质层的厚度，进而使得形成的电容介质层和栅介质层的厚度满足器件性能要求，从而减少了一次定义栅介质层区域的光刻过程，进而简化了工艺流程，降低了工艺成本，工艺复杂度降低了，器件的生产速度必然得到了提高。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1-图9为本发明实施例公开的半导体器件制造方法的剖面图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术部分所述，采用传统工艺制造电容与其它MOS器件或BJT器件集成的电路板时，需采用两次光刻步骤分别定义下沉区和栅介质层区域，而且整个过程需要两个干法氧化过程分别形成电容介质层和栅介质层，生产过程步骤较多，必然增加了工艺复杂度，也增加了工艺成本。发明人研究发现，必须采用两个干法氧化步骤分别形成电容介质层和栅介质层的根本原因是，为了保证电容的击穿电压足够高，电容介质层就必须较厚，而恰恰相反，栅介质层反而要求比较薄，由于两个介质层厚度不同导致了在外界条件相差不大的情况下，不能在同一干法氧化步骤中同时形成的电容介质层和栅介质层。

但是，发明人发现，在杂质浓度不同的区域，热氧化的速度是不同的，而这种氧化速度的差异在湿氧工艺上体现更加明显，也就是说，虽然栅介质层和电容介质层的厚度不同，但只要合理控制下沉区的浓度，使其与有源区的浓度存在一定差异，一般情况下是下沉区的杂质浓度要高于有源区的浓度，之后，采用湿法氧化的工艺形成介质氧化层，就很有可能在同一湿法氧化步骤中同时形成电容介质层和栅介质层。

基于上述思想，本发明提供一种半导体器件栅介质层的制造方法，包括以下步骤：

采用湿氧工艺在具有下沉区的基底表面上形成介质氧化层，所述介质氧化层覆盖于下沉区的部分为电容介质层，覆盖于有源区的部分为栅介质层。

具体的，下面以电容与MOS器件集成制作过程为例，对本发明所述的半导体器件及其栅介质层制造方法进行详细描述，该方法的示意图如图1-图9所示，包括以下步骤：

步骤1：如图1和图2所示，提供基底，本实施例中所述基底包括本体层101、位于本体层101表面内的埋层102-104、位于所述埋层上的外延层105以及位于所述外延层105表面内的有源区106和107。

需要说明的是，本实施例中的基底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗(SiGe)，也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅(SOI)。此外，半导体基底还可以包括其它的材料，例如外延层或掩埋层的多层结构。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。

具体的，本实施例中的埋层102-104可采用熔体掺杂、气相掺杂、中子擅变掺杂、离子注入掺杂和表面涂覆掺杂等，本实施例仅是以离子注入掺杂的方式为例进行说明，并不限定本发明的保护范围。

如图1所示，本实施例中的埋层102和103的掺杂状态相同，本实施例中所述掺杂状态包括：掺杂浓度和/或杂质种类，即埋层102和103是在同一离子注入步骤中形成的，二者的掺杂浓度和杂质种类相同，埋层104是在同一离子注入步骤中形成的，其杂质种类与埋层102和103的杂质种类不同，如埋层102和103为N型掺杂，则埋层104即为P型掺杂，反之，如埋层102和103为P型掺杂，则埋层104即为N型掺杂。其中，若掺杂类型为N型，掺杂离子可为磷或其他五价元素，若掺杂类型为P型，掺杂离子可为硼或其他三价元素。

形成埋层之后，可采用CVD工艺在具有埋层的本体层101上一次性生长N型或P型的外延层105，外延层105的厚度可按照器件的具体应用要求确定。本实施例中的本体层101可为硅衬底。

如图2所示，在外延层105表面上采用热氧化或CVD等工艺形成牺牲氧化层108，牺牲氧化层108作为后续离子注入过程的阻挡层，以防止杂质离子在外延层中扩散出去，本实施例中牺牲氧化层的厚度可为300

之后，采用离子注入或高能离子注入等工艺，在外延层105表面内形成有源区，即形成N型阱区和P型阱区，图中的阱区106在同一注入步骤中，阱区107在同一注入步骤中，二者的杂质种类不同，如阱区106为P型掺杂，则阱区107为N型掺杂，反之，如阱区106为N型掺杂，则阱区107为P型掺杂，图中设置有源区的区域可用于制作MOS器件或BJT器件等，未设置有源区的区域可用于制作电容器件等。

步骤2：如图3所示，以具有下沉区图案的光刻胶层为掩膜，在所述基底表面内形成下沉区(简称NK区)109，所述下沉区109与所述基底的其它区域具有不同的掺杂状态。

所述下沉区109的注入是为了在后续过程中形成电容器件的引出端，具体的，在牺牲氧化层108上旋涂光刻胶层，为了保证曝光精度，还可在光刻胶层和牺牲氧化层108之间形成抗反射层(图中未示出)，以减少不必要的反射；之后采用具有下沉区图形的掩膜版对光刻胶层进行曝光，在所述光刻胶层表面上形成下沉区图案，之后以具有下沉区图案的光刻胶层为掩膜，采用离子注入的方式，在所述外延层105表面内形成下沉区109。

由于本实施例中是采用下沉区109与MOS器件区域的阱区106之间的掺杂浓度不同，从而为后续电容介质层和栅介质层的生长奠定基础，也就是使电容介质层的厚度大于栅介质层的厚度，因此下沉区109的掺杂浓度必须大于MOS器件区域的阱区106的掺杂浓度，也就是下沉区109的掺杂浓度高于所述有源区的掺杂浓度。而若要实现高浓度的掺杂，同时又需保证下沉区109的底部能够与埋层102相接触，以实现电容器件的基本性能，这就需要适当的选择下沉区109的注入方式。

以N型注入为例，注入的离子为磷，本实施例中采用两步注入的方式形成所述下沉区109，其中，第一步注入使下沉区与所述埋层相接触，第二步注入使下沉区的掺杂浓度高于所述有源区的掺杂浓度。具体的，两步注入的离子均为磷，第一步注入可采用零度角注入，注入能量为180kev，掺杂浓度为8E14cm^-3，该步注入过程中，大能量的注入可保证离子的注入深度，以使下沉区109与埋层102相接触，具体可采用高能量离子注入机进行磷离子的注入；第二步注入可采用5-10度角注入，优选为7度角注入，注入能量为80kev，掺杂浓度为3.5E15cm^-3，大剂量的注入可保证下沉区的掺杂浓度高于有源区的掺杂浓度，还可以降低下沉区109的电阻。

如图4所示，形成下沉区109之后，在器件之间形成场氧化层110，以起到器件之间隔离的作用。

具体的，可采用热氧化、PVD、CVD、PECVD(等离子体化学气相淀积)、LPTEOS(低压正硅酸乙酯淀积)或HDP(高密度等离子体化学气相淀积)等方法，形成第一介质层，为形成场氧化层奠定基础，该第一介质层覆盖整个器件区域，之后以具有场氧化层图案的光刻胶层为掩膜，采用干法刻蚀或湿法腐蚀等方法，去除掉多余区域的第一介质层材料，形成场氧化层110。为了避免场氧化层的分裂，在形成场氧化层110之前还可以增加场注入的步骤，这里不再详细描述。本实施例中场氧化层110的厚度为4500

-5500

优选为5000

如图5所示，形成场氧化层110后，采用湿法化学清洗或湿法腐蚀的方法去除牺牲氧化层，以避免牺牲氧化层中的杂质离子影响后续介质氧化层的质量。

步骤3：如图6所示，采用湿氧工艺在基底表面上形成介质氧化层，所述介质氧化层覆盖于下沉区的部分为电容介质层，覆盖于有源区的部分为栅介质层。

理论上，由于下沉区109与MOS器件的有源区的掺杂浓度不同，采用湿氧工艺在同一时间内生长出的电容介质层和栅介质层的厚度就会出现差异，一般情况下，由于下沉区的掺杂浓度大于MOS器件的有源区的掺杂浓度，因此本实施例中电容介质层的厚度要大于栅介质层的厚度。

本实施例中为了保证电容介质层和栅介质层的质量，优选的，形成介质氧化层的具体过程包括：

首先，在采用湿氧工艺形成介质氧化层之前，还需进行约30分钟的dce氧化过程，该氧化过程的目的主要是清洗掉基底表面的离子污染，具体的，主要采用氯气去除基底表面的Na离子或K离子污染，以保证后续氧化过程形成的电容介质层和栅介质层的质量；

之后，采用湿氧工艺在具有下沉区的外延层表面上形成介质氧化层，形成所述栅介质层和电容介质层过程中湿氧工艺的温度为750℃-850℃，优选为800℃，湿氧工艺的时间为20分钟-25分钟，优选为22.5分钟；

形成介质氧化层后，采用纯氮气进行热退火，可采用1000℃-1100℃的高温，热退火的时间在30分钟左右，以满足介质氧化层厚度和质量要求。

如图6所示，采用上述工艺形成的介质氧化层覆盖于下沉区的部分为电容介质层111，覆盖于有源区的部分为栅介质层112，所述介质氧化层的材料可为SrTiO₃、HfO₂、ZrO₂、氧化硅等，本实施例中优选为氧化硅。

该步骤中采用一步湿法氧化的过程，在具有下沉区109和阱区106的外延层表面上同时形成了电容介质层111和栅介质层112，并且二者的厚度均能够满足各自器件的需求，本实施例中的电容介质层111的厚度大于栅介质层112的厚度，具体的，电容介质层111的厚度为200

-250

优选为220-230

更优选为225

栅介质层的厚度为137

-163

优选为145

-155

更优选为150经器件击穿验证，本实施例中电容器件的击穿电压可达到20V或以上，且栅介质层的质量也得到了保证，MOS器件的电性和良率也能满足器件需求。

需要说明的是，一般情况下，为了满足栅介质层的致密度等需求，栅介质层的形成过程均采用干法氧化的方式，而从未考虑过采用湿氧工艺形成栅介质层，但是，若本实施例中同样采用干法氧化的方式同时形成电容介质层和栅介质层，就会导致电容介质层厚度偏薄，从而不能满足电容器件击穿电压的需求，这就导致了即便下沉区和MOS器件有源区的掺杂浓度有差异，采用现有技术中的干法氧化的方法同样不能在同一步骤中形成满足电容器件和MOS器件需求的介质氧化层。

基于上述结果，发明人考虑，采用湿氧工艺同时形成栅介质层和电容介质层，在湿氧工艺形成介质氧化层之前，去除基底表面的杂质离子，为确保栅介质层的质量奠定了基础，并在湿氧工艺形成介质氧化层后，增加了热退火的步骤，从而满足了介质氧化层致密度的需求，进而使形成的栅介质层部分能够满足MOS器件的需求，同时电容介质层部分也能够满足击穿电压的需求。

以上所述的“基底表面内”是指由基底表面向下延伸的一定深度的区域，该区域属于基底的一部分；所述“基底表面上”是指由基底表面向上的区域，该区域不属于基底本身。

本实施例利用在杂质浓度不同的区域，热氧化速度也不同的原理，通过采用湿氧工艺，使得在同一氧化步骤中同时形成电容介质层和栅介质层均能够满足器件性能需求，从而减少了一次定义栅介质层区域的光刻过程，进而简化了工艺流程，降低了工艺成本，工艺复杂度降低了，器件的生产速度必然得到了提高。

本发明另一实施例中，在形成电容介质层和栅介质层之后，还包括以下步骤：

步骤4：如图7所示，可采用PVD、CVD、LPTEOS、PECVD或HDP等方法，在具有电容介质层和栅介质层的基底表面上淀积栅区材料，所述栅区材料可为栅多晶硅或金属，本实施例中以栅多晶硅为例进行说明，本步骤形成的栅多晶硅层113的厚度为2900

-3500

优选为3200

该栅多晶硅层113可用于形成MOS器件的栅区以及电容器件的上极板。

步骤5：如图8所示，采用具有电容器件上极板图案和MOS器件栅区图案的光刻胶层为掩膜，采用干法刻蚀或湿法腐蚀的方法去除多余的栅多晶硅层材料，形成电容器件的上极板114和MOS器件的栅区115；

之后，为了防止后续大剂量的源漏注入过于接近MOS器件的沟道而发生源漏穿通现象，可采用CVD、LPTEOS、PECVD或HDP等方法，在栅区表面上形成侧墙介质层，之后采用干法刻蚀工艺对所述侧墙介质层进行反刻，从而形成MOS器件的侧墙116。

步骤6：如图9所示，采用具有电容器件引出端图案和MOS器件源区、漏区图案的光刻胶层为掩膜，采用离子注入的方式，在下沉区109表面内形成电容器件的引出端117，并在MOS器件阱区106表面内形成形成MOS器件的源区和漏区，如图中标号118和119所示，该步注入过程中，电容器件引出端的掺杂状态与MOS器件源区漏区的掺杂状态相同。

本领域技术人员可以理解，本发明实施例中公开的栅介质层的制造方法，不仅仅限于电容介质层和MOS器件的栅介质层的制作过程，还可应用于其它器件结构的制作过程，如电容介质层与BJT器件的栅介质层，或者其它在生产过程中可以栅介质层同时制作，但厚度大于栅介质层厚度的结构，这里不再赘述。

本发明另一实施例中公开了采用上述半导体栅介质层制造方法制造得出的半导体器件，如图9所示，包括以下结构：

基底，所述基底包括本体层101、位于本体层101表面内的埋层102-104、位于所述埋层上的外延层105以及位于所述外延层表面内的有源区，所述有源区具体指阱区106和107；

位于所述基底表面内的下沉区109，所述下沉区109与所述基底的其它区域具有不同的掺杂状态；

位于所述下沉区109表面上的电容介质层111，以及位于所述有源区表面上的栅介质层112，所述电容介质层111和栅介质层112为采用湿氧工艺，在同一氧化过程中形成的。

另外，该半导体器件还包括，位于具有电容介质层111和栅介质层112的基底表面上的场氧化层110；

位于所述电容介质层111表面上的电容的上极板114，位于栅介质层112表面上的栅区115，以及位于所述栅区周边的侧墙116；

位于所述下沉区109表面内的电容引出端117，以及位于栅介质层112下的阱区表面内的源区和漏区，如图中标号118和119所示。

本实施例中所述下沉区的杂质浓度高于有源区的杂质浓度，所述湿氧工艺的温度为750℃-850℃，时间为20分钟-25分钟，优选的，所述湿氧工艺的温度为800℃，时间为22.5分钟，所述电容介质层的厚度大于所述栅介质层的厚度，优选的，所述电容介质层的厚度为200

-250

所述栅介质层的厚度为137

-163更优选的，所述电容介质层的厚度为225

所述栅介质层的厚度为150

下面以P型MOS器件为例，说明本发明实施例中的半导体器件各部分的掺杂情况。P型MOS器件的本体层101为P型掺杂，外延层105为N型掺杂，埋层102和103为N型掺杂，下沉区109为N型掺杂，具体为高浓度的磷，阱区106为P型掺杂，阱区107为N型掺杂，电容器件的引出端117以及CMOS器件的源区和漏区均为N型掺杂。其中，若掺杂类型为N型，掺杂离子可为磷或其他五价元素，若掺杂类型为P型，掺杂离子可为硼或其他三价元素。

需要说明的是，以上仅是以电容器件与P型的CMOS器件集成为例来说明本发明实施例的具体结构和掺杂类型等，而实质上，本发明所公开的电容器件与CMOS器件集成的结构同样适用于N型的CMOS器件，各部分的掺杂情况以器件的具体情况而定，这里不再赘述。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种栅介质层制造方法，其特征在于，包括：

2.根据权利要求1所述的栅介质层制造方法，其特征在于，所述掺杂状态包括：掺杂浓度和/或杂质种类。

3.根据权利要求2所述的栅介质层制造方法，其特征在于，所述下沉区的掺杂浓度高于所述有源区的掺杂浓度。

4.根据权利要求3所述的栅介质层制造方法，其特征在于，所述在所述基底表面内形成下沉区的过程具体为：采用两步注入的方式形成所述下沉区，其中，第一步注入过程中，下沉区与所述埋层相接触，第二步注入过程中，下沉区的掺杂浓度高于所述有源区的掺杂浓度。

5.根据权利要求4所述的栅介质层制造方法，其特征在于，所述形成下沉区的工艺条件为：注入离子为磷，第一步注入的注入能量为180kev，掺杂浓度为8E14cm^-3，第二步注入的注入能量为80kev，掺杂浓度为3.5E15cm^-3。

6.根据权利要求1所述的栅介质层制造方法，其特征在于，所述电容介质层的厚度大于所述栅介质层的厚度。

7.根据权利要求6所述的栅介质层制造方法，其特征在于，所述采用湿氧工艺在基底表面上形成介质氧化层的工艺条件为：温度为750℃-850℃，时间为20分钟-25分钟。

8.根据权利要求7所述的栅介质层制造方法，其特征在于，在所述采用湿氧工艺在基底表面上形成介质氧化层之前还包括：采用氯气对基底表面进行清洗，以去除基底表面的离子污染。

9.根据权利要求8所述的栅介质层制造方法，其特征在于，在所述采用湿氧工艺在基底表面上形成介质氧化层之后还包括：采用氮气对基底表面进行热退火。

10.根据权利要求1所述的栅介质层制造方法，其特征在于，所述电容介质层的厚度为200

-250

所述栅介质层的厚度为137

-163

11.根据权利要求10所述的栅介质层制造方法，其特征在于，所述电容介质层的厚度为225

所述栅介质层的厚度为150

12.一种采用权利要求1-11任一项所述的栅介质层制造方法制造的半导体器件。