CN104779148A - 一种制作半导体器件的方法 - Google Patents

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Abstract

本发明涉及一种制作半导体器件的方法，根据本发明提出了一种新的后高K/后金属栅极工艺，本发明的方法在PMOS和NMOS区域中形成金属栅极以减小等效氧化层厚度，采用一步或者多步氮处理工艺以在硅半导体衬底的表面掺杂氮，当在氮掺杂的硅衬底上生长化学氧化物层作为界面层时，最终形成的界面层具有高K值，例如界面层的材料为SiON，以减小反型层厚度和避免栅极泄露衰减露同时，本发明的制作方法适用于平面场效应晶体管半导体技术和FinFET半导体技术。

Description

一种制作半导体器件的方法
技术领域
本发明涉及半导体器件工艺，具体地，本发明涉及一种制作半导体器件的方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。
集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管（MOS），随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极（high-k and metal last）技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度（EOT），例如缩小至约1.1nm。在后高K（high-klast，HK last process）技术中，为了到达较小的EOT的厚度，采用化学氧化物界面层（chemical oxide IL）代替热栅氧化物层（thermal gate oxide）。尤其对于半导体技术技术节点降到20nm或以下时，界面层的材料为化学氧化物（chemical oxide），其作为主流材料代替热栅氧化物层。
在目前的“后高K/后金属栅极(high-K&gate last)”技术中，包括提供基底，所述基底上形成有虚拟多晶硅栅极和栅极氧化层、及位于所述基底上覆盖所述虚拟栅结构的层间介质层；去除虚拟多晶硅栅极和栅极氧化层以形成栅极沟槽；在栅极沟槽上形成较薄的界面层，接着，在界面层上栅极沟槽中沉积形成高K介电层，然后，在栅极沟槽中高K介电层上沉积形成功函数层和金属电极层，然后采用化学机械研磨（CMP）去除多余的功函数层和金属电极层，以形成金属栅极。
如图1A-1C所示，为现有技术中使用“后栅极(high-K&gate last)”的方法制作的半导体器件结构的横截面示意图，如图1A所示，半导体衬底100包括PMOS区域和NMOS区域，在半导体衬底100上形成有虚拟栅极101A、101B，虚拟栅极101A、101B包括栅极介电层102A、102B，虚拟栅极材料层103A、103B，在半导体衬底上形成接触孔刻蚀停止层104和层间介电层105，执行化学机械研磨（CMP）去除氧化物和氮化硅使得层间介电层和虚拟栅极结构的顶部齐平。
如图1B所示，去除虚拟栅极101A、101B中的虚拟栅极材料层103A、103B和栅极介电层102A、102B，以露出半导体衬底100和刻蚀停止层104，形成金属栅极沟槽106A、106B。在刻蚀过程中，刻蚀停止层104用于保护金属栅极沟槽106A、106B的侧壁。
如图1C所示，在金属栅极沟槽106A和106B的底部沉积形成化学氧化物层（界面层）107，接着在金属栅极沟槽106A和106B中填充功函数金属层和金属电极层以形成金属栅极108A、108B。
但是，在金属栅极中应用化学氧化物层作为界面层受到化学氧化物层厚度问题的限制，化学氧化物层很难进一步缩小反型层厚度（TinV）。
因此，需要一种新的半导体器件的制作方法，以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了有效解决上述问题，本发明提出了一种制作半导体器件的方法，包括：步骤a:提供半导体衬底；在所述半导体衬底上形成虚拟栅极，所述虚拟栅极包括虚拟栅极材料层和虚拟栅极氧化层；步骤b:去除部分的所述虚拟栅极材料层；步骤c:去除剩余的所述虚拟栅极材料层，以露出所述虚拟栅极氧化层；步骤d:去除所述虚拟栅极氧化层，以形成金属栅极沟槽；其中，在步骤a之后步骤b之前、在步骤b之后步骤c之前、在步骤c之后步骤d之前和/或步骤d之后至少进行一氮处理步骤，以使所述半导体衬底的表面掺杂氮。
优选地，还包括在形成所述金属栅极沟槽之后在所述金属栅极沟槽的底部形成界面层的步骤，所述界面层的材料为化学氧化物。
优选地，还包括在形成所述界面层之后在所述金属栅极沟槽中填充功函数金属层和金属栅极层以形成金属栅极的步骤。
优选地，采用等离子体处理工艺执行所述氮处理步骤，所述等离子体处理工艺的气体包括氮气和氩气。
优选地，采用氮离子注入工艺执行所述氮处理步骤。
优选地，采用去耦等离子氮化物工艺执行所述氮处理步骤。
优选地，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀去除所述虚拟栅极材料层。
优选地，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀去除所述虚拟栅极氧化层。
综上所述，在本发明提出了一种新的后高K/后金属栅极工艺，根据本发明的方法在PMOS和NMOS区域中形成金属栅极以减小等效氧化层厚度，采用一步或者多步氮处理工艺以在硅半导体衬底的表面掺杂氮，当在氮掺杂的硅衬底上生长化学氧化物层作为界面层时，最终形成的界面层具有高K值，例如界面层的材料为SiON，以减小反型层厚度和避免栅极泄露衰减露同时，本发明的制作方法适用于平面场效应晶体管半导体技术和FinFET半导体技术。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1C为现有技术中使用“后栅极(high-K&gate last)”的方法制作的半导体器件结构的横截面示意图；
图2A-2E为根据本发明一个实施方式使用“后栅极(high-K&gate last)”的方法制作的半导体器件的相关步骤所获得的器件的剖面结构示意图；
图3为根据本发明一个实施方式使用“后栅极(high-K&gate last)”的方法制作的半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面将结合图2A-2E对本发明所述半导体器件的制备方法进行详细描述。首先参照图2A，提供半导体衬底200，所述半导体衬底200具有有源区；
具体地，在本发明的一具体实施方式中所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在本发明的一具体实施方式中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，但并不局限于上述示例。
在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。
在所述衬底中形成N阱或者P阱结构，在本发明的一实施例中所述衬底选用P型衬底，具体地，本领域技术人员选用本领域常用的P型衬底即可，接着在所述P型衬底中形成N阱，在本发明的实施例中，首先在所述P型衬底上形成N阱窗口，在所述N阱窗口中进行离子注入，然后执行退火步骤推进以形成N阱。
在本发明的一具体实施例中，半导体衬底200包括PMOS区域和NMOS区域。
接着，在所述半导体衬底200的PMOS区域和NMOS区域上形成虚拟栅极氧化层201。所述虚拟栅极氧化层201的厚度为20埃至100埃。可以采用热氧化工艺、CVD或者扩散炉形成虚拟栅极氧化层201，虚拟栅极氧化层201的材料为二氧化硅。
在所述虚拟栅极氧化层201沉积虚拟栅极材料层202，所述栅极材料包含但不限于硅、非晶硅、多晶硅、掺杂的多晶硅和多晶硅-锗合金材料(即，具有从每立方厘米大约1×1018到大约1×1022个掺杂原子的掺杂浓度)以及多晶硅金属硅化物(polycide)材料(掺杂的多晶硅/金属硅化物叠层材料)。
类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括扩散炉（diffusion furnace）、化学气相沉积工艺、热处理工艺或者物理气相沉积工艺。通常，所述栅极材料包括具有厚度从大约50埃到大约1500埃的掺杂的多晶硅材料。
所述多晶硅栅极材料的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350mTorr，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
然后，对所述虚拟栅极材料层202和虚拟栅极氧化层201进行蚀刻，以得到虚拟栅极203A、203B，具体地，在本发明的实施例中，首先在所述虚拟栅极材料层上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极的形状以及关键尺寸的大小，以所述光刻胶层为掩膜蚀刻所述虚拟栅极材料层202和虚拟栅极氧化层201，形成虚拟栅极203A、203B，所述虚拟栅极203A、203B包括虚拟栅极氧化层201A、201B和虚拟栅极材料层202A、202B，可以选择干法刻蚀、湿法刻蚀或者干-湿混合刻蚀虚拟栅极材料层和虚拟栅极氧化层以形成虚拟栅极，其中所述刻蚀工艺停止虚拟栅极材料层下方的虚拟栅极氧化层，以保证没有损耗PMOS区域和NMOS区域中的虚拟栅极氧化层。然后去除所述光刻胶层，所述光刻胶层的去除方法可以选用氧化灰化法，还可以选用本领域中常用的其他方法，在此不再赘述。
执行LDD注入的步骤，所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
然后在所述栅极两侧源漏区生长应力层，在CMOS晶体管中，通常在NMOS晶体管上形成具有拉应力的应力层，在PMOS晶体管上形成具有压应力的应力层，CMOS器件的性能可以通过将所述拉应力作用于NMOS，压应力作用于PMOS来提高。现有技术中在NMOS晶体管中通常选用SiC作为拉应力层，在PMOS晶体管中通常选用SiGe作为压应力层。
作为优选，生长所述SiC作为拉应力层时，可以在所述衬底上外延生长，在离子注入后形成抬升源漏，在形成所述SiGe层时，通常在所述衬底中形成凹槽，然后在所述凹槽中沉积形成SiGe层。更优选，在所述衬底中形成“∑”形凹槽。
在本发明的一实施例中，可以选用干法蚀刻所述源漏区以形成凹槽，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。然后在所述凹槽中外延生长SiGe层；所述外延可以选用减压外延、低温外延、选择外延、液相外延、异质外延、分子束外延中的一种。
然后执行离子注入工艺，以于栅极周围的半导体衬底中形成源极/漏极区域。紧接着进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量，另于源极/漏极区域与各栅极之间分别形成轻掺杂漏极(LDD)。
然后执行应力记忆效应（Stress memorization technique，简称SMT），以在所述器件制备工艺中引入应力，具体地，在器件源漏注入之后，沉积一层氮化硅薄膜保护层（cap layer），紧接着进行源漏退火，在源漏退火过程中，会产生氮化硅薄膜保护层、多晶硅栅以及侧墙之间的热应力和内应力效应，所述应力会被记忆在多晶硅栅之中。然后，蚀刻去除所述氮化硅薄膜保护层，但记忆在多晶硅栅中的应力，仍然会传导到半导体器件的沟道之中。所述应力对提高NMOS器件电子迁移率有益。
接着，在所述半导体衬底200以及虚拟栅极203A、203B上沉积蚀刻停止层204，所述刻停止层204可包含SiOBN、SiN、SiC、SiOF、SiON中的一种或者多种，在本发明的一实施例中，优选在所述衬底上形成一层SiN，然后在所述SiN上继续沉积一层SiC，以形成所述蚀刻停止层204，其中所述蚀刻停止层204并不局限于上述一种组合。
沉积层间介电层205（ILD）于蚀刻停止层204上。所述层间介电层205可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
沉积层间介电层205之后，还可以进一步包含一平坦化步骤，可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。所述平坦化步骤停止于所述虚拟栅极203A、203B上。
执行平坦化步骤之后，可选地，为了减小反型层厚度和避免栅极泄露衰减露，执行氮处理步骤，以使生长在氮掺杂的硅衬底上的化学氧化物层（界面层），变为具有高K值的界面层，例如SiON。
示例性，采用等离子体处理执行所述氮处理步骤，在反应室内通入氮气、氧气、氩气或者氮气和氩气的混合气体执行所述等离子处理，所述等离子体处理的反应时间为10秒至60秒，所述等离子体处理的功率为100W至500W。其中，在所述等离子处理过程中，为了避免对器件的损伤需要在低功率的条件下实施所述等离子处理。
示例性地，采用氮离子注入（IMP）工艺执行所述氮处理步骤，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
示例性地，采用去耦等离子氮化物（DPN）制程执行所述氮处理步骤，DPN制程压力的范围为35mT至70mT，DPN制程的制程时间维持在N个基线的等级。
如图2B所示，去除所述虚拟栅极203B中部分的虚拟栅极材料层和所述虚拟栅极结构203A中部分的虚拟栅极材料层，以剩余虚拟栅极材料层202B’和虚拟栅极材料层202A’，具体地，在本发明中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除所述虚拟栅极结构203B中部分的虚拟栅极材料层和所述虚拟栅极结构203A中部分的虚拟栅极材料层，以露出PMOS区域中的刻蚀停止层204和剩余的虚拟栅极材料层202A’，露出NMOS区域中的刻蚀停止层204和剩余的虚拟栅极材料层202B’，形成沟槽206A、206B。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
形成沟槽206A、206B之后，可选地，为了减小反型层厚度和避免栅极泄露衰减露，执行氮处理步骤，以使生长在氮掺杂的硅衬底上的化学氧化物层（界面层），变为具有高K值的界面层，例如SiON。
示例性，采用等离子体处理执行所述氮处理步骤，在反应室内通入氮气、氧气、氩气或者氮气和氩气的混合气体执行所述等离子处理，所述等离子体处理的反应时间为10秒至60秒，所述等离子体处理的功率为100W至500W。其中，在所述等离子处理过程中，为了避免对器件的损伤需要在低功率的条件下实施所述等离子处理。
示例性地，采用氮离子注入（IMP）工艺执行所述氮处理步骤，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
示例性地，采用去耦等离子氮化物（DPN）制程执行所述氮处理步骤，DPN制程压力的范围为35mT至70mT，DPN制程的制程时间维持在N个基线的等级。
如图2C所示，去除PMOS区域和NMOS区域中剩余的虚拟栅极材料层202B’和虚拟栅极材料层202A’，具体地，在本发明中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除去除PMOS区域和NMOS区域中剩余的虚拟栅极材料层202B’和虚拟栅极材料层202A’，以露出PMOS区域中的刻蚀停止层204和栅极氧化层201A，露出NMOS区域中的刻蚀停止层204和栅极氧化层201B，形成沟槽207A、207B。
当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
形成沟槽207A、207B之后，可选地，为了减小反型层厚度和避免栅极泄露衰减露，执行氮处理步骤，以使生长在氮掺杂的硅衬底上的化学氧化物层（界面层），变为具有高K值的界面层，例如SiON。
示例性，采用等离子体处理执行所述氮处理步骤，在反应室内通入氮气、氧气、氩气或者氮气和氩气的混合气体执行所述等离子处理，所述等离子体处理的反应时间为10秒至60秒，所述等离子体处理的功率为100W至500W。其中，在所述等离子处理过程中，为了避免对器件的损伤需要在低功率的条件下实施所述等离子处理。
示例性地，采用氮离子注入（IMP）工艺执行所述氮处理步骤，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
示例性地，采用去耦等离子氮化物（DPN）制程执行所述氮处理步骤，DPN制程压力的范围为35mT至70mT，DPN制程的制程时间维持在N个基线的等级。
如图2D所示，去除PMOS区域和NMOS区域中的栅极氧化层201A和栅极氧化层201B以露出半导体衬底200，具体地，在本发明中选用干法蚀刻或者湿法蚀刻或者干-湿混合刻蚀以去除去除PMOS区域和NMOS区域中的极氧化层201A和栅极氧化层201B，以露出PMOS区域中的刻蚀停止层204和半导体衬底200，露出NMOS区域中的刻蚀停止层204和半导体衬底，形成金属栅极沟槽208A、208B。
可以采用干法刻蚀去除虚拟栅极材料层和虚拟栅极氧化层，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。或者，可以采用湿法刻蚀去除虚拟栅极和虚拟栅极氧化层，湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。当选用干法蚀刻时，可以选用HBr作为主要蚀刻气体；还包括作为刻蚀补充气体的O2或Ar，其可以提高刻蚀的品质。或者选用湿法蚀刻，选用湿法蚀刻时，选用KOH和四甲基氢氧化氨（TMAH）中的一种或者多种，在本发明选用KOH进行蚀刻，在本发明中优选质量分数为5-50%的KOH进行蚀刻，同时严格控制该蚀刻过程的温度，在该步骤中优选蚀刻温度为20-60℃。
形成金属栅极沟槽208A、208B之后，可选地，为了减小反型层厚度和避免栅极泄露衰减露，执行氮处理步骤，以使生长在氮掺杂的硅衬底上的化学氧化物层（界面层），变为具有高K值的界面层，例如SiON。
示例性，采用等离子体处理执行所述氮处理步骤，在反应室内通入氮气、氧气、氩气或者氮气和氩气的混合气体执行所述等离子处理，所述等离子体处理的反应时间为10秒至60秒，所述等离子体处理的功率为100W至500W。其中，在所述等离子处理过程中，为了避免对器件的损伤需要在低功率的条件下实施所述等离子处理。
示例性地，采用氮离子注入（IMP）工艺执行所述氮处理步骤，离子注入的能量范围为3-20keV，离子注入的剂量为1.0×e13-9.0×e13cm-2，离子注入的入射方向相对于与半导体衬底100相垂直的方向偏移一定的角度，所述角度的范围为0-45度。
示例性地，采用去耦等离子氮化物（DPN）制程执行所述氮处理步骤，DPN制程压力的范围为35mT至70mT，DPN制程的制程时间维持在N个基线的等级。
如图2E所示，在所述PMOS区域和NMOS区域的所述金属栅极沟槽208A、208B的底部半导体衬底200上沉积形成界面层209（IL）。IL层的可以为热氧化层、氮的氧化物层、化学氧化层或者其他适合的薄膜层，优选化学氧化物层作为界面层。可以采用CVD、ALD或者PVD等适合的工艺形成界面层。界面层的厚度范围为5埃至10埃。
接着，在金属栅极沟槽208A和208B的中依次沉积形成高K介电层、覆盖层、阻挡层和PMOS功函数金属层。然后，在半导体衬底200上形成图案化的底部抗反射涂层和光刻胶层，以露出NMOS区域覆盖PMOS区域，根据图案化的底部抗反射涂层和光刻胶层去除NMOS区域中的PMOS的功函数金属层以露出阻挡层，接着去除图案化所述底部抗反射涂层和光刻胶层。接着，在半导体衬底200上沉积形成NMOS功函数金属层和金属电极层。采用化学机械研磨工艺去除掉多余的金属层以露出层间介电层，最后在PMOS区域和NMOS区域中形成金属栅极210A和210B。
在本发明中可以选择执行一个氮处理工艺步骤，也可以选择执行全部的氮处理工艺步骤，还可以选择执行多个氮处理工艺步骤。具体地工艺步骤根据实际的工艺需要进行选择，在此就不一一详细赘述。
参照图3，其中示出了本发明的一具体实施方式的工艺流程图，具体地包括以下步骤：
步骤301提供半导体衬底，所述半导体衬底包括PMOS区域和NMOS区域，所述半导体衬底具有阱和STI；
步骤302在所述半导体衬底的PMOS区域和NMOS区域上形成第一虚拟栅极和第二虚拟栅极；
步骤303在所述半导体衬底上沉积蚀刻停止层，在所述蚀刻停止层上沉积层间介质层，并执行化学机械研磨；
步骤304可选地，执行氮处理步骤；
步骤305去除PMOS区域和NMOS区域的所述虚拟栅极中部分的虚拟栅极材料层；
步骤306可选地，执行氮处理步骤；
步骤307去除PMOS区域和NMOS区域的所述虚拟栅极中剩余的虚拟栅极材料层；
步骤308可选地，执行氮处理步骤；
步骤309去除PMOS区域和NMOS区域的所述虚拟栅极中虚拟栅极氧化层，以形成第一金属栅极沟槽和第二金属栅极沟槽；
步骤309可选地，执行氮处理步骤；
步骤311在第一金属栅极沟槽和第二金属沟槽中填充功函数金属层和金属栅极层，执行平坦化工艺以形成第一金属栅极和第二金属栅极。
综上所述，在本发明提出了一种新的后高K/后金属栅极工艺，根据本发明的方法在PMOS和NMOS区域中形成金属栅极以减小等效氧化层厚度，采用一步或者多步氮处理工艺以在硅半导体衬底的表面掺杂氮，当在氮掺杂的硅衬底上生长化学氧化物层作为界面层时，最终形成的界面层具有高K值，例如界面层的材料为SiON，以减小减小反型层厚度和避免栅极泄露衰减露，同时，本发明的制作方法适用于平面场效应晶体管半导体技术和FinFET半导体技术。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (8)

1.一种制作半导体器件的方法，包括：
步骤a:提供半导体衬底；
在所述半导体衬底上形成虚拟栅极，所述虚拟栅极包括虚拟栅极材料层和虚拟栅极氧化层；
步骤b:去除部分的所述虚拟栅极材料层；
步骤c:去除剩余的所述虚拟栅极材料层，以露出所述虚拟栅极氧化层；
步骤d:去除所述虚拟栅极氧化层，以形成金属栅极沟槽；
其中，在步骤a之后步骤b之前、在步骤b之后步骤c之前、在步骤c之后步骤d之前和/或步骤d之后至少进行一氮处理步骤，以使所述半导体衬底的表面掺杂氮。
2.根据权利要求1所述的方法，其特征在于，还包括在形成所述金属栅极沟槽之后在所述金属栅极沟槽的底部形成界面层的步骤，所述界面层的材料为化学氧化物。
3.根据权利要求2所述的方法，其特征在于，还包括在形成所述界面层之后在所述金属栅极沟槽中填充功函数金属层和金属栅极层以形成金属栅极的步骤。
4.根据权利要求1所述的方法，其特征在于，采用等离子体处理工艺执行所述氮处理步骤，所述等离子体处理工艺的气体包括氮气和氩气。
5.根据权利要求1所述的方法，其特征在于，采用氮离子注入工艺执行所述氮处理步骤。
6.根据权利要求1所述的方法，其特征在于，采用去耦等离子氮化物工艺执行所述氮处理步骤。
7.根据权利要求1所述的方法，其特征在于，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀去除所述虚拟栅极材料层。
8.根据权利要求1所述的方法，其特征在于，采用干法刻蚀或者湿法刻蚀或者干-湿混合刻蚀去除所述虚拟栅极氧化层。
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