KR20170046078A - 반도체 구조체 및 반도체 구조체의 형성 방법 - Google Patents

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Abstract

내부에서의 평탄화 프로세스를 위한 정지층을 지닌 반도체 구조체와 이 반도체 구조체의 형성 방법이 개시된다. 상기 반도체 구조체 형성 방법은 기판에서 활성 영역들 사이에 트렌치를 형성하는 단계; 트렌치를 격리층으로 충전하는 단계; 격리층을 원소로 도핑하여 도핑된 격리 구역을 형성하는 단계; 도핑된 격리 구역을 어닐링하는 단계; 및 어닐링되고 도핑된 격리 구역을 평탄화하고, 격리 구역의 평탄화 깊이를 측정하는 단계를 포함한다. 정지층, 유전층 및 활성 영역의 열팽창계수(Cefficients of Thermal Expansion; CTE)는 상이하다.

Description

반도체 구조체 및 반도체 구조체의 형성 방법{SEMICONDUCTOR STRUCTURE AND METHOD FOR FORMING THE SAME}
관련출원
본 출원은 2015년 10월 20일자로 출원된 미국 가출원 제62/243,854호에 대한 우선권을 주장하며, 상기 출원은 참조에 의해 본 명세서에 포함된다.
반도체 디바이스는, 컴퓨터, 통신, 가전제품, 차량 등과 같은 다수의 전자기기에서 사용된다. 반도체 디바이스는, 반도체 웨이퍼 위에 여러 타입의 재료 박막을 성막하는 것에 의해 반도체 웨이퍼 상에 형성되는 집적 회로(Integrated Circuit; IC)를 포함한다. IC에 있는 대부분의 통상적인 활성 요소는 금속 산화물 반도체(Metal Oxide Semiconductor; MOS)와 같은 평면형 전계 효과 트랜지스터(Field-Effect Transistor; FET) 및 3D 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 포함하는 트랜지스터이다.
집적 회로에서는, 반도체 디바이스에 있는 2개의 활성 영역을 분리하고 격리하기 위해 트렌치 격리 구조체가 빈번히 사용된다. 트렌치 격리 구조체는 통상적으로, 기판을 리세싱(recessing)하고, 기판 내에 유전 재료를 과충전하며, 그 평탄화 공정을 수행하는 것에 의해 형성된다. 그러나, 평탄화 깊이를 정확하게 제어하고 트렌치 격리 구조체와 인접한 구조체 간의 구조 안정성을 적절히 유지하는 것은 여전히 과제이다.
본 개시의 양태는 아래의 상세한 설명을 첨부도면과 함께 읽어볼 때에 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 기준 실무에 따르면, 다양한 피쳐들이 실척으로 도시되지 않는다. 사실상, 다양한 피쳐들의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 몇몇 실시예에 따른 FinFET 반도체 구조체를 제조하는 예시적인 방법의 흐름도.
도 2a 내지 도 2g는 몇몇 실시예에 따른 상이한 제조 단계의 FinFET 반도체 구조체의 다양한 구조를 예시하는 도면.
도 3은 몇몇 실시예에 따른 평면형 FET 반도체 구조체를 제조하는 예시적인 방법의 흐름도.
도 4a 내지 도 4e는 몇몇 실시예에 따른 상이한 제조 단계의 평면형 FET 반도체 구조체의 다양한 구조를 예시하는 도면.
도 5a는 몇몇 실시예에 따른, 도 2d의 선 A-A를 따른 반도체 구조체에 있는 이질 원소의 농도 프로파일을 보여주는 도면.
도 5b는 몇몇 실시예에 따른, 도 4c의 선 B-B를 따른 반도체 구조체에 있는 이질 원소의 농도 프로파일을 보여주는 도면.
아래의 개시는 제공되는 보호 대상의 상이한 피쳐들을 구현하기 위한 여러 상이한 실시예들 또는 예들을 제시한다. 본 개시를 평이하게 하기 위해, 구성요소 및 배치의 특정예들이 아래에서 설명된다. 이들은 단순히 예일 뿐임은 물론이며, 제한하는 것으로 의도되지 않는다. 예컨대, 후속하는 설명에 있어서 제2 피쳐 위에 또는 제2 피쳐 상에 제1 피쳐의 형성은, 제1 및 제2 피쳐가 직접 접촉한 상태로 형성되는 실시예를 포함할 수 있고, 제1 피쳐와 제2 피쳐가 직접 접촉할 수 없도록 제1 피쳐와 제2 피쳐 사이에 다른 피쳐가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에 있어서 참조부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성 및 명확성을 위한 것이며, 그 자체로 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
단수 형태는 문맥상 명확하게 달리 나타내지 않는 한, 복수의 대상을 포함한다. 따라서, 예컨대 도전성 플러그에 대한 언급은, 문맥상 명확하게 달리 나타내지 않는 한, 2개 이상의 상기한 플러그를 갖는 양태를 포함한다. 더욱이, “아래(beneath)”, “밑(below)”, “하부(lower)”, “위(above)”, “상부(upper)” 등과 같은 공간적 상대 용어는 여기에서는 도면에 예시된 바와 같은 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 기술하는 설명의 편의성을 위해 사용될 수 있다.
트랜지스터 크기가 감소할수록, 트랜지스터 형성과 연관된 다양한 피쳐들의 크기도 또한 감소한다. 피쳐들 중 하나는 격리를 제공하기 위해 활성 영역들 사이에 형성되는 트렌치 격리 구조체이다. 피쳐 크기가 축소될 때, 트렌치 격리 구조체의 종횡비는 더 커지는데, 그 이유는 개구들은 더 작아지지만, 트렌치 격리 구조체의 깊이는 그렇지 않기 때문인 것으로 알려져 있다. 종횡비가 낮은 트렌치 격리 구조체의 바람직하지 않은 원소들을 제거하기 위해 트렌치 격리 구조체를 어닐링하는 데 사용되는 기술은 높은 종횡비를 갖는 진보된 기술의 트렌치 격리 구조체를 적절히 어닐링하는 데 사용될 수 없다.
예컨대, 핀 전계 효과 트랜지스터(FinFET)에 있는 핀들 사이에 트렌치 격리 구조체가 형성된 후, 그 후에 트렌치 격리 구조체에 대해 수행되는 어닐링 프로세스는 얇은 핀에 구조 응력을 유발할 수 있으며, 이것은 핀 굴곡, 균열과 같은 핀에 대한 결함을 초래할 수 있다. 보다 정확히 말하자면, 어닐링 프로세스 동안의 트렌치 격리 구조체의 축소는 서로 인접한 상이한 재료 세트에 따라 핀에 인장 응력이나 압축 응력을 유발할 수 있으며, 이에 따라 반도체 구조체에 결함이 발생할 수 있다. 추가로, 에칭이나 화학 기계적 연마(Chemical Mechanical Polishing; CMP)와 같은 평탄화 프로세스 중에, 에칭 시간과 같은 통상적인 에칭 파라메터에 의해 에칭 깊이를 정확히 제어하는 것은 어렵다.
종횡비가 높은 트렌치 격리 구조체에 관한 제조 프로세스에 기인하는 문제를 해결하기 위해, 전술한 결함이 발생하는 것을 방지하는 한가지 대안의 방식은 트렌치 격리 구조체의 재료 특성, 예컨대 열팽창계수(Coefficient of Thermal Expansion; CTE)를 변경하는 것이다. 기판과 핀에 사용되는 실리콘의 CTE는 약 2.5/K이고, 유전층에 사용되는 실리콘 산화물의 CTE는 0.5E-6/K인 것으로 알려져 있다. 상기한 CTE들의 큰 차이는 어닐링 프로세스 동안에 반도체 구조체에 큰 구조 응력을 가할 수 있다. 그러나, 본 개시에서는 트렌치 격리 구조체의 CTE를 수정하도록 이질 원소(또는 이질 원소들)를 트렌치 격리 구조체 내에 도핑하는 것에 의해, 구조 응력이 저감되거나 제거되어 반도체 구조체의 구조적 안정성을 유지할 수 있다. 추가로, 트렌치 격리 구조체 내에 도핑되는 이질 원소의 농도는 가우스 분포(Gaussian distribution)를 형성하는데, 이 가우스 분포는 에너지 분산 X-레이 분광학(EDX) 맵핑에 의해 분석 및 검출될 수 있다. 더욱이, 도핑 파라메터를 조정하고 이질 원소의 농도를 반복 측정하는 것에 의해, 이질 원소의 예정된 농도 프로파일이 형성될 수 있다. 그 후, 이질 원소의 예정된 농도 프로파일에 기초하여 평탄화 프로세스에서 측정되는 이질 원소의 농도는 정지 신호와, 평탄화 깊이에 관한 정보도 또한 제공한다. 이질 원소의 예정된 농도 프로파일과 평탄화 프로세스에서 측정되는 이질 원소의 농도 모두는 이질 원소로 도핑된 트렌치 격리 구조체의 평탄화 깊이를 따르며, 즉 트렌치 격리 구조체의 상부면에 수직하다는 점에 주목해야만 한다. 평탄화 프로세스는 정지 신호를 수신하거나 예정된 평탄화 깊이에 도달하는 것에 의해 이질 원소로 도핑된 트렌치 격리 구조체에서 종결되기 때문에, 이질 원소로 도핑된 트렌치 격리 구조체는 정지층으로서 기능한다.
결함 및 평탄화 프로세스의 평탄화 깊이를 정확히 제어하는 것에 관한 문제는 3D FinFET에만 한정되는 것이 아니라, 평면형 FET와, 제한하는 것은 아니지만, 튜브형 FET, 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; MOSFET), 박막 트랜지스터(Thin Film Transistor; TFT), 및 이극성 상보적 금속 산화물 반도체(Bipolar Complemntary Metal Oxide Semiconductor; BCMOS) 디바이스의 베이스 또는 에미터와 같은 다른 반도체 디바이스로 한정된다는 점에 주목해야만 한다. 추가로, 트렌치 격리 구조체는 반도체 구조체에 있는 2개의 활성 영역들 사이의 구조를 나타내며, 이 구조는 얕은 트렌치 격리부(Shallow Trench Isolation; STI)로 제한되지 않는다. 여기에서는, 본 개시를 예시하는 실시예에 따른 2개 타입의 반도체 구조체가 사용된다. 3D FinFET에 관련된 방법 및 프로세스가 도 1에 요약되어 있으며, 도 2a 내지 도 2g의 도면을 참고로 하여 상세히 설명된다. 다른 한편으로, 평면형 FET에 관련된 방법 및 프로세스가 도 3에 요약되어 있으며, 도 4a 내지 도 4e의 도면을 참고로 하여 상세히 설명된다.
이제, 본 개시의 일실시예에 따른 FinFET 구조체를 제조하기 위한 예시적인 흐름도인 도 1을 참고로 한다. 상기 흐름도는 단지 전체 제조 프로세스 중 관련 부분만을 예시한다. 도 1에 도시한 공정들 전, 이들 공정 동안 및 이들 공정 후에 다른 공정이 제공될 수 있으며, 아래에서 기술되는 공정들 중 일부는 방법의 다른 실시예의 경우에 교체 또는 제거될 수 있다는 점이 이해된다. 공정들/프로세스들의 순서는 상호 교환 가능할 수 있다.
도 1에 도시한 바와 같이, FinFET의 핀 굴곡 또는 균열을 제어하는 방법 실시예(1000)가 제공된다. 단계 1002에서, 기판이 공급된다. 단계 1004에서, 기판에 의해 지지되는 핀들 사이에 트렌치가 형성된다. 단계 1006에서, 유전층이 트렌치 내에 성막된다. 단계 1008에서, 유전층이 이질 원소로 도핑된다. 단계 1010에서, 어닐링 프로세스가 수행된다. 단계 1012에서, 기판에 대해 평탄화 프로세스가 수행되어, 핀을 노출시키고, 평탄화 깊이가 측정된다. 단계 1014에서, 게이트 구조체가 형성된다.
도 1 및 도 2a를 참고하면, 방법(1000)은 기판(100)을 공급하는 것에 의해 단계 1002로부터 시작된다. 기판(100)은 벌크 실리콘 기판일 수 있다. 대안으로서, 기판(100)은 결정 조직의 실리콘(Si) 또는 게르마늄(Ge)과 같은 원소 반도체; 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 갈륨 인(GaP), 인듐 인(InP), 인듐 비소(InAs), 및/또는 인듐 안티모나이드(InSb)와 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다. 더욱이, 기판(100)은 또한 실리콘 온 인슐레이터(Silicon-On-Insulator; SOI) 기판도 포함할 수 있다. 일반적으로, SOI 기판은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 온 인슐레이터(Silicon Germanium On Insulator; SGOI) 또는 이들의 조합과 같은 반도체 재료층을 포함한다. SOI 기판(100)은 산소 주입(SIMOX), 웨이퍼 접합 및/또는 다른 적절한 방법에 의한 분리를 이용하여 제조된다. 사용될 수 있는 다른 기판으로는 다층 기판, 그래디언트 기판(gradient substrate) 또는 하이브리드 배향 기판(hybrid orientation substrate)이 있다. 실시예에서, 기판(100)은 벌크 실리콘 기판이다. 다시 말해서, 차후에 설명할 핀 구조체는 기판(100)에 물리적으로 접속된다.
도 1 및 도 2b를 참고하면, 방법(1000)은 기판(100)에 의해 지지되는 핀 구조체(110)들 사이에 트렌치(102)를 형성하는 것에 의해 단계 1004로 진행한다. 트렌치(102)와 핀 구조체(110)를 형성하기 위해, 우선 경질 마스크(130)가 형성되고, 하드 마스크(130)에 의해 피복 및 보호되지 않는 기판(100)의 일부를 제거하는 에칭 프로세스가 후속하여, 이에 따라 2개의 트렌치(102) 사이에 핀 구조체(110)가 형성된다. 하드 마스크(130)는, 제한하는 것은 아니지만 화학적 기상 증착(Chemical Vapor Deposition; CVD), 플라즈마 증강 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD), 저압 화학적 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 또는 질화에 후속하는 실리콘 산화물 형성과 같은 적절한 프로세스를 통해 하드 마스크층(도시하지 않음)을 성막하는 것에 의해 형성될 수 있다. 추가로, 하드 마스크층(도시하지 않음)은 산화티탄(TiO2), 산화탄탈(TaO), 질화규소(SiN), 산화규소(SiO2), 탄화규소(SiC), 탄화규소 질화물(SiCN)과 같은 임의의 적절한 재료일 수 있다. 일단 형성되고 나면, 하드 마스크층(도시하지 않음)은 패턴을 형성하는 적절한 포토리소그래피 프로세스를 통해 패터닝된다. 상기 패턴에서, 핀 구조체(110)가 되도록 구성되는, 기판 위의 마스크층의 일부는 하드 마스크(130)를 형성하도록 유지되는 반면, 트렌치(102)가 되도록 구성되는 기판(100)의 부분 위에 있는 하드 마스크층의 다른 부분은 제거된다. 하드 마스크(130)를 형성한 후, 하드 마스크(130)와 기판(100) 사이에 핀 구조체(110)가 형성되도록 하기 위해 하드 마스크(130)에 의해 피복 및 보호되지 않은 기판(100)의 일부를 제거하는 에칭 프로세스를 수행한다.
다른 실시예에서는, 하드 마스크(130)를 사용하는 대신에 포토레지스트층(도시하지 않음)이 기판(100) 상에 직접 형성될 수 있다. 패터닝된 포토레지스트층(도시하지 않음)을 형성하기 위해 포토리소그래피 프로세스가 계속된다. 그 후, 포토레지스트층과 기판(100)을 적절한 프로세스로 에칭하여 핀 구조체(110)를 형성한다. 몇몇 실시예에서, 기판(100)과 핀 구조체(110)는 동일한 재료로 형성된다. 몇몇 실시예에서, 기판(100)과 핀 구조체(110)는 일체로 형성됨으로써, 기판(100)과 핀 구조체(110) 사이에는 경계가 존재하지 않는다.
도 1 및 도 2c를 참고하면, 방법(1000)은 트렌치(102) 내에 유전층(200)을 성막하는 것에 의해 단계 1006으로 진행한다. 도 2c에 도시한 바와 같이, 2개의 핀 구조체(110)를 분리하도록 구성된 유전층(200)이 트렌치(102) 내에 성막된다. 유전층(200)은 격리층으로서 기능하고, 제한하는 것은 아니지만 산화규소(SiO2), 질화규소(SiN), 산질화규소(SiON), 불화물 도핑 실리케이트 유리, 저유전상수 유전 재료 및 이들의 조합과 같은 임의의 적절한 격리 재료를 포함한다. 여기에서 사용되는 “저유전상수(low-k dielectric)”라는 용어는 유전상수 k가, SiO2의 k 값인 약 3.9 미만인 재료를 일컫는다. 유전층(200)은 또한, 제한하는 것은 아니지만 실리케이트, 실록산, 메틸 실세스퀴옥산(Methyl SilsesQuioxane; MSQ), 하이드로겐 실세스퀴옥산(Hydrogen SisesQuioxane; HSQ), MSQ/HSQ, 퍼하이드로실라잔(perhydrosilazane; TCPS), 퍼하이드로폴리실라잔(perhy-dro-polysilazane; PSZ), 테트라에틸 오르토실리케이트(TetraEthyl OrthoSilicate; TEOS), 또는 트리시릴아민(TriSilylAmine; TSA)과 같은 시릴아민과 같은 유동성 재료도 포함할 수 있다. 또한, 유전층(200)은, 제한하는 것은 아니지만 화학적 기상 증착(CVD), 대기압 화학적 기상 증착(Atmospheric Pressure Chemical Vapor Deposition; APCVD), 저압 화학적 기상 증착(LPCVD), 플라즈마 증강 화학적 기상 증착(PECVD), 금속-유기 화학적 기상 증착(Metal-Organic Chemical Vapor Deposition; MOCVD), 유동성 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 물리적 기상 증착(Physical Vapor Deposition; PVD), 원자층 증착(Atomic Layer Deposition; ALD), 화학적 용해 증착(chemical solution deposition), 스퍼터링(sputtering) 및 이들의 조합과 같은 임의의 적절한 프로세스에 의해 형성될 수 있다.
유전층(220)의 상이한 토포그래피(topography)가 상세히 설명할 후속하는 이온 주입 프로세스뿐만 아니라 도핑된 유전층의 토포그래피에도 영향을 줄 수 있다는 점에 주목해야만 한다. 실시예에서, 핀 구조체(110)의 측벽과 하드 마스크(130)의 상부면은 유전층(200)에 의해 피복된다. 다른 실시예에서, 유전층(200)은 핀 구조체(110)를 노출시키도록 부분적으로 제거될 수 있다. 또 다른 실시예에서, 유전층(200)은 핀 구조체(110)과 동일한 높이를 가질 수 있다. 또 다른 실시예에서, 유전층(200)은 핀 구조체(110)의 상부면보다 낮은 상부면을 갖도록 기판(100) 위에 부분적으로 성막될 수 있다.
도 1 및 도 2d를 참고하면, 방법(1000)은 유전층(200)을 이질 원소로 도핑하는 것에 의해 단계 1008로 진행한다. 도 2d에 도시한 바와 같이, 유전층(200)의 일부는 이질 원소로 도핑되어 도핑된 유전층(220)을 형성한다. 도핑된 유전층(220)은 차후에 설명할 평탄화 프로세스 동안에 정지층으로서 기능한다. 유전층(200)은, 제한하는 것은 아니지만, 이온 주입, 플라즈마 도핑, 레이저 도핑 및 이들의 조합과 같은 임의의 적절한 프로세스에 의해 도핑될 수 있다. 실시예에서, 유전층(200)은 이온 주입 프로세스에 의해 도핑된다. 추가로, 이질 원소는 제한하는 것은 아니지만 붕소(B), 탄소(C), 질소(N), 인(P), 게르마늄(Ge) 및 이들의 조합을 포함하는 준금속 원소 또는 금속 원소와 같은 임의의 적절한 원소일 수 있다. 이질 원소는 단일 원소 또는 상이한 원소들의 임의의 조합일 수 있다는 점에 주목해야만 한다. 추가로, 유전층(200)에 도핑되는 이질 원소는 유전층(200)의 전기 도전율을 증가시켜서는 안 된다. 상이한 도전성 피쳐들 또는 활성 영역들을 분리하도록 구성된 유전층(200)의 전기 도전율은 누전 및 기생 용량을 증가시킬 수 있으며, 이것은 반도체 구조체의 성능을 악화시킨다. 앞서 언급한 바와 같이, 유전층(200)에 도핑되는 이질 원소는 어닐링 프로세스 중에 유전층(200과 핀 구조체(110) 사이의 구조 응력을 감소시키는 보다 양호한 효과를 가지며, 이것은 차후에 상세히 설명될 것이다.
더욱이, 도핑된 유전층(220)의 위치 및 두께는, 제한하는 것은 아니지만 이온 종류, 주입 시간, 주입 각도 및 주입 에너지와 같은 이온 주입 파라메터에 의해 제어될 수 있다. 파라메터를 적절히 설정하는 것에 의해, 도핑된 유전층(220)이 소망하는 두께로 소망하는 위치에 형성될 수 있다. 추가로, 고유한 특징, 위치 및 두께의 소망하는 도핑 구조를 얻기 위해, 상이한 종류의 이질 원소의 복수 이온 주입이 실행될 수 있다. 실시예에서, 도핑된 유전층(200)은 핀 구조체(110)의 상부 부분에 인접한 유전층(200)에 형성되며, 이 경우에 도핑된 유전층(220)은 하드 마스크(130)의 상부면과 동일한 높이에 상부면을 갖는다. 다른 실시예에서, 도핑된 유전층(200)은 핀 구조체(110)의 하부 부분에 인접한 유전층(200)에 형성될 수 있으며, 이 경우에 도핑된 유전층(220)은 핀 구조체(110)의 상부면보다 낮은 상부면을 갖는다. 또 다른 실시예에서, 도핑된 유전층(220)은 핀 구조체(110)의 중간 부분에 인접하게 형성될 수 있다. 또 다른 실시예에서, 도핑된 유전층(220)은 전체 유전층(200)을 대체한다.
이질 원소는 이온 주입을 통해 도핑된 유전층(220)에 가우스 분포를 형성한다. 이에 의해, 도핑 파라메터를 조정하는 것에 의해, 이질 원소의 예정된 농도 프로파일이 형성될 수 있다. 추가로, 이질 원소의 예정된 농도는, 도핑 파라메터를 조정하고 이질 원소의 농도를 반복 측정하는 것에 의해 더욱 수정될 수 있다. 예정된 농도에 기초하여, 후속하는 평탄화 동안에 이질 원소의 측정 농도는 정지 신호와 평탄화 깊이에 관련된 정보를 제공할 수 있으며, 이는 차후에 설명될 것이다.
도 1 및 도 2d를 참고하면, 방법(1000)은 어닐링 프로세스를 수행하는 것에 의해 단계 1010으로 진행한다. 어닐링 프로세스는 유전층(200)의 구조 응력을 해제하고 유전층(200)으로부터 불순물을 제거하는 것을 목적으로 한다는 점이 당업자에게 이해된다. 다시 말해서, 어닐링 프로세스는, 전자는 재료 내의 결함을 보상하거나 제거하기 위해 원자의 위치를 재배치하는 반면, 후자는 바람직하지 않은 원소를 재료 외부로 확산시키는 것에 의해 바람직하지 않은 원소를 제거한다. 특히, 유전층(200)의 석출 프로세스는 후속 제조 프로세스 이전에 제거할 필요가 있는 복수 개의 결함을 유발할 수 있다. 그러나, 유전층(200)의 어닐링 동안에 유전층(200)의 수축이 인접한 구조체[즉, 핀 구조체(110)]에 구조 응력을 유발하여, 핀 구조체(110)가 굴곡되거나 심지어는 갈라질 수 있다. 그러나, 본 개시에서는 도핑된 유전층(220)이 핀 구조체(110)에 보다 근사한 열팽창계수(CTE)를 가질 수 있다. 이에 의해, 핀 굴곡 또는 균열과 같은 핀 구조체(110)의 결함이 어닐링 프로세스 동안에 회피될 수 있다. 예컨대, 어닐링 프로세스 동안에, 도핑된 유전층(220)에 의해 핀 구조체(110)에 인가되는 응력은 약 0.15 GPa 내지 -0.2 Gpa 범위이며, 여기에서 양의 값은 인장 응력을 나타내고, 음의 값은 압축 응력을 나타낸다. 보다 정확하게 말하자면, 도핑된 유전층(220)에 의해 핀 구조체(110)에 인가되는 인장 응력은 0.01 GPa 내지 0.15 Gpa 범위이며, 인가되는 압축 응력은 0.01 GPa 내지 0.2 Gpa 범위이다. 몇몇 실시예에서, 어닐링 프로세스와 이온 주입 프로세스는 동시에 수행된다. 다른 실시예에서, 어닐링 프로세스는 증기 및/또는 다양한 가스를 사용하거나 사용하지 않는 다수의 어닐링 프로세스를 포함할 수 있다. 다른 실시예에서, 어닐링 프로세스와 전술한 이온 주입 프로세스는 동시에 수행될 수 있다. 몇몇 실시예에서, 평탄화 프로세스 이후에 추가의 어닐링 프로세스가 수행될 수 있다.
도 1 및 도 2e 내지 도 2f를 참고하면, 방법(1000)은 평탄화 프로세스를 수행하고 평탄화 깊이를 측정하는 것에 의해 단계 1012로 진행한다. 도 2e에 도시한 바와 같이, 도 2d에서의 유전층(200)의 상부 부분은, 제한하는 것은 아니지만 습식 에칭, 건식 에칭 및 화학 기계적 연마(CMP)와 같은 적절한 프로세스에 의해 제거되어, 도핑된 유전층(220)과 하드 마스크(130)를 노출시킨다. 도 2e는 전체 평탄화 프로세스 동안의 소정 단계를 나타낼 수 있다는 것이 이해된다. 소망하는 구조를 위해 후속 제거 프로세스가 계속해서 수행될 수 있다. 예컨대, 하드 마스크(130)와 유전층의 일부를 제거하여 도 2f에 도시한 바와 같이 핀 구조체(110)와 도핑된 유전층(220)을 노출시킨다.
추가로, 평탄화 프로세스 동안에 에너지 분산 X-레이 분광학(EDX) 기술을 사용하여 도핑된 유전층(220)에 있는 이질 원소의 농도를 검출한다. EDX로부터 검출된 이질 원소의 농도와 전술한 이질 원소의 예정된 농도 프로파일을 비교하는 것에 의해, 평탄화 깊이가 측정되고 정지 신호가 얻어진다. 예컨대, 도 2d의 선 A-A를 따른 이질 원소의 농도 프로파일이 도 5a에 도시되어 있다. 도 5a에 도시한 바와 같이, 이질 원소의 농도는 단지 도핑된 유전층(220)에서만 나타나며, 이에 따라 일단 우선 이질 원소의 농도가 검출되고 나면, 도핑된 유전층(220)의 상부면에서 평탄화 프로세스가 종결될 수 있다. 이에 따라, 도핑된 유전층(220)은 정지층으로서 기능하여, 평탄화 프로세스를 위한 정지 신호를 제공한다. 즉, 도핑된 유전층(220)을 예정된 위치에 형성하도록 도핑 파라메터를 적절히 설정하는 것에 의해, 평탄화가 유전층(220)의 상부면에서 종결될 수 있고, 이 경우에 이질 원소의 농도가 먼저 정확하고 용이하게 검출된다.
더욱이, 도핑된 유전층(220) 내의 이질 원소의 검출된 농도를 이질 원소의 예정된 농도 프로파일과 비교하는 것에 의해, 평탄화 깊이가 측정될 수 있고, 평탄화 프로세스가 도핑 유전층(220) 내에서의 예정된 분극 깊이에서 종결될 수 있다. 추가로, 평탄화 깊이의 동적 변화가 평탄화 프로세스 동안에 실시간 EDX 디바이스에 의해 검출되는 이질 원소의 농도의 동적 변화에 의해 측정된다. 전술한 검출된 농도와 예정된 농도에 있어서의 이질 원소는 특정 이질 원소로 제한되는 것이 아니라, 도 2d와 앞서 설명한 단계 1008에 관한 설명과 같이 모든 종류의 이질 원소와 이들의 조합이어야만 한다는 점에 주목해야 한다.
도 1 및 도 2g를 참고하면, 방법(1000)은 게이트 구조체를 형성하는 것에 의해 단계 1014로 진행한다. 핀 구조체(110)가 도 2f에 도시한 바와 같이 노출된 후에, 게이트 구조체(300)와 활성 영역(340)이 형성된다. 게이트 구조체(300)는 게이트 유전층(도시하지 않음)과 게이트 전극(도시하지 않음)을 포함할 수 있으며, 이 경우에 게이트 유전층은 핀 구조체(110) 상에 형성되어 핀 구조체(110)를 둘러싸고 핀 구조체의 프로파일을 추종하는 한편, 게이트 전극은 핀 구조체(110)에 물리적으로 접속되는 일 없이 게이트 유전체 상에 형성된다. 게이트 유전층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3 (STO), BaTiO3 (BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3 (BST), Al2O3, Si3N4, 산질화물(SiON) 또는 다른 적절한 재료를 포함할 수 있다. 게이트 전극은 금속(예컨대, 탄탈, 티타늄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄), 금속 규화물(예컨대, 티탄 규화물, 코발트 규화물, 니켈 규화물, 탄탈 규화물), 금속 질화물(예컨대, 티탄 질화물, 탄탈 질화물), 도핑된 다결정질 실리콘, 다른 도전성 재료 또는 이들의 조합과 같은 도전성 재료를 포함할 수 있다. 몇몇 실시예에서, 게이트 유전층과 게이트 전극은 화학적 기상 증착(CVD)과 같은 증착에 의해 형성된다.
계속해서 도 2g를 참고하면, 활성 영역(340)이 핀 구조체(110) 내에 형성된다. 활성 영역(340)은 게이트 구조체(300)의 대향 측부 상에 소스/드레인 구역(도시하지 않음)을 포함할 수 있다. 몇몇 실시예에서, 도핑된 구역은 낮게 드레인 도핑된(Lightly Drain Doped; LDD) 구역이며, 주입에 의해 형성된다. n 타입 FinFET에 있어서, 도핑된 구역은 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 셀레늄(Se), 텔루륨(Te), 및 이들의 조합과 같은 n 타입 도펀트를 포함할 수 있다. p 타입 FinFET에 있어서, 도핑된 구역은 붕소(B), 보론 디플루오라이드(BF2) 및 이들의 조합과 같은 p 타입 도펀트를 포함할 수 있다.
도 2g의 FinFET는 실제적인 어플리케이션에서 다수의 다른 층, 구조, 피쳐 등을 포함할 수 있다. 즉, 도 2g의 기본적이고 예시적인 FinFET는 단지 설명을 위해서만 제시되는 것이다. 이에 따라, 본 개시는 도 2g에 구성되고 도시된 바와 같은 FinFET로만 제한되어서는 안 된다.
이제, 본 개시의 일실시예에 따른 반도체 평면형 FET 구조체를 제조하기 위한 예시적인 흐름도인 도 3을 참고로 한다. 상기 흐름도는 단지 전체 제조 프로세스 중 관련 부분만을 예시한다. 도 3에 도시한 공정들 전, 이들 공정 동안 및 이들 공정 후에 다른 공정이 제공될 수 있으며, 아래에서 기술되는 공정들 중 일부는 방법의 다른 실시예의 경우에 교체 또는 제거될 수 있다는 점이 이해된다. 공정들/프로세스들의 순서는 상호 교환 가능할 수 있다.
도 3에 도시한 바와 같이, 평면형 FET에서의 얕은 트렌치 격리부(STI)의 굴곡 또는 균열을 제어하는 방법 실시예(2000)가 제공된다. 단계 2002에서, 기판에 트렌치가 형성된다. 단계 2004에서, 기판 상에 유전층이 성막된다. 단계 2006에서, 유전층이 소정 원소로 도핑된다. 단계 2008에서, 어닐링 프로세스가 수행된다. 단계 2010에서, 평탄화 프로세스가 수행되어, 평탄화 깊이가 측정된다. 단계 2012에서, 게이트 구조체가 형성된다.
도 3 및 도 4a를 참고하면, 방법(2000)은 기판(500)에 트렌치(502)를 형성하는 것에 의해 단계 2002로부터 시작된다. 도 4a에 도시한 바와 같이, 하드 마스크(530)가 기판(500) 상에 형성되고, 트렌치(502)는 기판(500)에 형성된다. 기판(500)은 실리콘(Si) 또는 도 2a의 전술한 기판(100)의 재료와 유사한 재료를 포함할 수 있다. 하드 마스크 트렌치(530)는 기판(500) 위에 하드 마스크층(도시하지 않음)을 성막한 다음, 리소그래피 프로세스에 의해 패터닝하는 것에 의해 형성된다. 트렌치(502)를 형성하기 위해 기판(500)의 일부를 제거하는 에칭 프로세스가 후속한다. 프로세스들에 관한 상세한 설명은 앞서 언급한 도 2b를 참고할 수 있다.
도 3 및 도 4b를 참고하면, 방법(2000)은 기판(500) 상에 유전층을 성막하는 것에 의해 단계 2004로 진행한다. 도 4b에 도시한 바와 같이, 유전층(600)은, 제한하는 것은 아니지만 증착 프로세스와 같은 적절한 프로세스에 의해 기판(500) 상에 그리고 트렌치(502) 내에 형성된다. 프로세스들과 재료들에 관한 상세한 설명은 앞서 언급한 도 2c를 참고할 수 있다. 실시예에서, 트렌치(502) 내의 유전층(600)의 일부는 얕은 트렌치 격리부(STI)를 형성한다.
도 3 및 도 4c를 참고하면, 방법(2000)은 유전층을 이질 원소(또는 이질 원소등)로 도핑하는 것에 의해 단계 2006으로 진행한다. 도 4c에 도시한 바와 같이, 도핑된 유전층(620)은 트렌치(502)에 있는 유전층(600)의 일부에 형성된다. 도핑된 유전층(620)은 도 2d에서의 전술한 도핑된 유전층(200)을 형성하는 이온 주입, 프로세스와 유사한 프로세스에 의해 형성될 수 있다. 추가로, 도핑된 유전층(620)을 형성하기 위해 유전층(600)에 도핑되는 이질 원소도 또한 도핑된 유전층(220)의 이질 원소와 유사하다. 도핑된 유전층(620)은 앞서 언급한 바와 같은 도핑된 유전층(220)과 유사한 이질 원소의 예정된 농도를 갖는다. 실시예에서, 트렌치(502) 내의 유전층(600)의 일부는 도핑된 유전층(620)으로 변환된다. 다른 실시예에서, 도핑된 유전층(620)은, 얕은 트렌치 격리부(502)의 상부, 중간 또는 저부 부분에 형성된다.
도 3 및 도 4c를 참고하면, 방법(2000)은 어닐링 프로세스를 수행하는 것에 의해 단계 2008으로 진행한다. 어닐링 프로세스에 관한 상세한 설명은 앞서 언급한 도 2d를 참고한다. 도핑된 유전층(620)과 기판(500)의 보다 작은 CTE 차이로 인해, 기판에 인가되는 구조 응력이 감소되어 반도체 구조체 내의 구조적 결함을 회피할 수 있다. 다른 실시예에서, 어닐링 프로세스는 증기 및/또는 상이한 가스를 사용하거나 사용하지 않는 다수의 어닐링 프로세스를 포함할 수 있다. 다른 실시예에서, 앞서 언급한 어닐링 프로세스와 이온 주입 프로세스는 동시에 수행된다. 다른 실시예에서, 평탄화 프로세스 이후에 추가의 어닐링 프로세스가 수행될 수 있다.
도 3 및 도 4d를 참고하면, 방법(2000)은 평탄화 프로세스를 수행하고 평탄화 깊이를 측정하는 것에 의해 단계 2010으로 진행한다. 도 4d에 도시한 바와 같이, 유전층(600)과 하드 마스크(530)는 CMP 또는 에칭과 같은 평탄화 프로세스에 의해 제거된다. 더욱이, 도 5b는 평탄화 프로세스 동안에 실시간 EDX 디바이스에 의해 검출된, 도 4c에서의 선 B-B를 따른 이질 원소의 농도를 예시한다. 도 2e 및 도 2f에서 앞서 언급한 바와 같이, 이질 원소의 농도를 검출하고, 이 이질 원소의 농도를 이질 원소의 예정된 농도 프로파일과 비교하는 것에 의해, 정지 신호가 얻어질 수 있고, 평탄화 깊이가 측정될 수 있다. 이에 따라, 도핑된 유전층(620)은 평탄화 프로세스를 위한 정지층으로서 기능한다.
도 1 및 도 4e를 참고하면, 방법(1000)은 게이트 구조체(700)와 활성 영역(740)을 형성하는 것에 의해 단계 1012로부터 시작된다. 활성 영역(740)은 기판(500)에 형성되고, 게이트 구조체(700)는 기판(500) 상에서 활성 영역(740)들 사이에 형성된다. 게이트 구조체(700)는 도 2g에서의 게이트 구조체(300)와 유사한 재료 및 구조체를 포함할 수 있다. 추가로, 게이트 구조체(700)를 형성하는 프로세스는 게이트 구조체(300)를 형성하는 프로세스와 유사하다. 활성 영역(740)은 소스/드레인 구역(도시하지 않음)을 포함할 수 있고, 도 2g에서 앞서 언급한 바와 같은 활성 영역(340)을 형성하는 프로세스와 유사한 프로세스에 의해 형성될 수 있다.
도 4e의 평면형 FET는 실제적인 어플리케이션에서 다수의 다른 층, 구조, 피쳐 등을 포함할 수 있다. 즉, 도 4e의 기본적이고 예시적인 평면형 FET는 단지 설명을 위해서만 제시되는 것이다. 이에 따라, 본 개시는 도 4e에 구성되고 도시된 바와 같은 평면형 FET로만 제한되어서는 안 된다.
전술한 바와 같이, FinFET에서의 핀 굴곡 또는 균열을 감소시키거나 제거하는 방법은 반도체 구조체의 성능 및 안정성을 향상시키는 데 있어서 매우 중요하다. 기판에 의해 지지되는 핀들 사이의 유전층의 어닐링 프로세스는 바람직하지 않은 구조 응력을 야기할 수 있다는 것이 알려져 있다. 구조 응력은 핀이 굴곡되거나 갈라지게 할 수 있고, 이에 따라 핀 굴곡 또는 균열이 발생하는 것을 방지하기 위해 구조 응력을 감소 또는 제거하기 위한 방법이 필요하다. 더욱이, 전술한 평탄화 프로세스 동안에는 평탄화 깊이의 보다 양호한 제어가 제공하기 위한 정지 신호도 존재하지 않고 구조체가 반도체 구조체에서의 정지층으로서 기능하지 않는다.
어닐링 프로세스 동안의 구조 응력에 관한 전술한 문제를 해결하는 실시예에 따라 개시된 방법은 이질 원소(또는 이질 원소들)를 사용하여 핀 구조체들 사이에 유전층을 도핑하여 도핑된 유전층을 형성하는 것이다. 도핑된 유전층은 핀 구조체의 열팽창계수(CTE)에 보다 근사한 CTE를 가질 수 있고, 이에 따라 핀 구조체 상에 인가되는 구조 응력이 감소 또는 제거되어 핀 구조체가 굴곡 또는 갈라지는 것을 방지할 수 있다. 추가로, 도핑된 유전층을 예정된 위치에 형성하도록 이온 주입 파라메터를 적절히 설정하는 것에 의해, 도핑된 유전층이 예정된 위치에 형성되고, 이질 원소의 예정된 농도 프로파일을 갖는다. 평탄화 프로세스 동안에 EDX 디바이스에 의해 이질 원소의 농도를 검출하고, 이 이질 원소의 농도를 이질 원소의 예정된 농도 프로파일과 비교하는 것에 의해, 정지 신호가 얻어지고, 평탄화 깊이도 또한 측정된다. 이에 따라, 도핑된 유전층은 정치층으로서 기능하고, 평탄화 프로세스가 정확하고 용이하게 예정된 평탄화 깊이에서 종결되게 한다.
본 개시의 몇몇 실시예에 따르면, 반도체 구조체는 기판의 활성 영역을 포함하는 기판, 기판에 있는 트렌치, 트렌치 내에 있는 유전층 및 유전층에 인접한 정지층을 포함한다. 활성 영역은 제1 열팽창계수(CTE)를 갖고; 유전층은 제2 CTE를 가지며; 정지층은 제3 CTE를 갖는다. 제1 CTE, 제2 CTE 및 제3 CTE는 서로 상이하다.
본 개시의 몇몇 실시예에 따르면, 반도체 구조체는 기판, 기판에 의해 지지되는 핀, 핀들 사이에 있는 트렌치 및 트렌치 내에 있는 격리층을 포함하며, 격리층의 일부는 소정 원소로 도핑된다. 핀과 원소로 도핑된 격리층의 일부 사이에는 응력이 존재한다.
본 개시의 몇몇 실시예에 따르면, 반도체 구조체의 형성 방법은 기판에 의해 지지되는 핀들 사이에 트렌치를 형성하는 단계; 트렌치 내에 격리층을 성막하는 단계; 격리층의 일부를 원소로 도핑하여 도핑된 격리 구역을 형성하는 단계; 도핑된 격리 구역을 어닐링하는 단계; 어닐링되고 도핑된 격리 구역을 평탄화하는 단계; 및 어닐링되고 도핑된 격리 구역의 평탄화 깊이를 따른 원소의 예정된 농도 프로파에 기초하여 어닐링되고 도핑된 격리 구역의 평탄화 깊이를 측정하는 단계를 포함한다.
앞의 설명은, 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 다수의 실시예의 피쳐들을 약술한다. 당업자는, 여기에서 소개되는 실시예들의 동일한 목적을 이행하고/이행하거나 상기 실시예들의 동일한 이점을 달성하는 다른 프로세스 및 구조체를 구성 또는 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 점을 이해해야만 한다. 당업자는 또한, 그러한 등가의 구성은 본 개시의 사상 및 범위로부터 벗어나지 않으며, 당업자가 본 개시의 사상 및 범위로부터 벗어나는 일 없이 다양한 변화, 대체 및 변경을 실시할 수 있다는 점을 이해해야만 한다.

Claims (10)

  1. 반도체 구조체로서,
    제1 열팽창계수(Coefficient of Thermal Expansion; CTE)를 갖는 활성 영역을 포함하는 기판;
    활성 영역들 사이의 트렌치;
    트렌치 내에 있고 제2 CTE를 갖는 유전층; 및
    유전층에 인접하고 제3 CTE를 갖는 정지층
    을 포함하고, 제1 CTE, 제2 CTE 및 제3 CTE는 상이한 것인 반도체 구조체.
  2. 제1항에 있어서, 제3 CTE와 제1 CTE의 차이는 제2 CTE와 제1 CTE의 차이보다 작은 것인 반도체 구조체.
  3. 제1항에 있어서, 정지층은 활성 영역에 0.01 GPa 내지 0.15 Gpa 범위의 인장 응력을 가하는 것인 반도체 구조체.
  4. 제1항에 있어서, 정지층은 활성 영역에 0.01 GPa 내지 0.2 Gpa 범위의 압축 응력을 가하는 것인 반도체 구조체.
  5. 제1항에 있어서, 정지층은 준금속(metalloid) 원소, 비금속 원소 또는 이들 양자 모두를 포함하는 것인 반도체 구조체.
  6. 제5항에 있어서, 원소는 B, C, N, P, Ge 및 이들의 조합으로 이루어진 그룹으로부터 선택되는 것인 반도체 구조체.
  7. 제1항에 있어서, 정지층은 유전층 위에 있는 것인 반도체 구조체.
  8. 제1항에 있어서, 정지층은 유전층 내에 매설되는 것인 반도체 구조체.
  9. 반도체 구조체로서,
    기판에 의해 지지되는 핀들 사이에 오목부를 갖는 기판; 및
    오목부 내의 격리층으로서, 이 격리층의 일부가 원소로 도핑되는 것인 격리층
    을 포함하고, 원소로 도핑된 격리층의 일부와 핀 사이에 구조 응력이 유발되는 것인 반도체 구조체.
  10. 반도체 구조체의 형성 방법으로서,
    기판에 의해 지지되는 핀들 사이에 트렌치를 형성하는 단계;
    트렌치 내에 격리층을 성막하는 단계;
    격리층의 일부를 원소로 도핑하여 도핑된 격리 구역을 형성하는 단계;
    도핑된 격리 구역을 어닐링하는 단계; 및
    어닐링되고 도핑된 격리 구역을 평탄화하고, 어닐링되고 도핑된 격리 구역의 평탄화 깊이를 따르는 원소의 소정의 농도 프로파일에 기초하여, 어닐링되고 도핑된 격리 구역의 평탄화 깊이를 측정하는 단계를 포함하는 반도체 구조체의 형성 방법.
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