CN107068553B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明公开了具有用于其中的平坦化工艺的停止层的半导体结构及其形成方法。该方法包括以下步骤：在衬底中和有源区之间形成沟槽；用隔离层填充沟槽；用元素掺杂隔离层以形成掺杂的隔离区；退火掺杂的隔离区；以及平坦化退火的和掺杂的隔离区并且测量它的平坦化深度。停止层、介电层和有源区的热膨胀系数(CTE)是不同的。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体结构及其形成方法。
背景技术
半导体器件用在诸如计算机、通信、消费类电子产品、汽车和其它的大量电子器件中。半导体器件包括通过在半导体晶圆上方沉积多种类型的薄膜材料以及图案化薄膜材料以形成集成电路而在半导体晶圆上形成的集成电路(IC)。在IC中最常见的有源元件是包括诸如金属氧化物半导体(MOS)晶体管的平面场效应晶体管(FET)和3D鳍式场效应晶体管(FinFET)的晶体管。
在集成电路中，沟槽隔离结构常用于分离和隔离半导体器件中的两个有源区。通常通过凹陷衬底、在其中过填充介电材料以及对其实施平坦化工艺形成沟槽隔离结构。然而，精确地控制平坦化深度并且充分地保持沟槽隔离结构和相邻结构之间的结构稳定性依然是个挑战。
发明内容
本发明的实施例提供了一种半导体结构，包括：衬底，包括具有第一热膨胀系数(CTE)的有源区；沟槽，位于所述有源区之间；介电层，位于所述沟槽中并且具有第二热膨胀系数；以及停止层，与所述介电层相邻并且具有第三热膨胀系数，其中所述第一热膨胀系数、第二热膨胀系数、和第三热膨胀系数是不同的。
本发明的另一实施例提供了一种半导体结构，包括：衬底，具有位于由所述衬底支撑的鳍之间的沟槽；以及绝缘层，位于所述沟槽中，其中用元素掺杂部分所述绝缘层，其中，在掺杂有所述元素的部分所述绝缘层和所述鳍之间产生结构应力。
本发明的又一实施例提供了一种用于形成半导体结构的方法，所述方法包括：在由衬底支撑的鳍之间形成沟槽；在所述沟槽中沉积隔离层；用元素掺杂部分所述隔离层以形成掺杂的隔离区；退火所述掺杂的隔离区；以及平坦化退火的和掺杂的隔离区并且根据沿着所述退火的和掺杂的隔离区的平坦化深度的所述元素的预定的浓度分布测量所述退火的和掺杂的隔离区的平坦化深度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据一些实施例的用于制造FinFET半导体结构的实例方法的流程图。
图2A至图2G示出根据一些实施例的FinFET半导体结构在不同制造阶段处的各个结构。
图3示出根据一些实施例的用于制造平面FET半导体结构的示例性方法的流程图。
图4A至图4E示出根据一些实施例的平面FET半导体结构在制造的不同阶段处的各个结构。
图5A示出根据一些实施例的沿着图2D中的线A-A在半导体结构中的外来元素的浓度分布。
图5B示出根据一些实施例的沿着图4C中的线B-B在半导体结构中的外来元素的浓度分布。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
除非本文另有明确说明，单数形式“一”、“一”和“该”包括复数形成。因此，参照，例如，导电插头包括具有两个或多个这样的插头的方面，除非本文另有明确说明。而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。
随着晶体管尺寸的减小，与形成晶体管相关的各个部件的尺寸也减小。其中的一个部件是形成在有源区之间的提供隔离的沟槽隔离结构。众所周知，随着部件尺寸按比例缩小，由于开口更小但是沟槽隔离结构的深度并没有变小，所以沟槽隔离结构的高宽比变得更大。用于退火沟槽隔离结构以去除具有更小的高宽比的沟槽隔离结构的不希望的元素的技术不能用于充分地退火具有高高宽比的先进技术的沟槽隔离结构。
例如，在鳍式场效应晶体管(FinFET)中的鳍之间形成沟槽隔离结构之后，随后对沟槽隔离结构实施的退火工艺可能会引起薄鳍上的结构应力，对鳍产生诸如鳍弯曲或破裂的缺陷。更精确地，在退火工艺期间，沟槽隔离结构的收缩可依据彼此相邻的不同组材料引起鳍上的拉伸或压缩应力，因此可能在半导体结构中产生缺陷。此外，在诸如蚀刻或化学机械抛光(CMP)的平坦化工艺期间，通过诸如蚀刻时间的传统的蚀刻参数精确地控制蚀刻深度是困难的。
为了解决由与具有高高宽比的沟槽隔离结构相关的制造工艺产生的问题，阻止上述缺陷产生的一个可选方法是改变例如热膨胀系数的隔离沟槽结构的材料特性。众所周知，在衬底和鳍中使用的硅的CTE是约2.5/K，而在介电层中使用的氧化硅的CTE是0.5E-6/K。在退火工艺期间，如此大差异的CET可在半导体结构上施加大的结构应力。然而，在本发明中，通过在沟槽隔离结构中掺杂外来元素(或多种外来元素)以改变它们的CTE，可以减小或消除结构应力以保持半导体结构的结构稳定性。此外，掺杂入沟槽隔离结构的外来元素的浓度形成了高斯分布，可以通过能量色散X射线光谱(EDX)映射来分析和检测。此外，通过反复调整掺杂参数和测量外来元素的浓度，可以形成外来元素的预定的浓度分布。然后，根据外来元素的预定的浓度分布，在平坦化工艺中测量的外来元素的浓度提供了停止信号以及关于平坦化深度的信息。应当注意，外来元素的预定的浓度分布和在平坦化工艺中测量的外来元素的浓度都沿着掺杂有外来元素的沟槽隔离结构的平坦化深度，换言之，垂直于沟槽隔离结构的顶面。由于平坦化工艺在掺杂有外来元素的沟槽隔离结构处通过接收停止信号或到达预定的平坦化深度时终止，所以掺杂有外来元素的沟槽隔离结构用作停止层。
应当注意，缺陷和平坦化工艺的平坦化深度的精确控制的问题不限于3D FinFET，也针对平面FET以及诸如但不限于管状的FET、金属氧化物半导体场效应晶体管(MOSFET)、薄膜晶体管(FET)、和双极互补金属氧化物半导体(BCMOS)器件的基极或发射极的其它半导体器件。此外，沟槽隔离结构表明在半导体结构中的两个有源区之间的结构，不限于浅沟槽隔离(STI)。这里，根据本发明示出的实施例使用两种类型的半导体结构。与3D FinFET相关的方法和工艺在图1中加以概括，并且参照图2A至图2G详细地讨论。另一方面，与平面FET相关的工艺和方法在图3中加以概括，并且参照图4A至图4E详细地讨论。
现在参照图1，图1是根据本发明的实施例的用于制造FinFET结构的示例性流程图。流程图仅示出整个制造工艺的相关部分。应当理解，在图1所示的操作之前、期间和之后可以提供额外的操作，并且对于本方法的额外实施例，可以替代或消除下面描述的一些操作。可以互换操作/工艺的顺序。
如图1所示，提供了控制FinFET的鳍弯曲或破裂的实施例方法1000。在步骤1002中，提供了衬底。在步骤1004中，在由衬底支撑的鳍之间形成沟槽。在步骤1006中，在沟槽中沉积介电层。在步骤1008中，用外来元素掺杂介电层。在步骤1010中，实施退火工艺。在步骤1012中，对衬底实施平坦化工艺以暴露鳍，并且测量平坦化深度。在步骤1014中，形成栅极结构。
参照图1和图2A，通过提供衬底100从1002开始方法1000。衬底100可以是块状硅衬底。可选地，衬底100可以包括诸如晶体结构的硅(Si)或锗(Ge)的元素半导体；诸如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)、和/或锑化铟(InSb)的化合物半导体；或它们的组合。此外，衬底100也可包括绝缘体上硅(SOI)衬底。通常地，SOI衬底包括诸如硅(Si)、锗(Ge)、硅锗(SiGe)、绝缘体上硅锗(SGOI)或它们的组合的半导体材料层。使用注氧隔离(SIMOX)、晶圆接合和/或其它合适的方法制造SOI衬底100。可以使用的其它衬底包括多层衬底、梯度衬底或混合取向衬底。在实施例中，衬底100是块状硅衬底。也就是说，鳍结构(这将在后面讨论)物理地连接到衬底100。
参照图1和图2B，通过在由衬底100支撑的鳍结构110之间形成沟槽102将方法1000进行到步骤1004。为了形成沟槽102和鳍结构110，首先形成硬掩模130并且随后通过蚀刻工艺去除未被硬掩模130覆盖和保护的部分衬底100，因此在两个沟槽102之间形成鳍结构110。通过诸如但不限于化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、低压化学汽相淀积(LPCVD)或甚至可以可选地利用氧化硅形成和随后的氮化的合适的工艺沉积硬掩模层(未示出)来形成硬掩模130。此外，硬掩模层(未显示)可以是诸如二氧化钛(TiO2)、氧化钽(TaO)、氮化硅(SiN)、氧化硅(SiO2)、碳化硅(SiC)、碳氮化硅(SiCN)和它们的组合的任何合适的材料。一旦形成，通过形成图案的合适的光刻工艺图案化硬掩模层(未示出)。在图案化中，保留配置为鳍结构110的位于衬底上方的部分硬掩模层以形成硬掩模130，而去除配置为沟槽102的位于部分衬底100上方的硬掩模层的其它部分。在形成硬掩模130之后，实施蚀刻工艺以去除未被硬掩模130覆盖和保护的部分衬底100，使得在硬掩模130和衬底100之间形成鳍结构110。
在其它实施例中，不使用硬掩模130，可以直接在衬底100上形成光刻胶层(未示出)。继续光刻工艺以形成图案化的光刻胶层(未示出)。然后通过合适的工艺蚀刻光刻胶层以及衬底100以形成鳍结构110。在一些实施例中，衬底100和鳍结构110由相同的材料制成。在一些实施例中，整体地形成衬底100和鳍结构110，衬底100和鳍结构110之间不存在边界。
参照图1和图2C，通过在沟槽102中沉积介电层200将方法1000进行到步骤1006。如图2C所示，在沟槽102中沉积配置为分离两个鳍结构110的介电层200。介电层200作为绝缘层或隔离层并且包括诸如但不限于氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氟掺杂的硅酸盐玻璃、低k介电材料以及它们的组合的任何合适的绝缘材料。在此使用的，术语“低k电介质”是指具有比约3.9(SiO2的k值)更小的介电常数k的材料。介电层200也可以包括诸如但不限于硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、原硅酸四乙酯(TEOS)或诸如三甲硅烷基胺(TSA)的甲硅烷基胺的可流动材料。此外，可通过诸如但不限于化学汽相沉积(CVD)、常压化学汽相沉积(APCVD)、低压化学汽相沉积(LPCVD)、等离子体增强化学汽相沉积(PECVD)、金属有机化学汽相沉积(MOCVD)、可流动化学汽相沉积(FCVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、化学溶液沉积、溅射以及它们的组合的任何合适的工艺来形成介电层200。
应当注意，介电层200的不同形貌可能影响后来的离子注入工艺以及掺杂的介电层的形貌，这将详细提及。在实施例中，介电层200覆盖鳍结构110的侧壁和硬掩模130的顶面。在另外的实施例中，可以部分地去除介电层200以暴露鳍结构110。还在另外的实施例中，介电层200可以具有与鳍结构110相同的高度。还在另外的实施例中，可以在衬底100上方部分地沉积介电层200以具有比鳍结构110的顶面更低的顶面。
参照图1和图2D，通过用外来元素掺杂介电层200将方法1000进行到步骤1008。如图2D所示，用外来元素掺杂部分介电层200以形成掺杂的介电层220。应当注意，在平坦化工艺期间，掺杂的介电层220用作停止层，这将在后面讨论。可以通过诸如但不限于离子注入、等离子体掺杂、激光掺杂以及它们的组合的任何合适的工艺掺杂介电层200。在实施例中，通过离子注入工艺掺杂介电层200。此外，外来元素可以是诸如包括但不限于硼(B)、碳(C)、氮(N)、磷(P)、锗(Ge)以及它们的组合的类金属元素或非金属元素的任何合适的元素。应当注意，外来元素可以是单种元素或不同元素的任意组合。此外，掺杂入介电层200的外来元素不应当增强介电层200的电导率。因为配置为分离不同导电部件或有源区的介电层200的电导率的增加，可以增加电流泄漏和寄生电容从而使半导体结构的性能变差。如上所述，掺杂入介电层200的外来元素对减小退火工艺期间的介电层200和鳍结构110之间的结构应力具有更好的效果，这将在后面详细讨论。
此外，可以通过诸如但不限于离子的种类、注入时间，注入角度以及注入能量的离子注入参数控制掺杂的介电层220的位置和厚度。通过适当地设置参数，可以在期望的位置中形成具有期望的厚度的掺杂的介电层220。此外，可以进行不同种类的外来元素的多个离子注入以获得具有独特的特性、位置和厚度的期望的掺杂结构。在实施例中，在与鳍结构110的上部相邻的介电层200中形成掺杂的介电层220，其中掺杂的介电层220具有与硬掩模130的顶面在相同水平处的顶面。在另外的实施例中，可以在与鳍结构110的下部相邻的介电层200中形成掺杂的介电层220，其中掺杂的介电层220具有比鳍结构110的顶面更低的顶面。还在另外的实施例中，可以与鳍结构110的中部相邻形成掺杂的介电层220。还在另外的实施例中，掺杂的介电层220替代整个介电层200。
应当注意，通过离子注入，在掺杂的介电层220中的外来元素形成高斯分布。因此，通过调整掺杂参数，可以形成外来元素的预定的浓度分布。此外，可以通过反复调整掺杂参数和测量外来元素的浓度来进一步修改外来元素的预定的浓度。根据预定的浓度，在后续的平坦化期间的外来元素的测量的浓度可以提供停止信号和与平坦化深度有关的信息，这将在后面讨论。
参照图1和图2D，通过实施退火工艺将方法1000进行到步骤1010。本领域技术人员应当理解，退火工艺的目的是释放介电层200的结构应力并且排除来自介电层200的杂质。也就是说，前者是重新定位原子的位置以补偿或消除材料中的缺陷，而后者则是通过将它们扩散到材料外以去除不期望的元素。特别地，介电层200的沉积工艺可能会引起需要在随后的制造工艺之前消除的多个缺陷。然而，在介电层200的退火期间，介电层200的收缩将引起相邻结构(即，鳍结构110)上的结构应力，使得鳍结构110可能是弯曲的或甚至破裂的。然而，在本发明中，掺杂的介电层220可以具有更接近于鳍结构110的热膨胀系数(CTE)。因此，在退火工艺期间可以避免诸如鳍弯曲或破裂的鳍结构110的缺陷。例如，在退火工艺期间，通过掺杂的介电层220在鳍结构110上施加的应力在从约0.15GPa至-0.2GPa的范围，其中正值代表拉伸应力，而负值代表压缩应力。更具体地，通过掺杂的介电层220在鳍结构110上施加的拉伸应力在从0.01GPa至0.15GPa的范围，而施加的压缩应力在从0.01GPa至0.2GPa的范围。在一些实施例中，同时实施退火工艺和离子注入工艺。在其它实施例中，退火工艺可以包括具有/不具有蒸汽或各种气体的多种退火工艺。在其它实施例中，可以同时实施退火工艺和上述离子注入工艺。在一些实施例中，可以在平坦化工艺后实施额外的退火工艺。
参照图1和图2E至图2F，通过实施平坦化工艺和测量平坦化深度将方法1000进行到步骤1012。如图2E所示，通过诸如但不限于湿蚀刻、干蚀刻和化学机械抛光(CMP)的合适的工艺去除图2D中的介电层200的上部以暴露掺杂的介电层220和硬掩模130。应当理解，图2E可以代表在整个平坦化工艺期间的特定的阶段。为了期望的结构可以继续实施后续的去除工艺。例如，如图2F所示，去除硬掩模130和部分介电层以暴露鳍结构110和掺杂的介电层220。
此外，在平坦化工艺期间，能量色散X射线光谱(EDX)技术同时用于探测掺杂的介电层220中的外来元素的浓度。通过比较从EDX探测的外来元素的浓度和外来元素的上述预定的浓度分布，测量平坦化深度并且获得停止信号。例如，沿着图2D中的线A-A的外来元素的浓度分布如图5A所示。如图5A所示，外来元素的浓度仅出现在掺杂的介电层220中，因此一旦第一次探测到外来元素的浓度，在掺杂的介电层220的顶面处可以终止平坦化工艺。因此，掺杂的介电层220用作为平坦化工艺提供停止信号的停止层。换言之，通过适当地设置掺杂参数以在预定的位置处形成掺杂的介电层220，可以在第一次探测到外来元素的浓度的介电层220的顶面处精确地并且容易地终止平坦化。
此外，通过比较掺杂的介电层220内的外来元素的探测浓度和外来元素的预定的浓度分布，可以测量平坦化深度并且可以在掺杂的介电层220中在预定的平坦化深度处终止平坦化工艺。此外，在平坦化工艺期间，可以通过实时EDX器件探测到的外来元素的浓度的动态变化测量平坦化深度的动态变化。应当注意，如上述在图2D和步骤1008中的与外来元素相关的描述，上述的探测的浓度和预定的浓度的外来元素不应当限制为特定的外来元素而应当是各种外来元素及其组合。
参照图1和图2G，通过形成栅极结构将方法1000进行到步骤1014。在如图2F所示暴露鳍结构110之后，形成栅极结构300和有源区340。栅极结构300可以包括栅极介电层(未示出)和栅电极(未示出)，其中栅极介电层形成在鳍结构110上并且环绕和遵循鳍结构110的轮廓，而栅电极形成在栅极介电层上且不物理连接到鳍结构110。栅极介电层可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba、Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化硅(SiON)或其它合适的材料。而栅电极可以包括诸如金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂的多晶硅、其它的导电材料或它们的组合的导电材料。在一些实施例中，通过诸如化学汽相沉积(CVD)的沉积形成栅极介电层和栅电极。
仍参照图2G，在鳍结构110中形成有源区340。有源区340可以包括在栅极结构300的相对侧上的源极/漏极区(未示出)。在一些实施例中，掺杂区是轻漏极掺杂(LDD)区，并且通过注入形成。对于n型FinFET，掺杂区可以包括诸如磷(P)、砷(As)、锑(Sb)、铋(Bi)、硒(Se)、碲(Te)和它们的组合的n型掺杂剂。对于p型FinFET，掺杂区可以包括诸如硼(B)、氟化硼(BF2)和它们的组合的p型掺杂剂。
应当认识到，在实际应用中，图2G的FinFET可以包括若干其它层、结构、部件等。这就是说，图2G的基础和实例FinFET仅为上下文提供。因此，本发明不应当限制为图2G中配置和描述的FinFET。
现在参照图3，图3是根据本发明的实施例的用于制造半导体平面FET结构的示例性流程图。流程图仅示出了整个制造工艺的相关部分。应当理解，可以在图3所示的操作之前、期间和之后提供额外的操作，并且对于方法的额外实施例，以下描述的一些操作可以替代或消除。可以互换操作/工艺的顺序。
如图3所示，提供了控制平面FET中的浅沟槽隔离(STI)弯曲或破裂的实施例方法2000。在步骤2002中，在衬底中形成沟槽。在步骤2004中，在衬底上沉积介电层。在步骤2006中，用元素掺杂介电层。在步骤2008中，实施退火工艺。在步骤2010中，实施平坦化操作并且测量平坦化深度。在步骤2012中，形成栅极结构。
参照图3和图4A，从通过在衬底500中形成沟槽502的2002开始方法2000。如图4A所示，在衬底500上形成硬掩模530并且在衬底500中形成沟槽502。衬底500可以包括硅(Si)或与图2A中的上述衬底100的的材料相似的材料。通过在衬底500上方沉积硬掩模层(未示出)并且然后通过光刻工艺图案化硬掩模层来形成硬掩模530。随后通过去除部分衬底500的蚀刻工艺形成沟槽502。工艺的详细描述参照上述图2B。
参照图3和图4B，通过在衬底500上沉积介电层将方法2000进行到2004。如图4B所示，通过诸如但不限于沉积工艺的合适的工艺在衬底500上和沟槽502中形成介电层600。工艺和材料的详细描述参照上述图2C。在实施例中，沟槽502中的部分介电层600形成浅沟槽隔离(STI)。
参照图3和图4C，通过用外来元素(或多种外来元素)掺杂介电层将方法2000进行到2006。如图4C所示，在沟槽502中的部分介电层600中形成掺杂的介电层620。可以通过与形成图2D中的上述掺杂的介电层220的工艺(离子注入)相似的工艺形成掺杂的介电层620。此外，注入到掺杂的介电层600以形成掺杂的介电层620的外来元素也类似于掺杂的介电层220的外来元素。应当注意，掺杂的介电层620具有与上述的掺杂的介电层220类似的外来元素的预定的浓度。在实施例中，将沟槽502中的部分介电层600转变成掺杂的介电层620。在其它实施例中，在浅沟槽隔离502的上部、中部和底部处形成掺杂的介电层620。
参照图3和图4C，通过实施退火工艺将方法2000进行到2008。退火工艺的详细描述参照上述图2D。由于掺杂的介电层620和衬底500之间的更小的CTE差异，可以减小施加到衬底上的结构应力以避免半导体衬底中的结构缺陷。在其它实施例中，退火工艺可以包括具有/不具有蒸汽或不同气体的多种退火工艺。在其它实施例中，可以同时实施退火工艺和上述离子注入工艺。在其它实施中，在平坦化工艺之后可以实施额外的退火工艺。
参照图3和图4D，通过实施平坦化工艺和测量平坦化深度将方法2000进行到2010。如图4D所示，通过诸如CMP或蚀刻的平坦化工艺去除介电层600和硬掩模530。此外，图5B示出在平坦化工艺期间通过实时EDX器件探测到的沿着图4C中的线B-B的外来元素的浓度。如图2E至图2F所述，通过探测外来元素的浓度并且比较该浓度与外来元素的预定的浓度分布，可以获得停止信号并且可以测量平坦化深度。因此，掺杂的介电层620可以用作平坦化工艺的停止层。
参照图1和图4E，从通过形成栅极结构700和有源区740将方法1000进行到2012。在衬底500中形成有源区740并且在衬底500上和有源区740之间形成栅极结构700。栅极结构700可以包括类似于图2G中的栅极结构300的材料和结构。此外，用于形成栅极结构700的工艺类似于用于形成栅极结构300的工艺。有源区740可以包括源极/漏极区(未示出)并且可以通过与图2G所述的用于形成有源区340的类似的工艺形成。
应当认识到，在实际应用中，图4E的平面FET可以包括若干其它层、结构、部件等。也就是说，图4E的基础和实例的平面FET仅为上下文提供。因此，本发明不应当限制为图4E中配置和描述的平面FET。
如上述，减少或消除FinFET中的鳍弯曲和破裂的方法对于提高半导体结构的性能和稳定性是非常重要的。众所周知，在由衬底支撑的鳍之间的介电层的退火工艺期间可产生不期望的结构应力。结构应力可以造成鳍弯曲或破裂，因此，需要用于减小或消除结构应力的方法以阻止鳍弯曲或破裂的发生。此外，在上述平坦化工艺期间，半导体结构中不存在停止信号或用作停止层的结构以提供更好的平坦化深度的控制。
根据为了解决在退火工艺期间的上述结构应力问题的实施例公开的方法是用外来元素(或多种外来元素)掺杂位于鳍结构之间的介电层以形成掺杂的介电层。掺杂的介电层可以具有更接近于鳍结构的CTE的热膨胀系数(CTE)，因此可以减小或消除施加到鳍结构上的结构应力以阻止鳍结构弯曲或破裂。此外，通过适当地设置离子注入参数以在预定的位置中形成掺杂的介电层，掺杂的介电层形成在预定的位置中并且具有外来元素的预定的浓度分布。在平坦化工艺期间通过EDX探测外来元素的浓度并且比较该浓度与外来元素的预定的浓度分布，获得停止信号并且也测量平坦化深度。因此，掺杂的介电层用作停止层并且可以精确地和容易地在预定平坦化深度处终止平坦化工艺。
根据本发明的一些实施例，半导体结构包括具有有源区的衬底、位于衬底中的沟槽、位于沟槽中的介电层以及与介电层相邻的停止层。有源区具有第一热膨胀系数(CTE)；介电层具有第二CTE；以及停止层具有第三CTE。第一CTE、第二CTE和第三CTE各不相同。
在上述半导体结构中，其中，所述第三热膨胀系数和所述第一热膨胀系数之间的差异小于所述第二热膨胀系数和所述第一热膨胀系数之间的差异。
在上述半导体结构中，其中，所述停止层施加在所述有源区上的拉伸应力在从0.01GPa至0.15GPa的范围。
在上述半导体结构中，其中，所述停止层施加在所述有源区上的压缩应力在从0.01GPa至0.2GPa的范围。
在上述半导体结构中，其中，所述停止层包括类金属、非金属、或类金属和非金属的元素。
在上述半导体结构中，其中，所述停止层包括类金属、非金属、或类金属和非金属的元素，所述元素选自由B、C、N、P、Ge和它们的组合构成的组。
在上述半导体结构中，其中，所述停止层位于所述介电层上方。
在上述半导体结构中，其中，所述停止层嵌入所述介电层中。
根据本发明的一些实施例，半导体结构包括衬底、由衬底支撑的鳍、位于鳍之间的沟槽、以及位于沟槽中的隔离层，其中用元素掺杂部分隔离层。鳍和掺杂有元素的部分隔离层之间存在应力。
在上述半导体结构中，其中，所述元素选自由B、C、N、P、Ge和它们的组合构成的组。
在上述半导体结构中，其中，所述结构应力是在从0.01GPa至0.15GPa的范围的拉伸应力。
在上述半导体结构中，其中，所述结构应力是在从0.01GPa至0.2GPa的范围的压缩应力。
根据本发明的一些实施例，用于形成半导体结构的方法，该方法包括：在由衬底支撑的鳍之间形成沟槽；在沟槽中沉积隔离层；用元素掺杂部分隔离层以形成掺杂的隔离区；退火掺杂的隔离区；平坦化退火的和掺杂的隔离区；以及根据沿着退火的和掺杂的隔离区的平坦化深度的元素的预定的浓度分布测量退火的和掺杂的隔离区的平坦化深度。
在上述方法中，其中，通过离子注入、等离子体掺杂、激光掺杂以及它们的组合实施用所述元素掺杂部分所述隔离层。
在上述方法中，其中，通过离子注入、等离子体掺杂、激光掺杂以及它们的组合实施用所述元素掺杂部分所述隔离层，通过所述离子注入实施用所述元素掺杂部分所述隔离层。
在上述方法中，其中，通过离子注入、等离子体掺杂、激光掺杂以及它们的组合实施用所述元素掺杂部分所述隔离层，通过所述离子注入实施用所述元素掺杂部分所述隔离层，所述元素是类金属、非金属或类金属和非金属两者。
在上述方法中，其中，通过离子注入、等离子体掺杂、激光掺杂以及它们的组合实施用所述元素掺杂部分所述隔离层，通过所述离子注入实施用所述元素掺杂部分所述隔离层，所述元素是类金属、非金属或类金属和非金属两者，所述元素选自由B、C、N、P、Ge和它们的组合构成的组。
在上述方法中，其中，通过化学机械抛光、蚀刻或化学机械抛光和蚀刻两者实施平坦化。
在上述方法中，其中，通过化学机械抛光、蚀刻或化学机械抛光和蚀刻两者实施平坦化，所述蚀刻是湿蚀刻、干蚀刻或湿蚀刻和干蚀刻两者。
在上述方法中，其中，测量所述平坦化深度是比较当平坦化所述退火的和掺杂的隔离区时通过能量散射X射线光谱(EDX)测量的所述元素的浓度和沿着所述退火的和掺杂的隔离区的所述平坦化深度的所述元素的所述预定的浓度分布。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
衬底，包括具有第一热膨胀系数(CTE)的有源区；
沟槽，位于所述有源区之间；
介电层，位于所述沟槽中并且具有第二热膨胀系数；以及
停止层，与所述介电层相邻并且具有第三热膨胀系数，
其中所述第一热膨胀系数、第二热膨胀系数、和第三热膨胀系数是不同的，并且所述停止层在所述有源区上施加的应力在从0.15GPa至-0.2GPa的范围，其中正值代表拉伸应力，而负值代表压缩应力。
2.根据权利要求1所述的半导体结构，其中，所述第三热膨胀系数和所述第一热膨胀系数之间的差异小于所述第二热膨胀系数和所述第一热膨胀系数之间的差异。
3.根据权利要求1所述的半导体结构，其中，所述停止层施加在所述有源区上的拉伸应力在从0.01GPa至0.15GPa的范围。
4.根据权利要求1所述的半导体结构，其中，所述停止层施加在所述有源区上的压缩应力在从0.01GPa至0.2GPa的范围。
5.根据权利要求1所述的半导体结构，其中，所述停止层包括类金属、非金属、或类金属和非金属的元素。
6.根据权利要求5所述的半导体结构，其中，所述元素选自由B、C、N、P、Ge和它们的组合构成的组。
7.根据权利要求1所述的半导体结构，其中,所述停止层位于所述介电层上方。
8.根据权利要求1所述的半导体结构，其中,所述停止层嵌入所述介电层中。
9.一种半导体结构，包括：
衬底，具有位于由所述衬底支撑的鳍之间的沟槽；以及
绝缘层，位于所述沟槽中，其中用元素掺杂部分所述绝缘层，
其中，在掺杂有所述元素的部分所述绝缘层和所述鳍之间产生结构应力，并且所述结构应力在从0.15GPa至-0.2GPa的范围，其中正值代表拉伸应力，而负值代表压缩应力。
10.根据权利要求9所述的半导体结构，其中,所述元素选自由B、C、N、P、Ge和它们的组合构成的组。
11.根据权利要求9所述的半导体结构，其中,所述结构应力是在从0.01GPa至0.15GPa的范围的拉伸应力。
12.根据权利要求9所述的半导体结构，其中,所述结构应力是在从0.01GPa至0.2GPa的范围的压缩应力。
13.一种用于形成半导体结构的方法，所述方法包括：
在由衬底支撑的鳍之间形成沟槽；
在所述沟槽中沉积隔离层；
用元素掺杂部分所述隔离层以形成掺杂的隔离区；
退火所述掺杂的隔离区；以及
平坦化退火的和掺杂的隔离区并且根据沿着所述退火的和掺杂的隔离区的平坦化深度的所述元素的预定的浓度分布测量所述退火的和掺杂的隔离区的平坦化深度，其中，所述掺杂的隔离区在所述鳍上施加的应力在从0.15GPa至-0.2GPa的范围，其中正值代表拉伸应力，而负值代表压缩应力。
14.根据权利要求13所述的方法，其中，通过离子注入、等离子体掺杂、激光掺杂以及它们的组合实施用所述元素掺杂部分所述隔离层。
15.根据权利要求14所述的方法，其中，通过所述离子注入实施用所述元素掺杂部分所述隔离层。
16.根据权利要求15所述的方法，其中，所述元素是类金属、非金属或类金属和非金属两者。
17.根据权利要求16所述的方法，其中，所述元素选自由B、C、N、P、Ge和它们的组合构成的组。
18.根据权利要求13所述的方法，其中，通过化学机械抛光、蚀刻或化学机械抛光和蚀刻两者实施平坦化。
19.根据权利要求18所述的方法，其中，所述蚀刻是湿蚀刻、干蚀刻或湿蚀刻和干蚀刻两者。
20.根据权利要求13所述的方法，其中，测量所述平坦化深度是比较当平坦化所述退火的和掺杂的隔离区时通过能量散射X射线光谱(EDX)测量的所述元素的浓度和沿着所述退火的和掺杂的隔离区的所述平坦化深度的所述元素的所述预定的浓度分布。
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