TWI545728B - 半導體元件 - Google Patents

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TWI545728B TW100133293A TW100133293A TWI545728B TW I545728 B TWI545728 B TW I545728B TW 100133293 A TW100133293 A TW 100133293A TW 100133293 A TW100133293 A TW 100133293A TW I545728 B TWI545728 B TW I545728B
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Description

半導體元件
本發明係關於一種半導體元件，詳細而言係關於一種使用於電力電子學領域之半導體元件。
於電力電子學領域中使用有施加高電壓之高耐受電壓半導體元件(功率裝置)。功率裝置之代表者為以SiC(碳化矽)為主要成分之MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體)。
先前技術文獻 專利文獻
專利文獻1：日本專利特開2003-347548號公報
於以SiC為主要成分之先前之MOSFET中，存在若持續對閘極施加電壓，則閾值電壓(閘極閾值)變動之問題。尤其，若對MOSFET之閘極、源極間施加+30 V以上之電壓，則閾值會大幅度上升。又，若對MOSFET之閘極、源極間施加-10 V以下之電壓，則閾值會大幅度下降。
若MOSFET之閾值上升，則接通電阻上升，於最壞之情形時，有即便對閘極施加閘極電壓，MOSFET亦不接通之可能。另一方面，若MOSFET之閾值降低，則有即便不對閘極施加閘極電壓，MOSFET亦接通之可能。
本發明之目的在於提供一種可抑制或防止閘極閾值之變動之半導體元件。
本發明之半導體元件包括：包含SiC半導體之源極或射極區域及汲極或集極區域；通道區域，其包含SiC半導體，且配置於上述源極或射極區域及汲極或集極區域之間；閘極，其介隔閘極絕緣膜而與上述通道區域相對向；以及二極體，其連接於上述閘極與上述源極或射極區域之間。
於該構成中，可對施加於閘極與源極或射極區域之間之電壓藉由連接於該等之間之二極體進行限制。具體而言，可對施加於閘極與源極或射極區域之間之電壓藉由與連接於該等之間之二極體之反向崩潰電壓對應的限制電壓進行限制。即，若對閘極與源極或射極區域之間施加較大之電壓，則二極體崩潰，因此，於閘極與源極或射極區域之間不會施加超過反向崩潰電壓之電壓。藉此，可抑制或防止閘極閾值之變動。
於本發明之一實施形態中，上述二極體包含於上述閘極與上述源極或射極區域之間反向串列連接之2個二極體。
將2個二極體中以自閘極向源極或射極區域之方向成為順向之方式連接之一方之二極體設為第1二極體，將以自源極或射極區域向閘極之方向成為順向之方式連接之另一方之二極體設為第2二極體。於該構成中，施加於閘極與源極或射極區域之間之一方向之電壓限制為第1二極體之反向崩潰電壓，施加於閘極與源極或射極區域之間之另一方向之電壓限制為第2二極體之反向崩潰電壓。藉此，可抑制或防止閘極閾值之變動。
於本發明之一實施形態中，上述二極體係以限制施加於上述閘極與上述源極或射極區域之間之電壓之方式構成。於該構成中，施加於閘極與源極或射極區域之間之電壓藉由二極體限制。藉此可抑制或防止閘極閾值之變動。
於本發明之一實施形態中，上述二極體係以將施加於上述閘極與上述源極或射極區域之間之電壓以該源極或射極區域為基準而限制於正之第1限制電壓與負之第2限制電壓之間之方式構成。而且，上述第1限制電壓之絕對值設定為大於上述第2限制電壓之絕對值。
於該構成中，施加於閘極與源極或射極區域之間之電壓限制於正之第1限制電壓與負之第2限制電壓之間。藉此，可抑制或防止閘極閾值之變動。於在閘極與源極或射極區域之間施加正電壓之情形時閘極閾值大幅度變動之施加電壓之絕對值較於在閘極與源極或射極區域之間施加負電壓之情形時閘極閾值大幅度變動之施加電壓之絕對值大。因此，於該構成中，設定為第1限制電壓之絕對值大於第2限制電壓之絕對值。
於本發明之一實施形態中，上述二極體係以將施加於上述閘極與上述源極或射極區域之間之電壓以該源極或射極區域為基準而限制為正之第1限制電壓以下之值的方式構成。上述第1限制電壓係以高於用以使上述源極或射極區域及汲極或集極區域間導通之閾值電壓、且低於上述閘極絕緣膜之耐受電壓之方式而設定。由於施加於閘極與上述源極或射極區域之間之電壓限制為正之第1限制電壓以下之值，故而可抑制或防止閘極閾值之變動。又，由於第1限制電壓係設定為高於用以使源極或射極區域及汲極或集極區域間導通之閾值電壓，故而可藉由將低於正之第1限制電壓之特定之閘極電壓施加於閘極，而使源極或射極區域及汲極或集極區域間導通。又，由於上述第1限制電壓係設定為低於閘極絕緣膜之耐受電壓，故而可防止閘極絕緣膜被破壞。
於本發明之一實施形態中，上述第1限制電壓為33 V以下。於該構成中，施加於閘極與源極或射極區域之間之電壓藉由33 V以下之第1限制電壓而限制。藉此，可抑制或防止閘極閾值之變動。
於本發明之一實施形態中，上述第2限制電壓為-7 V以上。於該構成中，施加於閘極與源極或射極區域之間之負電壓藉由-7 V以上之第2限制電壓而限制。藉此，可抑制或防止閘極閾值之變動。
於本發明之一實施形態中，上述二極體由以Si為主之材料構成。
於本發明之一實施形態中，上述二極體形成於上述半導體元件之外周部。
本發明中之上述及其他目的、特徵及效果係藉由參照隨附圖式說明以下敍述之實施形態而得以明確。
以下，參照隨附圖式詳細地說明本發明之實施形態。
圖1A及圖1B係本發明之第1實施形態之半導體元件之模式性平面圖。圖1A係表示整體圖，圖1B係表示內部構成之放大圖。圖2係表示圖1B之切斷線II-II中之切斷面之剖面圖。
半導體元件1係使用SiC之平面閘極型MOSFET，例如圖1A所示，為俯視正方形之晶片狀。該半導體元件1係例如圖1A中之紙面之上下左右方向之長度分別為數mm左右。
於半導體元件1之表面形成有源極墊2。源極墊2係4角向外側彎曲之俯視大致正方形狀，且以覆蓋半導體元件1之大致整個表面之方式形成。於該源極墊2上，於其一邊之中央附近形成有俯視大致正方形狀之去除區域3。去除區域3係未形成有源極墊2之區域。
於該去除區域3中配置有閘極墊4。於閘極墊4與源極墊2之間隔開間隔，且該等相互絕緣。
其次，對半導體元件1之內部結構進行說明。
半導體元件1包含n+型(例如，n型雜質濃度為1×1018 cm-3~1×1022 cm-3)之SiC基板5。SiC基板5係於該實施形態中作為半導體元件1之汲極區域發揮功能，其表面6(上表面)為Si面(矽面)，其背面7(下表面)為C面(碳面)。SiC基板5之表面6係傾斜角為0度~10度(較佳為0度~5度)之Si面。
於SiC基板5上積層有包含較SiC基板5更低濃度之n-型(例如，n型雜質濃度為1×1015 cm-3~1×1017 cm-3)之SiC之磊晶層8。作為半導體層之磊晶層8係藉由所謂之磊晶成長而形成於SiC基板5上。形成於Si面之表面6之磊晶層8係以Si面為成長主面而成長。因此，藉由磊晶成長形成之磊晶層8之表面9係與SiC基板5之表面6相同，為Si面。更具體而言，與SiC基板5相同，為例如傾斜角為0度~10度(較佳為0度~5度)之Si面。
如圖1A所示，於半導體元件1上形成有俯視配置於磊晶層8上之中央部，且作為場效電晶體發揮功能之活性區域10。於磊晶層8上以包圍該活性區域之方式自活性區域10隔開間隔形成有複數個保護環11(於該實施形態中為2個)。活性區域10與保護環11與之間隔於遍及全周處大致固定。
各保護環11係藉由植入法而於磊晶層8上形成p型雜質之p+型之高濃度區域。具體而言，於活性區域10之外側之區域中，於磊晶層8之表面9側(Si面側)隔著間隔形成有俯視大致正方形環狀之2個p型井區域13。而且，於各p型井區域13之表層部形成有俯視大致正方形環狀之保護環11。
於活性區域10中，於磊晶層8之表面9側(Si面側)，於列方向及行方向上以固定之間距且呈矩陣狀(matrix shape)地配置有多個p型之主體區域12。各主體區域12為例如俯視正方形狀，例如，圖1B中之紙面之上下左右方向之長度分別為7.2 μm左右。主體區域12之深度為例如0.65 μm左右。又，主體區域12之p型雜質濃度為例如1×1016 cm-3~1×1017 cm-3(1×1017 cm-3以下)。此種較低之雜質濃度有助於實現載子移動率較高之裝置。
p型雜質亦可為例如Al。另一方面，於磊晶層8中之較主體區域12更靠SiC基板5側(C面側)之區域係成為維持磊晶成長後之狀態之n-型之漂移區域14。
於各主體區域12之表層部，於其中央部形成有p+型主體接觸區域15，且以包圍主體接觸區域15之方式形成有n+型源極區域16。主體接觸區域15為俯視正方形狀，例如，圖1B中之紙面之上下左右方向之長度分別為1.6 μm左右。主體接觸區域15之深度為例如0.35 μm左右。
n+型源極區域16為俯視正方形環狀，例如，圖1B中之紙面之上下左右方向之長度分別為5.7 μm左右。源極區域16之深度為例如0.25 μm左右。源極區域16之n型雜質濃度為1×1019 cm-3以上，較佳為1×1020 cm-3以上。更具體而言，源極區域16之n型雜質濃度亦可為1×1019 cm-3~1×1022 cm-3，且更佳為1×1020 cm-3～1×1021 cm-3。n型雜質亦可為P(磷)。
又，於活性區域10中，以固定之間距呈矩陣狀地排列之主體區域12之相互間之區域(藉由相鄰之主體區域12之側面夾持之主體間區域17)為具有固定(例如，2.8 μm)寬度之格子狀。
於磊晶層8之表面9上，於主體接觸區域15及將其周邊區域去除之區域上形成有格子狀之閘極絕緣膜19(於圖1B中省略圖示)。閘極絕緣膜19既可包含氧化膜(例如氧化矽膜)，亦可包含含有氮之氧化膜(例如氮化氧化矽膜)。
於閘極絕緣膜19上，於大致對應於主體間區域17之位置形成有閘極電極20。閘極電極20係沿著格子狀之閘極絕緣膜19形成為格子狀。閘極電極20係夾持閘極絕緣膜19而與跨越於主體區域12外之磊晶層8、主體區域12及源極區域16之區域相對向。因此，俯視為，閘極電極20與源極區域16重疊。
又，俯視為，於閘極絕緣膜19上以包圍閘極電極20之方式形成有閘極保護二極體30之第1p型區域31。於該實施形態中，閘極電極20與第1p型區域31一體形成。即，閘極電極20之外周緣與第1p型區域31連接。第1p型區域31係沿著內側之p型井區域13形成為俯視大致正方形環狀。於圖2所示之剖面中，第1p型區域31係夾持閘極絕緣膜19而與跨越於內側之p型井區域13之內周緣部、內側之p型井區域13與最外側之主體區域12之間之磊晶層8、最外側之主體區域12及其源極區域16之區域相對向。閘極電極20及第1p型區域31例如包含多晶矽，且高濃度地導入有p型雜質。又，閘極電極20及第1p型區域31之厚度為例如6000 左右。
如圖1B所示，於閘極絕緣膜19上，於大致對應於內側之p型井區域13之區域形成有包含第1p型區域31之俯視大致正方形環狀之閘極保護二極體30。閘極保護二極體30包含俯視大致正方形環狀之第1p型區域31、形成於第1p型區域31之周圍之俯視大致正方形環狀之n型區域32、及形成於n型區域32之周圍之俯視大致正方形環狀之第2p型區域33。第2p型區域33係夾持閘極絕緣膜19而與內側之保護環11及內側之p型井區域13相對向。n型區域32係夾持閘極絕緣膜19而與內側之p型井區域13相對向。n型區域32及第2p型區域33之厚度與第1p型區域31之厚度(閘極電極20之厚度)相等。
藉由第1p型區域31與n型區域32構成第1二極體30A，藉由n型區域32與第2p型區域33構成第2二極體30B。第2p型區域33係與第1p型區域31同樣地，例如包含多晶矽，且高濃度地導入有p型雜質。n型區域32例如包含多晶矽，且高濃度地導入有n型雜質。第1p型區域31之寬度亦可為1 μm~10 μm左右。n型區域32之寬度亦可為1 μm~10 μm左右。第2p型區域33之寬度亦可為1 μm~10 μm左右。
於該半導體元件1中，於主體間區域17之寬度方向中央設定有單位晶胞間之邊界。各單位晶胞係例如圖1B中之紙面之上下左右方向之長度分別為10 μm左右。於各單位晶胞中，藉由控制施加於閘極電極20之電壓(例如，藉由施加6 V以上之電壓)，而於各單位晶胞之主體區域12之周緣部形成環狀之通道。經由該環狀之通道，可使向磊晶層8之表面9側流動之汲極電流沿著漂移區域14中各主體區域12之4個側面而流入至源極區域16中。通道長L係藉由閘極電極20之正下方之主體區域12之寬度而規定，亦可為0.3 μm以上(例如，0.65 μm左右)。
於磊晶層8上以覆蓋閘極電極20之露出面、第1p型區域31之露出面、n型區域32之露出面、及第2p型區域33之上表面之內側周緣部之方式積層有例如包含SiO2之層間絕緣膜25。於層間絕緣膜25上形成有接觸孔26。於接觸孔26內露出有源極區域16之中央部及主體接觸區域15之整體。
於層間絕緣膜25上形成有源極電極27。源極電極27係經由各接觸孔26而與所有單位晶胞之主體接觸區域15及源極區域16全部接觸。即，源極電極27係成為與所有單位晶胞共通之配線。又，源極電極27亦與閘極保護二極體30之第2p型區域33之上表面接觸。因此，閘極保護二極體30之第1p型區域31係與閘極電極20電性連接，第2p型區域33係與源極電極27電性連接。即，於所有單位晶胞之閘極與源極之間連接有閘極保護二極體30。
於源極電極27上形成有層間絕緣膜(未圖示)，且該源極電極27經由該層間絕緣膜(未圖示)而與源極墊2(參照圖1A)電性連接。另一方面，閘極墊4(參照圖1A)係經由導引至該層間絕緣膜(未圖示)上之閘極配線(未圖示)而與閘極電極20電性連接。
源極電極27亦可具有自與磊晶層8之接觸側起依序積層有Ti/TiN層28與Al層29之結構。Ti/TiN層28係於磊晶層8側具有作為密著層之Ti層，且於該Ti層上積層有作為障壁層之TiN層之積層膜。障壁層係防止Al層29之構成原子(Al原子)向磊晶層8側擴散。
於SiC基板5之背面7以覆蓋其整個區域之方式形成有汲極電極40。該汲極電極40成為與所有單位晶胞共通之電極。作為汲極電極40，例如可應用自SiC基板5側起依序積層有Ti、Ni、Au及Ag之積層結構(Ti/Ni/Au/Ag)。
圖3係圖1所示之半導體元件之電路圖。
半導體元件1包含MOSFET51、及連接於MOSFET51之閘極G(閘極電極20)與源極S(源極電極27)之間之閘極保護二極體30。於MOSFET51之汲極D(汲極電極40)與源極S(源極電極27)之間連接有寄生二極體52。寄生二極體52係藉由配置於MOSFET51之汲極電極40與源極電極27之間之p型之主體區域12與n-型之漂移區域14及n+型之基板5而形成。
閘極保護二極體30包含反向串列連接之第1二極體30A及第2二極體30B。第1二極體30A之陽極與MOSFET51之閘極G連接。第1二極體30A之陰極與第2二極體30B之陰極連接。第2二極體30B之陽極係與MOSFET51之源極S連接。
以VBR1(VBR1>0)表示第1二極體30A之反向崩潰電壓，以VBR2(VBR2>0)表示第2二極體30B之反向崩潰電壓。若對第1二極體30A施加反向崩潰電壓VBR1以上之反向電壓，則第1二極體30A崩潰。即，第1二極體30A係具有將施加於其之反向電壓限制為反向崩潰電壓VBR1以下之功能。因此，若將源極電位設為0 V，則第1二極體30A係將施加於MOSFET51之閘極G與源極S之間之電壓限制為對該反向崩潰電壓VBR1附上負符號之值(以下，稱為「負之第2限制電壓-VBR1」)以上。
若對第2二極體30B施加反向崩潰電壓VBR2以上之反向電壓，則第2二極體30B崩潰。即，第2二極體30B係具有將施加於其之反向電壓限制為反向崩潰電壓VBR2以下之功能。因此，若將源極電位設為0 V，則第2二極體30B係將施加於MOSFET51之閘極G與源極S之間之電壓限制為該反向崩潰電壓VBR2(以下，稱為「正之第1限制電壓VBR2」)以下。因此，閘極保護二極體30係將施加於MOSFET41之閘極G與源極S之間之電壓限制於負之第2限制電壓(-VBR1)與正之第1限制電壓VBR2之間。
第1二極體30A係以將施加於閘極G與源極S之間之負電壓限制為較MOSFET51之閘極閾值大幅度變化之負電壓大之電壓之方式而設計。即，第1二極體30A係以對其反向崩潰電壓VBR1附上負符號之值(負之第2限制電壓-VBR1)成為較MOSFET51之閘極閾值大幅度變化之上述負電壓大之值之方式而設計。具體而言，第1二極體30A係以對其反向崩潰電壓VBR1附上負符號之值(負之第2限制電壓-VBR1)成為-7 V以上(例如，-7 V)之方式而設計。
第2二極體30B係如下設計：使其反向崩潰電壓(正之第1限制電壓VBR2)高於用以使MOSFET51之源極S與汲極D之間導通之閾值電壓，且低於較閘極絕緣膜19(參照圖2)之耐受電壓。用以使MOSFET51之源極S與汲極D之間導通之閾值電壓為1 V~5 V左右。閘極絕緣膜19之耐受電壓為10 MV/cm，例如於閘極絕緣膜19之厚度為40 nm時，耐受電壓為40 V左右。
進而較佳為，第2二極體30B係以將施加於MOSFET51之閘極G與源極S之間之正電壓限制為較MOSFET51之閘極閾值大幅度變化之正電壓小之電壓之方式而設計。即，第2二極體30B係以其反向崩潰電壓(正之第1限制電壓VBR2)成為較MOSFET51之閘極閾值大幅度變化之上述正電壓小之值之方式而設計。具體而言，第2二極體30B係以反向崩潰電壓(正之第1限制電壓VBR2)成為20 V以上且33 V以下(例如，33 V)之方式而設計。
由於第2二極體30B係以正之第1限制電壓VBR2成為高於用以使MOSFET51之源極S與汲極D之間導通之閾值電壓之方式而設計，故而藉由於閘極G與源極S之間施加低於正之第1限制電壓VBR2之特定之閘極電壓，可使MOSFET51之源極S與汲極D之間導通。又，由於第2二極體30B係以正之第1限制電壓VBR2成為低於閘極絕緣膜1之耐受電壓之方式而設計，故而可防止閘極絕緣膜19被破壞。
又，第1二極體30A係以負之第2限制電壓-VBR1成為大於MOSFET51之閘極閾值大幅度變化之閘極-源極間之負電壓之值之方式而設計，第2二極體30B係以正之第1限制電壓VBR2成為小於MOSFET51之閘極閾值大幅度變化之閘極-源極間之正電壓之值之方式而設計。因此，於該半導體元件1中，可防止於MOSFET51之閘極G與源極S之間施加如MOSFET51之閘極閾值大幅度變化之電壓。藉此，可抑制或防止MOSFET51之閘極閾值變動。藉此，可避免下述情況：即便對閘極施加閾值以上之電壓，MOSFET51亦不接通，或於未對閘極施加閾值以上之電壓時，MOSFET51接通。
圖4A及圖4B與圖5A及圖5B係表示進行如下實驗之結果：製成具有與上述半導體元件1相同之結構之MOSFET，但未設置有閘極保護二極體30之半導體元件(比較例)之試樣，於該試樣之閘極-源極間施加2種負電壓，調查閾值電壓Vth及閾值電壓之變化量ΔVth之經時變化。閾值電壓之變化量ΔVth係以施加電壓前之閾值電壓為基準之情形之閾值電壓之變化量。對MOSFET之汲極-源極間之施加電壓Vds為1 V，MOSFET之汲極-源極間之電流Ids為1 mA。又，環境氣體溫度為150℃。
圖4A及圖4B係表示於上述試樣之閘極-源極間施加-10 V之負電壓之情形之實驗結果，圖5A及圖5B係表示於上述試樣之閘極-源極間施加-7 V之負電壓之情形之實驗結果。若於MOSFET之汲極-源極間施加負電壓，則電洞注入至閘極絕緣膜中，因此，隨著時間經過閾值電壓Vth降低，直至某固定時間經過為止。閾值電壓Vth於其後大致成為固定。施加電壓前之閾值電壓Vth為2.0 V左右。
於對試樣之閘極-源極間施加-10 V之負電壓之情形時，如圖4A及圖4B所示，於電壓施加後經過100個小時之時間點，閾值電壓Vth成為1.4 V左右，其變化量ΔVth成為-0.5 V以上。即，閾值電壓Vth大幅度降低。另一方面，於對試樣之閘極-源極間施加-7 V之負電壓之情形時，如圖5A及圖5B所示，於電壓施加後經過20個小時之時間點，閾值電壓Vth成為1.8 V左右，其變化量ΔVth成為-0.2 V。其後，閾值電壓Vth大致無變化，即，於對閘極-源極間之施加電壓為-7 V之情形時，閾值電壓Vth無大幅度降低。
由該等實施結果可知，若將閘極-源極間之負施加電壓限制為-7 V以上，則可抑制或防止閾值電壓Vth之大幅度變動。因此，可知於本實施形態之半導體元件1中，若將負之第1限制電壓-VBR1設為-7 V以上，則可抑制或防止閾值電壓Vth之大幅度變動。
圖6係表示進行如下實驗之結果：製成具有與上述半導體元件1相同之結構之MOSFET，但未設置有閘極保護二極體30之半導體元件(比較例)之試樣，於該試樣之閘極-源極間施加多種正電壓，調查閾值電壓Vth之經時變化。對MOSFET之汲極-源極間之施加電壓Vds為1 V，MOSFET之汲極-源極間之電流Ids為1 mA。又，環境氣體溫度為150℃。施加於閘極-源極間之電壓之種類有7種，即24 V、33 V、34 V、35 V、36 V、37 V及38 V。
若於MOSFET51之汲極-源極間施加正電壓，則電洞及電子雙方注入至閘極絕緣膜19中。此時，由於最初電洞更容易注入，故而閾值電壓Vth降低。由圖6可知，對閘極-源極間之施加電壓越大，閾值電壓Vth越急劇且大幅度地降低。其後，由於進行電子之注入，故而閾值電壓Vth逐漸上升。
於對閘極-源極間之施加電壓為34 V之情形時，若經過20個小時以上之時間，則閾值電壓Vth降低0.5 V左右。於對閘極-源極間之施加電壓大於34 V之情形時，與對閘極-源極間之施加電壓為34 V之情形相比，閾值電壓Vth之變化量變得更大。於對閘極-源極間之施加電壓為33 V之情形時，即便經過20個小時以上之時間，閾值電壓Vth亦僅發生稍許之變化。
由實施結果可知，若將對閘極-源極間之正施加電壓限制為33 V以下，則可抑制或防止閾值電壓Vth之大幅度變動。因此，可知於本實施形態之半導體元件1中，若將正之第2限制電壓VBR2設為33 V以下，則可抑制或防止閾值電壓Vth之大幅度變動。
圖7A~圖7K係用以說明半導體元件1之製造方法之模式性剖面圖。
於製造半導體元件1時，首先，如圖7A所示，一面藉由CVD(Chemical Vapor Deposition：化學氣相成長)法、LPE(Liquid Phase Epitaxy：液相磊晶)法、MBE(Molecular Beam Epitaxy：分子束磊晶)法等磊晶成長法將n型雜質(例如，N(氮))導入至SiC基板5之表面6(Si面)上，一面成長SiC晶體。藉此，於SiC基板5上形成n-型之磊晶層8。n型雜質濃度設為例如1×1015 cm-3~1×1016 cm-3。
繼而，如圖7B所示，使用於應形成主體區域12及p型井區域13之部分具有開口之SiO2遮罩61，將p型雜質(例如Al(鋁)自磊晶層8之表面9植入(注入)至磊晶層8之內部。此時之注入條件根據p型雜質之種類而不同，例如摻雜量亦可為6×1013 cm-2左右，加速能量亦可為380 keV左右。藉此，於磊晶層8之表層部形成主體區域12及p型井區域13。主體區域12及p型井區域13之p型雜質濃度設為例如1×1016 cm-3~1×1017 cm-3(1×1017 cm-3以下)。又，於磊晶層8之基層部形成維持磊晶成長後之狀態之漂移區域14。
其次，如圖7C所示，使用於應形成源極區域16之區域具有開口之SiO2遮罩62，將n型雜質(例如P(磷))自磊晶層8之表面9植入(注入)至磊晶層8之內部。具體而言，根據n型雜質之種類不同，例如將摻雜量設為2.0×1013 cm-2~1.0×1014 cm-2之範圍，將加速能量設為30 keV~160 keV之範圍，亦可一面將磊晶層8保持於例如室溫一面進行多段(例如4段)離子注入。源極區域16之n型雜質濃度設為例如1×1019 cm-3~1×1022 cm-3，更佳為設為1×1020 cm-3~1×1021 cm-3。
其次，如圖7D所示，使用於應形成主體接觸區域15及保護環11之區域具有開口之SiO2遮罩63，將p型雜質(例如Al)自磊晶層8之表面9植入(注入)至磊晶層8之內部。更具體而言，根據p型雜質之種類而不同，亦可進行例如將摻雜量設為3.7×1015 cm-2左右，且將加速能量設為30 keV~180 keV之範圍之多段注入(4段注入)。藉此形成主體接觸區域15及保護環11。
其次，例如以1400℃~2000℃對磊晶層8進行2~10分鐘退火處理(熱處理)。藉此，注入至磊晶層8之表層部之n型雜質及p型雜質之離子活化。磊晶層8之退火處理例如可藉由以適當之溫度控制電阻加熱爐、高頻感應加熱爐而進行。
其次，如圖7E所示，藉由使磊晶層8之表面9熱氧化而形成覆蓋磊晶層8之表面9之整個區域之閘極絕緣膜19。更具體而言，亦可藉由於含有氮氣及氧氣之環境氣體中之熱氧化(例如，以1100℃~1400℃左右進行半天~2天)，而形成包含氮化氧化矽膜之閘極絕緣膜19。
其次，如圖7F所示，藉由CVD法使多晶矽材料64堆積於磊晶層8上。
其後，如圖7G所示，藉由乾蝕刻將堆積之多晶矽材料64之不必要部分(應形成閘極電極20及閘極保護二極體30之區域以外之部分)去除。藉此，於多晶矽材料64中殘留應形成閘極電極20及閘極保護二極體30之區域。
其次，如圖7H所示，使用於應形成閘極電極20及閘極保護二極體30之第1p型區域31及第2p型區域33之區域具有開口之SiO2遮罩65，將p型雜質(例如B(硼))植入(注入)至多晶矽材料64中。藉此，形成閘極電極20、與閘極保護二極體30中之第1p型區域31及第2p型區域33。
其次，如圖7I所示，使用於應形成閘極保護二極體30之n型區域32之區域具有開口之SiO2遮罩66，將n型雜質(例如P(磷))植入(注入)至多晶矽材料64中。藉此，形成閘極保護二極體30中之n型區域32。藉此，形成包含第1p型區域31、n型區域32及第2p型區域33之閘極保護二極體30。如上所述，藉由第1p型區域31與n型區域32構成第1二極體30A，藉由n型區域32與第2p型區域33構成第2二極體30B。
其次，如圖7J所示，藉由CVD法於磊晶層8上積層包含SiO2之層間絕緣膜25。
而且，如圖7K所示，藉由使層間絕緣膜25及閘極絕緣膜19連續圖案化而形成接觸孔26。
其後，例如將Ti、TiN及Al依序濺鍍於層間絕緣膜25上而形成源極電極27。又，例如將Ti、Ni、Au及Ag依序濺鍍於SiC基板5之背面7而形成汲極電極40。
其後，藉由形成層間絕緣膜(省略圖示)、源極墊2、閘極墊4等，可獲得圖1A、圖1B及圖2中所示之半導體元件1。
圖8係本發明之第2實施形態之半導體元件之模式性剖面圖。第2實施形態之半導體元件之平面圖與圖1A及圖1B大致相同。圖8係與圖2之剖面圖對應之剖面圖。於圖8中對與圖2之各部分對應之部分附上與圖2相同之參照符號表示。
該半導體元件1A與圖1A、圖1B及圖2中所示之半導體元件1相比，閘極保護二極體之結構不同。
於磊晶層8之表面9上，於將主體接觸區域15及與其周邊區域對應之部分去除之區域形成有格子狀之閘極絕緣膜19。於閘極絕緣膜19上，於與主體間區域17大致對應之位置形成有閘極電極20。閘極電極20係沿著格子狀之閘極絕緣膜19形成為格子狀。閘極電極20係夾持閘極絕緣膜19而與跨越於與主體間區域17對應之磊晶層8、主體區域12及源極區域16之區域相對向。因此，俯視為，閘極電極20與源極區域16重疊。
又，俯視為，於閘極絕緣膜19上以包圍閘極電極20之方式形成有閘極保護二極體130之第1p型區域131。閘極電極20與第1p型區域131一體形成。即，閘極電極20之外側端與第1p型區域131連接。第1p型區域131係沿著內側之p型井區域13形成俯視大致正方形環狀。於圖8之剖面中，第1p型區域131係夾持閘極絕緣膜19而與跨域於內側之保護環11、內側之p型井區域13、內側之p型井區域13與最外側之主體區域12之間之磊晶層8、最外側之主體區域12及其源極區域16之區域相對向。閘極電極20及第1p型區域131例如包含多晶矽，且高濃度地導入有p型雜質。又，閘極電極20及第1p型區域31之厚度為例如6000 左右。
於p型區域131上遍及全周形成有閘極保護二極體130之n型區域132。n型區域132例如包含多晶矽，且導入有n型雜質。又，n型區域131之厚度為例如6000 左右。
於n型區域132上遍及全周形成有閘極保護二極體130之第2p型區域133。第2p型區域133例如包含多晶矽，且導入有p型雜質。又，第2p型區域133之厚度為例如6000 左右。第1p型區域131、n型區域132及第2p型區域133之寬度為例如1 μm~10 μm左右。藉由第1p型區域131、n型區域132及第2p型區域133構成閘極保護二極體130。
又，藉由第1p型區域131與n型區域132構成第1二極體131A，藉由n型區域132與第2p型區域133構成第2二極體131B。第1二極體130A係以對其反向崩潰電壓VBR1附上負符號之值(負之第2限制電壓-VBR1)成為-7 V以上(例如，-7 V)之方式而設計。第2二極體130B係以其反向崩潰電壓VBR2(正之第1限制電壓)成為20 V以上且33 V以下(例如，33 V)之方式而設計。
於該半導體元件1A中，於主體間區域17之寬度方向中央設定有單位晶胞之邊界。於各單位晶胞中，藉由控制施加於閘極電極20之電壓(藉由施加例如6 V以上之電壓)，而於各單位晶胞之主體區域12之周緣部形成環狀之通道。經由該環狀之通道，可使向磊晶層8之表面9側流動之汲極電流沿著漂移區域14中各主體區域12之4個側面流入至源極區域16中。
於磊晶層8上以覆蓋閘極電極20與閘極保護二極體130之方式積層有包含例如SiO2之層間絕緣膜125。於層間絕緣膜125上形成有第1接觸孔126A與第2接觸孔126B。第1接觸孔126A內露出有源極區域16之中央部及主體接觸區域15之整體。於第2接觸孔126B內露出有閘極保護二極體130之第2p型區域133之一部分。
於層間絕緣膜125上形成有源極電極127。源極電極127亦可具有自磊晶層8及與第2p型區域133之接觸側起依序積層有Ti/TiN層128與Al層129之結構。源極電極127係經由第1接觸孔126A而與所有單位晶胞之主體接觸區域15及源極區域16全部接觸。即，源極電極127成為與所有單位晶胞共通之配線。又，源極電極127經由第2接觸孔126B亦與閘極保護二極體130之第2p型區域133接觸。因此，閘極保護二極體130之第1p型區域131係與閘極電極20電性連接，第2p型區域133係與源極電極127電性連接。即，於所有單位晶胞之閘極與源極與之間連接有閘極保護二極體130。
圖9A~圖9I係表示半導體元件1A之製造方法。
上述之半導體元件1之製造方法中之圖7A~圖7E亦於該半導體元件1A之製造方法中共通。因此，對於磊晶層8之表面形成閘極絕緣膜19後之步驟進行說明。
當於磊晶層8之表面形成閘極絕緣膜19時，如圖9A所示，藉由CVD法使多晶矽材料81堆積於磊晶層8上。
其後，如圖9B所示，藉由乾蝕刻將堆積之多晶矽材料81之不必要部分(應形成閘極電極20及閘極保護二極體130之第1p型區域131之區域以外之部分)去除。藉此，於多晶矽材料81中殘留應形成閘極電極20及第1p型區域131之區域。
其次，如圖9C所示，使用於應形成閘極電極20及閘極保護二極體130之第1p型區域131之區域具有開口之SiO2遮罩82，將p型雜質(例如B(硼))植入(注入)至多晶矽材料81中。藉此，形成閘極電極20與閘極保護二極體130中之第1p型區域131。
其次，如圖9D所示，使用於與閘極保護二極體130之第1p型區域131對應之區域(應形成n型區域132之區域)具有開口之遮罩83，藉由CVD法使多晶矽材料84堆積於第1p型區域131上。此時，於遮罩83上亦堆積有多晶矽材料84。
其後，如圖9E所示，藉由將n型雜質(例如P(磷))植入(注入)至堆積於第1p型區域131上之多晶矽材料84中，而形成閘極保護二極體130中之n型區域132。
其次，如圖9F所示，藉由CVD法使多晶矽材料85堆積於n型區域132上。此時，於遮罩83上亦堆積有多晶矽材料85。
其後，如圖9G所示，將p型雜質(例如B(硼))植入(注入)至堆積於n型區域132上之多晶矽材料85中。藉此形成閘極保護二極體130中之第2p型區域133。藉此，形成包含第1p型區域131、n型區域132及第2p型區域133之閘極保護二極體130。如上所述，藉由第1p型區域131與n型區域132構成第1二極體130A，藉由n型區域132與第2p型區域133構成第2二極體130B。
其次，如圖9H所示，藉由CVD法將包含SiO2之層間絕緣膜125積層於磊晶層8上。
而且，如圖91所示，藉由使層間絕緣膜125及閘極絕緣膜19連續圖案化，而形成第1接觸孔126A及第2接觸孔126B。
其後，例如將Ti、TiN及Al依序濺鍍於層間絕緣膜125上而形成源極電極127。又，例如將Ti、Ni、Au及Ag依序濺鍍於SiC基板5之背面7而形成汲極電極40。
其後，藉由形成層間絕緣膜(省略圖示)、源極墊、及閘極墊，可獲得圖2所示之半導體元件1A。
圖10係本發明之第3實施形態之半導體元件之模式性剖面圖。於圖10中對與圖2之各部分對應之部分附上與圖2相同之參照符號而表示。
該半導體元件1B為IGBT(Insulated Gate Bipolar Transistor，絕緣閘極雙極性電晶體)。該半導體元件1B具有與圖1A、圖1B及圖2中所示之半導體元件1大致相同之結構。於該半導體元件1B中，作為基板，可使用p+型之SiC基板5A。而且，於該SiC基板5A上積層有包含n+型之SiC之磊晶層5B。而且，於該磊晶層5B上積層有包含n-型之SiC之磊晶層8。又，於該半導體元件1B中，形成於SiC基板5A之背面之電極40成為集極電極，形成於層間絕緣膜25上之電極27成為射極電極。
閘極保護二極體30係形成於閘極電極20與射極電極27之間。閘極保護二極體30包含第1p型區域31、n型區域32、及第2p型區域33。藉由第1p型區域31與n型區域32構成第1二極體30A，藉由n型區域32與第2p型區域33構成第2二極體30A。
於該半導體元件1B中，於各單位晶胞中，藉由p+型之SiC基板201、n+型之磊晶層202及n-型之磊晶層8、及p型之主體區域12而形成npn(negative-positive-negative，正-負-正)電晶體部。於各單位晶胞中，藉由對閘極電極20施加正電壓，而將電流供給至npn電晶體部之基極，從而使npn電晶體部接通。藉此，使電流於集極-射極間流通。
圖11係表示圖10所示之半導體元件1B之電路圖。
半導體元件1B包含IGBT200、及連接於IGBT200之閘極G(閘極電極20)與射極E(射極電極27)之間之閘極保護二極體30。閘極保護二極體30包含反向串列連接之第1二極體30A與第2二極體30B。第1二極體30A之陽極連接於IGBT200之閘極G，第1二極體30A之陰極連接於第2二極體30B之陰極。第2二極體30B之陽極連接於IGBT200之射極E。
第1二極體30A係以將施加於閘極G與射極E之間之負電壓限制為大於IGBT200之閘極閾值大幅度變化之負電壓之電壓之方式而設計。即，第1二極體30A係以對其反向崩潰電壓VBR1附上負符號之值(負之第2限制電壓-VBR1)成為大於IGBT200之閘極閾值大幅度變化之上述負電壓之值之方式而設計。具體而言，第1二極體30A係以對其反向崩潰電壓VBR1附上負符號之值(負之第2限制電壓-VBR1)成為-7 V以上(例如，-7 V)之方式而設計。
第2二極體30B係如下設計：其反向崩潰電壓VBR2(正之第1限制電壓)高於用以使IGBT200之集極C與射極E之間導通之閾值電壓，且低於閘極絕緣膜19之耐受電壓。進而較佳為，第2二極體30B係以將施加於IGBT200之閘極G與射極E之間之正電壓限制為小於IGBT200之閘極閾值大幅度變化之正電壓之電壓之方式而設計。具體而言，第2二極體30B係以其反向崩潰電壓VBR2(正之第1限制電壓)成為20 V以上且33 V以下(例如，33 V)之方式而設計。
圖12係本發明之第4實施形態之半導體元件之模式性剖面圖。於圖12中對與圖8之各部分對應之部分附上與圖8相同之參照符號而表示。
該半導體元件1C為IGBT。該半導體元件1C係具有與圖8所示之半導體元件1A大致相同之結構。於該半導體元件1C中，作為基板，可使用p+型之SiC基板5A。而且，於該SiC基板5A上積層有包含n+型之SiC之磊晶層5B。而且，於該磊晶層5B上積層有包含n-型之SiC之磊晶層8。又，於該半導體元件1C中，形成於SiC基板201之背面之電極40成為集極電極，形成於層間絕緣膜25上之電極127成為射極電極。
閘極保護二極體130係形成於閘極電極20與射極電極27之間。閘極保護二極體130包含第1p型區域131、n型區域132、及第2p型區域133。藉由第1p型區域131與n型區域132構成第1二極體130A，藉由n型區域132與第2p型區域133構成第2二極體130B。
第1二極體130A係以對其反向崩潰電壓VBR1附上負符號之值(負之第2限制電壓-VBR1)成為-7 V以上(例如，-7 V)之方式而設計。第2二極體130B係以其反向崩潰電壓VBR2(正之第1限制電壓)成為20 V以上且33 V以下(例如，33 V)之方式而設計。
以上，對本發明之4個實施形態進行了說明，但本發明亦可進而於其他形態中實施。例如，於上述實施形態中，反向串列連接之2個二極體30A、30B(130A、130B)係其等之陰極彼此連接，但亦可使其等之陽極彼此連接。
又，於上述實施形態中，作為閘極保護二極體30、130，對包含反向串列連接之2個二極體之PNP結構者進行了說明，但並不限定於其。例如亦可將閘極保護二極體30、130設為PNPNP結構。
又，於上述實施形態中，各半導體元件1、1A、1B、1C為SiC裝置，但亦可為使用Si(矽)作為半導體材料之Si裝置。
雖對本發明之實施形態進行了詳細說明，但該等只不過是為了使本發明之技術內容明確而使用之具體例，本發明不應限定於該等具體例而解釋，本發明之範圍僅限定於隨附之申請專利範圍。
本申請案係對應於2010年9月15日向日本國專利局提出之日本專利特願2010-207216號，且該等申請案之全部揭示內容以引用之方式併入本文。
1．．．半導體元件
1A．．．半導體元件
1B．．．半導體元件
1C．．．半導體元件
12．．．主體區域
13．．．p型井區域
14．．．漂移區域
15．．．主體接觸區域
16．．．源極區域
19．．．閘極絕緣膜
20．．．閘極電極
25．．．層間絕緣膜
26．．．接觸孔
27．．．源極電極(射極電極)
30．．．閘極保護二極體
30A．．．第1二極體
30B．．．第2二極體
31．．．第1p型區域
32．．．n型區域
33．．．第2p型區域
40．．．汲極電極(集極電極)
125．．．層間絕緣膜
126A．．．接觸孔
126B．．．接觸孔
127．．．源極電極(射極電極)
130．．．閘極保護二極體
130A．．．第1二極體
130B．．．第2二極體
131．．．第1p型區域
132．．．n型區域
133．．．第2p型區域
圖1A及圖1B係本發明之第1實施形態之半導體元件之模式性平面圖。圖1A係表示整體圖，圖1B係表示內部構成之放大圖。
圖2係表示圖1B之切斷線II-II中之切斷面之剖面圖。
圖3係圖1A、圖1B及圖2中所示之半導體元件之電路圖。
圖4A及圖4B係表示進行如下實驗之結果之圖：製成具有與圖1A、圖1B及圖2中所示之半導體元件相同之結構之MOSFET，但未設置有閘極保護二極體之半導體元件之試樣，於該試樣之閘極-源極間施加-10 V之電壓，調查閾值電壓Vth及閾值電壓之變化量ΔVth之經時變化。圖4A係表示閾值電壓Vth之變化，圖4B係表示閾值電壓之變化量ΔVth之變化。
圖5A及圖5B係表示進行如下實驗之結果之圖：製成具有與圖1A、圖1B及圖2中所示之半導體元件相同之結構之MOSFET，但未設置有閘極保護二極體之半導體元件之試樣，於該試樣之閘極-源極間施加-7 V之電壓，調查閾值電壓Vth及閾值電壓之變化量ΔVth之經時變化。圖5A係表示閾值電壓Vth之變化，圖5B係表示閾值電壓之變化量ΔVth之變化。
圖6係表示進行如下實驗之結果之圖：製成具有與圖1A、圖1B及圖2中所示之半導體元件相同之結構之MOSFET，但未設置有閘極保護二極體之半導體元件之試樣，於該試樣之閘極-源極間施加多種正電壓，調查閾值電壓Vth之經時變化。
圖7A係用以說明圖1A、圖1B及圖2中所示之半導體元件之製造方法之模式性剖面圖。
圖7B係表示圖7A之下一步驟之剖面圖。
圖7C係表示圖7B之下一步驟之剖面圖。
圖7D係表示圖7C之下一步驟之剖面圖。
圖7E係表示圖7D之下一步驟之剖面圖。
圖7F係表示圖7E之下一步驟之剖面圖。
圖7G係表示圖7F之下一步驟之剖面圖。
圖7H係表示圖7G之下一步驟之剖面圖。
圖7I係表示圖7H之下一步驟之剖面圖。
圖7J係表示圖7I之下一步驟之剖面圖。
圖7K係表示圖7J之下一步驟之剖面圖。
圖8係本發明之第2實施形態之半導體元件之模式性剖面圖。
圖9A係用以說明圖8中所示之半導體元件之製造方法之模式性剖面圖。
圖9B係表示圖9A之下一步驟之剖面圖。
圖9C係表示圖9B之下一步驟之剖面圖。
圖9D係表示圖9C之下一步驟之剖面圖。
圖9E係表示圖9D之下一步驟之剖面圖。
圖9F係表示圖9E之下一步驟之剖面圖。
圖9G係表示圖9F之下一步驟之剖面圖。
圖9H係表示圖9G之下一步驟之剖面圖。
圖9I係表示圖9H之下一步驟之剖面圖。
圖10係本發明之第2實施形態之半導體元件之模式性剖面圖。
圖11係圖10中所示之半導體元件之電路圖。
圖12係本發明之第4實施形態之半導體元件之模式性剖面圖。
1．．．半導體元件
5．．．SiC基板
6．．．表面
7．．．背面
8．．．磊晶層
9．．．表面
11．．．保護環
12．．．主體區域
13．．．p型井區域
15．．．p+型主體接觸區域
16．．．n+型源極區域
17．．．主體間區域
19．．．閘極絕緣膜
20．．．閘極電極
25．．．層間絕緣膜
26．．．接觸孔
27．．．源極電極
28．．．Ti/TiN層
29．．．Al層
30．．．閘極保護二極體
30A．．．第1二極體
30B．．．第2二極體
31．．．第1p型區域
32．．．n型區域
33．．．第2p型區域
40．．．汲極電極

Claims (19)

  1. 一種半導體元件，其包括：具有包含SiC半導體之源極或射極區域之複數個主體區域、及包含SiC半導體之汲極或集極區域；井區域，俯視呈環狀，且以包圍上述複數個主體區域之方式而形成；通道區域，其包含SiC半導體，且配置於上述源極或射極區域及汲極或集極區域之間；閘極，其介隔閘極絕緣膜而與上述通道區域相對向；二極體，其係介隔上述閘極絕緣膜而以其一部分對向之方式形成於上述井區域與距上述井區域最近之上述主體區域之間的區域上；上述二極體係與上述閘極為同一材料，且連接上述閘極與上述源極或射極區域之間。
  2. 如請求項1之半導體元件，其中上述二極體包含於上述閘極與上述源極或射極區域之間反向串列連接之2個二極體。
  3. 如請求項1之半導體元件，其中上述二極體係以限制施加於上述閘極與上述源極或射極區域之間之電壓之方式構成。
  4. 如請求項1之半導體元件，其中上述二極體係以將施加於上述閘極與上述源極或射極區域之間之電壓以該源極或射極區域為基準而限制於正之第1限制電壓與負之第2限制電壓之間的方式構成，且上述第1限制電壓之絕對 值設定為大於上述第2限制電壓之絕對值。
  5. 如請求項1之半導體元件，其中上述二極體係以將施加於上述閘極與上述源極或射極區域之間之電壓以該源極或射極區域為基準而限制於正之第1限制電壓以下的方式構成，並將上述第1限制電壓設定為高於用以使上述源極或射極區域及汲極或集極區域間導通之閾值電壓、且低於上述閘極絕緣膜之耐受電壓。
  6. 如請求項4之半導體元件，其中上述第1限制電壓為33V以下。
  7. 如請求項4之半導體元件，其中上述第2限制電壓為-7V以上。
  8. 如請求項1之半導體元件，其中上述二極體係由以Si為主之材料構成。
  9. 如請求項1之半導體元件，其中上述二極體係形成於上述半導體元件之外周部。
  10. 如請求項2之半導體元件，其中上述二極體係以限制施加於上述閘極與上述源極或射極區域之間之電壓之方式構成。
  11. 如請求項2之半導體元件，其中上述二極體係以將施加於上述閘極與上述源極或射極區域之間之電壓以該源極或射極區域為基準而限制於正之第1限制電壓與負之第2限制電壓之間的方式構成，且上述第1限制電壓之絕對值設定為大於上述第2限制電壓之絕對值。
  12. 如請求項2之半導體元件，其中上述二極體係以將施加 於上述閘極與上述源極或射極區域之間之電壓以該源極或射極區域為基準而限制於正之第1限制電壓以下的方式構成，且將上述第1限制電壓設定為高於用以使上述源極或射極區域及汲極或集極區域間導通之閾值電壓、且低於上述閘極絕緣膜之耐受電壓。
  13. 如請求項4之半導體元件，其中上述二極體係以將施加於上述閘極與上述源極或射極區域之間之電壓以該源極或射極區域為基準而限制於正之第1限制電壓以下的方式構成，並將上述第1限制電壓設定為高於用以使上述源極或射極區域及汲極或集極區域間導通之閾值電壓、且低於上述閘極絕緣膜之耐受電壓。
  14. 如請求項11之半導體元件，其中上述二極體係以將施加於上述閘極與上述源極或射極區域之間之電壓以該源極或射極區域為基準而限制於正之第1限制電壓以下的方式構成，並將上述第1限制電壓設定為高於用以使上述源極或射極區域及汲極或集極區域間導通之閾值電壓、且低於上述閘極絕緣膜之耐受電壓。
  15. 如請求項5之半導體元件，其中上述第1限制電壓為33V以下。
  16. 如請求項11之半導體元件，其中上述第1限制電壓為33V以下。
  17. 如請求項12之半導體元件，其中上述第1限制電壓為33V以下。
  18. 如請求項1之半導體元件，其中上述二極體之厚度與上 述閘極之厚度相等。
  19. 如請求項1之半導體元件，其中於與上述二極體相對向之位置夾持上述閘極絕緣膜而形成p型井區域。
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