JP6329054B2 - スイッチング回路 - Google Patents

スイッチング回路 Download PDF

Info

Publication number
JP6329054B2
JP6329054B2 JP2014209138A JP2014209138A JP6329054B2 JP 6329054 B2 JP6329054 B2 JP 6329054B2 JP 2014209138 A JP2014209138 A JP 2014209138A JP 2014209138 A JP2014209138 A JP 2014209138A JP 6329054 B2 JP6329054 B2 JP 6329054B2
Authority
JP
Japan
Prior art keywords
potential
mosfet
gate
main
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014209138A
Other languages
English (en)
Other versions
JP2016081963A (ja
Inventor
雅裕 杉本
雅裕 杉本
渡辺 行彦
行彦 渡辺
建策 山本
建策 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Denso Corp
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Denso Corp
Priority to JP2014209138A priority Critical patent/JP6329054B2/ja
Priority to US15/508,219 priority patent/US20170264282A1/en
Priority to PCT/JP2015/004224 priority patent/WO2016056164A1/en
Priority to DE112015004648.8T priority patent/DE112015004648T5/de
Publication of JP2016081963A publication Critical patent/JP2016081963A/ja
Application granted granted Critical
Publication of JP6329054B2 publication Critical patent/JP6329054B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08122Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203Particular design considerations for integrated circuits
    • H01L27/0248Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本明細書に開示の技術は、スイッチング回路に関する。
特許文献1に、MOSFETが開示されている。また、近年では、MOSFETの半導体材料として、SiCが用いられることがある。
特開2012−54378号公報
SiC半導体層に形成されたMOSFETでは、ゲートに適切ではない電位を印加すると、ゲート閾値が変動することが分かっている。例えば、nチャネル型のMOSFETでは、ゲートに所定値よりも低いマイナスの電位を印加すると、ゲート閾値がマイナス側に変動する。また、pチャネル型のMOSFETでは、ゲートに所定値よりも高いプラスの電位を印加すると、ゲート閾値がプラス側に変動する。このようにゲート閾値が変動する理由は、SiC半導体層に形成されたMOSFETでは、ゲート絶縁膜とSiC半導体層の界面における準位密度が大きいため、その界面準位に多くのキャリアが捕獲されるためであると考えられる。ゲート閾値が変動すると、MOSFETを意図した通りに動作させることができなくなるため、問題となる。したがって、本明細書では、ゲート閾値の変動を防止しながら、SiC半導体層に形成されたMOSFETをスイッチングさせることが可能なスイッチング回路を提供する。
本明細書が開示するスイッチング回路は、メインMOSFETと、制御MOSFETと、ダイオードを有する。メインMOSFETは、チャネル型が第1導電型であり、SiC半導体層に形成されている。制御MOSFETは、チャネル型が第2導電型であり、ソースが前記メインMOSFETのゲートに接続されている。ダイオードは、前記メインMOSFETと前記制御MOSFETのうちのチャネル型がn型である方のMOSFETのゲートにカソードが接続されており、前記メインMOSFETと前記制御MOSFETのうちのチャネル型がp型である方のMOSFETのゲートにアノードが接続されている。
なお、上記の第1導電型と第2導電型の何れか一方はn型であり、他方はp型である。
このスイッチング回路では、制御MOSFETのゲートの電位によって、メインMOSFETをスイッチングさせることができる。以下では、制御MOSFETのゲートの電位を、信号電位と呼ぶ。
まず、メインMOSFETのチャネル型がn型である場合について説明する。メインMOSFETのゲートを充電する場合には、信号電位(すなわち、ダイオードのアノード)の電位を上昇させる。すると、制御MOSFETがオフすると共にダイオードがオンし、メインMOSFETのゲートが充電される。メインMOSFETのゲートを放電する場合には、信号電位を低下させる。すると、ダイオードに印加される電圧が逆電圧となるので、ダイオードはオフ状態となる。また、信号電位を低下させると、制御MOSFETのゲートの電位が低下し、制御MOSFETがオンする。すると、制御MOSFETを介してメインMOSFETのゲートから電荷が放電される。これによって、メインMOSFETがオフする。このように、このスイッチング回路によれば、メインMOSFETをスイッチングさせることが可能である。また、サージ等によって信号電位が極端に低下した場合には、ダイオードに逆電圧が印加されるので、ダイオードはオフ状態となる。このため、低い信号電位がメインMOSFETのゲートには印加されることを防止することができる。これによって、メインMOSFETのゲート閾値が変動することが防止される。
また、メインMOSFETのチャネル型がp型である場合のスイッチング回路の動作は、メインMOSFETのチャネル型がn型である場合のスイッチング回路の上記動作に比べて、電流の向きが異なるが、基本的な動作は同じである。メインMOSFETのチャネル型がp型である場合には、メインMOSFETのゲートに極端に高い電位が印加されることが防止される。これによって、メインMOSFETのゲート閾値が変動することが防止される。
スイッチング回路10の回路図。 MOSFET12、14の特性を示すグラフ。 半導体チップ70の上面図。 制御MOSFET14が形成されている範囲の半導体チップ70の縦断面図。 ダイオード16が形成されている範囲の半導体チップ70の縦断面図(図6のV−V線における縦断面図)。 半導体チップ70の上面側から見たアノード領域81とカソード領域82の配置を示す図。 スイッチング回路10の動作を説明するグラフ。 スイッチング回路210の回路図。 スイッチング回路210の動作を説明するグラフ。
図1に示す実施例1のスイッチング回路10は、メインMOSFET12と、制御MOSFET14と、ダイオード16を有している。
メインMOSFET12は、nチャネル型のMOSFETである。メインMOSFET12のドレインは高電位配線20に接続されており、メインMOSFET12のソースは低電位配線22に接続されている。メインMOSFET12は、SiC基板に形成されたMOSFETである。より詳細には、メインMOSFET12は、SiC基板中に形成されたn型のソース領域、p型のボディ領域及びn型のドレイン領域を有している。また、ボディ領域には、ゲート絶縁膜(シリコン酸化膜)が接している。ボディ領域には、ゲート絶縁膜を介してゲート電極が対向している。ゲート電極に閾値以上の電位を印加すると、ボディ領域にn型のチャネルが形成され、ソース領域とドレイン領域がチャネルによって接続される。その結果、メインMOSFET12がオンする。図2のグラフA1は、メインMOSFET12の特性を示している。図示するように、メインMOSFET12は、プラスのゲート閾値Vthmを有している。メインMOSFET12は、ゲートに閾値Vthm以上の電位が印加されたときにオンする。
制御MOSFET14は、pチャネル型のMOSFETである。制御MOSFET14のソースは、メインMOSFET12のゲートに接続されている。制御MOSFET14のドレインは、マイナス配線26に接続されている。制御MOSFET14のゲートは、信号配線24に接続されている。制御MOSFET14は、ポリシリコンの半導体層に形成されたMOSFETである。より詳細には、制御MOSFET14は、ポリシリコンの半導体層中に形成されたp型のソース領域、n型のボディ領域及びp型のドレイン領域を有している(但し、ボディ領域はp型であってもよい。)。また、ボディ領域には、ゲート絶縁膜(シリコン酸化膜)が接している。ボディ領域には、ゲート絶縁膜を介してゲート電極が対向している。ゲート電極に閾値以下の電位を印加すると、ボディ領域にp型のチャネルが形成され、ソース領域とドレイン領域がチャネルによって接続される。その結果、制御MOSFET14がオンする。図2のグラフA2は、制御MOSFET14の特性を示している。図示するように、制御MOSFET14は、プラスのゲート閾値Vthcを有している。制御MOSFET14は、ゲートに閾値Vthc以下の電位が印加されたときにオンする。
ダイオード16は、pnダイオードである。ダイオード16のカソードは、メインMOSFET12のゲート及び制御MOSFET14のソースに接続されている。ダイオード16のアノードは、制御MOSFET14のゲート及び信号配線24に接続されている。
信号配線24には、メインMOSFET12を制御するための電位Vsigが入力される。マイナス配線26には、電位Vaが印加されている。電位Vaは、0またはマイナスの電位であり、メインMOSFET12のゲート閾値Vthmよりも低い電位である。
メインMOSFET12、制御MOSFET14及びダイオード16は、図3に示す1つの半導体チップ70内に形成されている。半導体チップ70は、SiC基板72を有している。図示していないが、メインMOSFET12は、SiC基板72内に形成されている。
図3、4に示すように、制御MOSFET14は、SiC基板72の表面上に形成されている。すなわち、図4に示すように、SiC基板72の表面には、層間絶縁膜73が形成されている。層間絶縁膜73の表面には、ポリシリコン層74が形成されている。ポリシリコン層74内に、p型のソース領域75、n型のボディ領域76及びp型のドレイン領域77が形成されている(但し、ボディ領域76はp型であってもよい。)。ボディ領域76の表面には、ゲート絶縁膜78及びゲート電極79が形成されている。ソース領域75、ボディ領域76、ドレイン領域77及びゲート電極79等によって、制御MOSFET14が形成されている。制御MOSFET14は、SiC基板72の表面上に形成された配線によって、図1に示すように接続されている。
図3、5に示すように、ダイオード16は、SiC基板72の表面上に形成されている。すなわち、図5に示すように、層間絶縁膜73の表面には、ポリシリコン層80が形成されている。ポリシリコン層80内に、p型のアノード領域81とn型のカソード領域82が形成されている。図6に示すように、カソード領域82は、アノード領域81の周囲を取り囲むように形成されている。アノード領域81とカソード領域82によって、ダイオード16が形成されている。ダイオード16は、SiC基板72の表面上に形成された配線によって、図1に示すように接続されている。
次に、スイッチング回路10の動作について説明する。メインMOSFET12がオフしている状態においては、信号配線24の電位Vsigが低い電位VLに制御されている。電位VLは、0またはマイナスの電位であり、電位Vaと略等しい。電位VLは、制御MOSFET14のゲートに印加されている。電位VLは、制御MOSFET14のゲート閾値Vthcよりも低い。このため、制御MOSFET14はオンしており、メインMOSFET12のゲートに電位Vaが印加されている。すなわち、ゲート電位Vgが電位Vaと略等しくなっている。電位VaがメインMOSFET12のゲート閾値Vthmよりも低いので、メインMOSFET12はオフしている。
メインMOSFET12をターンオンさせる場合には、信号配線24の電位Vsigを低い電位VLから高い電位VHに上昇させる。電位VHは、プラスの電位である。電位VHは、制御MOSFET14のゲート閾値Vthcよりも高い電位であり、かつ、メインMOSFET12のゲート閾値Vthmよりも高い電位である。電位Vsigが高い電位VHに制御されると、電位VHが制御MOSFET14のゲートに印加されるので、制御MOSFET14がオフする。また、電位Vsig(=VH)がゲート電位Vgよりも高くなるので、ダイオード16がオンする。このため、信号配線24からメインMOSFET12のゲートに向かって電流が流れ、メインMOSFET12のゲートに電荷が充電される。これにより、メインMOSFET12のゲート電位Vgが、電位VHと略等しい電位まで上昇する。より詳細には、ゲート電位Vgは、電位VHからダイオード16の順方向電圧降下VFを減算した電位まで上昇する。電位VH−VFは、メインMOSFET12のゲート閾値Vthmよりも高いので、メインMOSFET12がターンオンする。
メインMOSFET12をターンオフさせる場合には、図7に示すように、信号配線24の電位Vsigを高い電位VHから低い電位VLに低下させる。以下に、電位Vsigを高い電位VHから低い電位VLに低下させる過程の動作について説明する。電位Vsigを電位VHから低下させ始めると、信号配線24の電位Vsigがゲート電位Vg(=VH−VF)よりも低くなるので、ダイオード16がオフする。また、電位Vsigを低下させ始めた段階では、信号配線24の電位Vsig(すなわち、制御MOSFET14のゲート電位)が制御MOSFET14のゲート閾値Vthcよりも高いので、制御MOSFET14はオフした状態に維持される。すなわち、図7の期間T1においては、制御MOSFET14はオフしている。したがって、期間T1の間は、メインMOSFET12のゲートから電荷が排出されず、ゲート電位Vgが電位VH−VFに保たれる。その後、信号配線24の電位Vsigが制御MOSFET14のゲート閾値Vthcよりも低くなると、制御MOSFET14がオンする。このため、期間T1の後の期間T2では、制御MOSFET14に電流Icが流れる。これによって、メインMOSFET12のゲートから電荷が排出される。したがって、期間T2では、メインMOSFET12のゲート電位Vgが低下する。ゲート電位Vgは、電位Vaと略一致する電位まで低下する。期間T2の間のタイミングt0において、ゲート電位Vgは、メインMOSFET12のゲート閾値Vthmを下回る。すると、メインMOSFET12を流れる電流Imが略ゼロまで低下する。すなわち、メインMOSFET12がオフする。
以上に説明したように、スイッチング回路10によれば、電位Vsigを制御することによって、メインMOSFET12をスイッチングさせることができる。
また、電位Vsigには、例えば、図7に示すマイナスのサージ90が重畳する場合がある。スイッチング回路10では、サージ90によって電位Vsigが極端に低いマイナスの電位となっても、ダイオード16に逆電圧が印加されることでダイオード16がオフ状態となる。このため、メインMOSFET12のゲートにマイナスのサージが印加されることを防止することができる。このため、SiC基板に形成されているメインMOSFET12のゲート閾値が変動することを防止することができる。また、サージ90は、制御MOSFET14のゲートに印加される。しかしながら、制御MOSFET14は、pチャネル型であり、かつ、シリコン半導体層に形成されている。このため、制御MOSFET14のゲートに極端に低い電位が印加されても、制御MOSFET14のゲート閾値はほとんど変動しない。したがって、スイッチング回路10では、電位Vsigにマイナスのサージが重畳しても、回路の特性はほとんど変化しない。したがって、スイッチング回路10によれば、メインMOSFET12を安定してスイッチングさせることができる。
図8に示す実施例2のスイッチング回路210では、メインMOSFET212がpチャネル型であり、制御MOSFET214がnチャネル型である。実施例2のスイッチング回路210の構成について、以下、詳細に説明する。
メインMOSFET212は、pチャネル型のMOSFETである。メインMOSFET212のソースは高電位配線220に接続されており、メインMOSFET212のドレインは低電位配線222に接続されている。メインMOSFET212は、SiC基板に形成されたMOSFETである。メインMOSFET212は、ゲートに閾値Vthm以下の電位が印加されたときにオンする。
制御MOSFET214は、nチャネル型のMOSFETである。制御MOSFET214のソースは、メインMOSFET212のゲートに接続されている。制御MOSFET214のドレインは、プラス配線226に接続されている。制御MOSFET214のゲートは、信号配線224に接続されている。制御MOSFET214は、ポリシリコンの半導体層に形成されたMOSFETである。制御MOSFET214は、ゲートに閾値Vthc以上の電位が印加されたときにオンする。
ダイオード216は、pnダイオードである。ダイオード216のアノードは、メインMOSFET212のゲート及び制御MOSFET214のソースに接続されている。ダイオード216のカソードは、制御MOSFET214のゲート及び信号配線224に接続されている。
信号配線224には、メインMOSFET212を制御するための電位Vsigが入力される。プラス配線226には、電位Vbが印加されている。電位Vbは、プラスの電位であり、メインMOSFET212のゲート閾値Vthmよりも高い電位である。
次に、スイッチング回路210の動作について説明する。メインMOSFET212がオフしている状態においては、信号配線224の電位Vsigが高い電位VHに制御されている。電位VHは、プラスの電位であり、電位Vbと略等しい。電位VHは、制御MOSFET214のゲートに印加されている。電位VHは、制御MOSFET214のゲート閾値Vthcよりも高い。このため、制御MOSFET214はオンしており、メインMOSFET212のゲートに電位Vbが印加されている。すなわち、ゲート電位Vgが電位Vbと略等しくなっている。電位VbがメインMOSFET212のゲート閾値Vthmよりも高いので、メインMOSFET212はオフしている。
メインMOSFET212をターンオンさせる場合には、信号配線224の電位Vsigを高い電位VHから低い電位VLに低下させる。電位VLは、マイナスの電位である。電位VLは、制御MOSFET214のゲート閾値Vthcよりも低い電位であり、かつ、メインMOSFET212のゲート閾値Vthmよりも低い電位である。電位Vsigが低い電位VLに制御されると、電位VLが制御MOSFET214のゲートに印加されるので、制御MOSFET214がオフする。また、電位Vsig(=VL)がゲート電位Vgよりも低くなるので、ダイオード216がオンする。このため、メインMOSFET212のゲートから信号配線224に向かって電流が流れ、メインMOSFET212のゲートから電荷が排出される。これにより、メインMOSFET212のゲート電位Vgが、電位VLと略等しい電位まで低下する。より詳細には、ゲート電位Vgは、電位VLにダイオード216の順方向電圧降下VFを足した電位まで低下する。電位VL+VFは、メインMOSFET212のゲート閾値Vthmよりも低いので、メインMOSFET212がターンオンする。
メインMOSFET212をターンオフさせる場合には、図9に示すように、信号配線224の電位Vsigを低い電位VLから高い電位VHに上昇させる。以下に、電位Vsigを低い電位VLから高い電位VHに上昇させる過程の動作について説明する。電位Vsigを電位VLから上昇させ始めると、信号配線224の電位Vsigがゲート電位Vg(=VL+VF)よりも高くなるので、ダイオード216がオフする。また、電位Vsigを上昇させ始めた段階では、信号配線224の電位Vsig(すなわち、制御MOSFET214のゲート電位)が制御MOSFET214のゲート閾値Vthcよりも低いので、制御MOSFET214はオフした状態に維持される。すなわち、図9の期間T21においては、制御MOSFET214はオフしている。したがって、期間T1の間は、メインMOSFET212のゲートに電荷が供給されず、ゲート電位Vgが電位VL+VFに保たれる。その後、信号配線224の電位Vsigが制御MOSFET214のゲート閾値Vthcよりも高くなると、制御MOSFET214がオンする。このため、期間T21の後の期間T22では、制御MOSFET214に電流Icが流れる。これによって、メインMOSFET212のゲートに電荷が供給される。したがって、期間T22では、メインMOSFET212のゲート電位Vgが上昇する。ゲート電位Vgは、電位Vbと略一致する電位まで上昇する。期間T2の間のタイミングt20において、ゲート電位Vgは、メインMOSFET212のゲート閾値Vthmを上回る。すると、メインMOSFET212を流れる電流Imが略ゼロまで低下する。すなわち、メインMOSFET212がオフする。
以上に説明したように、スイッチング回路210によれば、電位Vsigを制御することによって、メインMOSFET212をスイッチングさせることができる。
また、電位Vsigには、例えば、図9に示すプラスのサージ290が重畳する場合がある。スイッチング回路210では、サージ290によって電位Vsigが極端に高いプラスの電位となっても、ダイオード216に逆電圧が印加されることでダイオード216がオフ状態となる。このため、メインMOSFET212のゲートにプラスのサージが印加されることを防止することができる。このため、SiC基板に形成されているメインMOSFET212のゲート閾値が変動することを防止することができる。また、サージ290は、制御MOSFET214のゲートに印加される。しかしながら、制御MOSFET214は、nチャネル型であり、かつ、ポリシリコン半導体層に形成されている。このため、制御MOSFET214のゲートに極端に高い電位が印加されても、制御MOSFET214のゲート閾値はほとんど変動しない。したがって、スイッチング回路210では、電位Vsigにプラスのサージが重畳しても、回路の特性はほとんど変化しない。したがって、メインMOSFET212を安定してスイッチングさせることができる。
なお、上述した実施例1、2においては、ダイオード16がpnダイオードであった。しかしながら、ダイオード16は、ショットキーバリアダイオード等、その他のダイオードであってもよい。
また、上述した実施例1、2においては、pチャネル型のMOSFET14、212がプラスの閾値を有していた。しかしながら、MOSFET14、212がマイナスの閾値を有していてもよい。
以下は、本明細書が開示するスイッチング回路の構成である。制御MOSFETは、シリコン半導体層に形成されていることが好ましい。このような構成によれば、制御MOSFETのゲート閾値が変動することを防止することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの1つの目的を達成すること自体で技術有用性を持つものである。
10:スイッチング回路
12:メインMOSFET
14:制御MOSFET
16:ダイオード
20:高電位配線
22:低電位配線
24:信号配線
26:マイナス配線

Claims (2)

  1. スイッチング回路であって、
    チャネル型が第1導電型であり、SiC半導体層に形成されているメインMOSFETと、
    チャネル型が第2導電型であり、ソースが前記メインMOSFETのゲートに接続されている制御MOSFETと、
    前記メインMOSFETと前記制御MOSFETのうちのチャネル型がn型である方のMOSFETのゲートにカソードが接続されており、前記メインMOSFETと前記制御MOSFETのうちのチャネル型がp型である方のMOSFETのゲートにアノードが接続されているダイオード、
    を有するスイッチング回路。
  2. 前記制御MOSFETが、シリコン半導体層に形成されている請求項1のスイッチング回路。
JP2014209138A 2014-10-10 2014-10-10 スイッチング回路 Active JP6329054B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014209138A JP6329054B2 (ja) 2014-10-10 2014-10-10 スイッチング回路
US15/508,219 US20170264282A1 (en) 2014-10-10 2015-08-21 Switching circuit
PCT/JP2015/004224 WO2016056164A1 (en) 2014-10-10 2015-08-21 Switching circuit
DE112015004648.8T DE112015004648T5 (de) 2014-10-10 2015-08-21 Schaltkreis

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014209138A JP6329054B2 (ja) 2014-10-10 2014-10-10 スイッチング回路

Publications (2)

Publication Number Publication Date
JP2016081963A JP2016081963A (ja) 2016-05-16
JP6329054B2 true JP6329054B2 (ja) 2018-05-23

Family

ID=54064542

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014209138A Active JP6329054B2 (ja) 2014-10-10 2014-10-10 スイッチング回路

Country Status (4)

Country Link
US (1) US20170264282A1 (ja)
JP (1) JP6329054B2 (ja)
DE (1) DE112015004648T5 (ja)
WO (1) WO2016056164A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20160183L (fi) * 2016-07-14 2016-07-15 Artto Mikael Aurola Parannettu puolijohdekokoonpano

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4837414Y1 (ja) * 1969-02-03 1973-11-07
US3777216A (en) * 1972-10-02 1973-12-04 Motorola Inc Avalanche injection input protection circuit
US4492883A (en) * 1982-06-21 1985-01-08 Eaton Corporation Unpowered fast gate turn-off FET
US4853563A (en) * 1987-04-10 1989-08-01 Siliconix Incorporated Switch interface circuit for power mosfet gate drive control
JP3180409B2 (ja) * 1992-02-24 2001-06-25 日産自動車株式会社 半導体装置
JPH06244413A (ja) * 1993-02-22 1994-09-02 Hitachi Ltd 絶縁ゲート型半導体装置
JP3751796B2 (ja) * 2000-06-02 2006-03-01 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
ATE520186T1 (de) * 2001-03-16 2011-08-15 Sofics Bvba Strukturen zum schutz vor elektrostatischen entladungen für schnelle technologien mit gemischten und ultraniedrigen spannungsversorgungen
US7282739B2 (en) * 2002-04-26 2007-10-16 Nissan Motor Co., Ltd. Silicon carbide semiconductor device
JP5560519B2 (ja) * 2006-04-11 2014-07-30 日産自動車株式会社 半導体装置及びその製造方法
WO2009121775A2 (de) * 2008-04-01 2009-10-08 Bauhaus-Universität Weimar Verfahren und beleuchtungsvorrichtung zur optischen kontrastverstärkung
JP2011165749A (ja) * 2010-02-05 2011-08-25 Panasonic Corp 半導体装置
JP5961865B2 (ja) * 2010-09-15 2016-08-02 ローム株式会社 半導体素子
US9453886B2 (en) * 2011-04-21 2016-09-27 Renesas Electronics Corporation Switch circuit, selection circuit, and voltage measurement device
KR101926607B1 (ko) * 2012-09-28 2018-12-07 삼성전자 주식회사 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 장치의 클램핑 방법

Also Published As

Publication number Publication date
US20170264282A1 (en) 2017-09-14
JP2016081963A (ja) 2016-05-16
WO2016056164A1 (en) 2016-04-14
DE112015004648T5 (de) 2017-07-06

Similar Documents

Publication Publication Date Title
US10153275B2 (en) Method of operating an IGBT having switchable and non-switchable diode cells
JP6201422B2 (ja) 半導体装置
JP5861787B2 (ja) 半導体素子の駆動装置、半導体装置
JP5454146B2 (ja) 逆導通半導体素子の駆動方法と半導体装置及び給電装置
US9172356B2 (en) High side gate driver, switching chip, and power device
WO2011089837A1 (ja) 複合型半導体装置
WO2013065247A1 (ja) 半導体装置
JP5343904B2 (ja) 半導体装置
US9059329B2 (en) Power device with integrated Schottky diode and method for making the same
US9490244B2 (en) Integrated circuit comprising a clamping structure and method of adjusting a threshold voltage of a clamping transistor
US10296033B2 (en) Substrate voltage control circuit
JP5716619B2 (ja) 半導体装置
JP2012222393A (ja) スイッチング回路
US20160126723A1 (en) Protection circuit of semiconductor device
JP2007288774A (ja) 低スイッチング損失、低ノイズを両立するパワーmos回路
JP6542174B2 (ja) 半導体装置及び半導体装置の制御方法
JP6329054B2 (ja) スイッチング回路
TWI566509B (zh) 切換式轉換器以及升壓裝置
JP2015177094A (ja) 半導体装置
US20140055192A1 (en) Saturation current limiting circuit topology for power transistors
TW201838191A (zh) 半導體裝置及其充電系統
US8963576B2 (en) Increased transition speed switching device driver
CN106849924B (zh) 一种集成光触发一体化igbt结构及设计方法
CN111293175A (zh) 具有集成钳位二极管的半导体器件
JP2007188567A (ja) 半導体装置およびその駆動方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170613

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180327

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180419

R151 Written notification of patent or utility model registration

Ref document number: 6329054

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250