JP2007188567A - 半導体装置およびその駆動方法 - Google Patents
半導体装置およびその駆動方法 Download PDFInfo
- Publication number
- JP2007188567A JP2007188567A JP2006004294A JP2006004294A JP2007188567A JP 2007188567 A JP2007188567 A JP 2007188567A JP 2006004294 A JP2006004294 A JP 2006004294A JP 2006004294 A JP2006004294 A JP 2006004294A JP 2007188567 A JP2007188567 A JP 2007188567A
- Authority
- JP
- Japan
- Prior art keywords
- junction diode
- voltage
- node
- semiconductor device
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 64
- 238000000034 method Methods 0.000 title claims description 27
- 230000015556 catabolic process Effects 0.000 claims description 22
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 abstract description 17
- 238000009792 diffusion process Methods 0.000 description 28
- 230000001681 protective effect Effects 0.000 description 13
- 239000000758 substrate Substances 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 7
- 239000002184 metal Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Images
Landscapes
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【解決手段】半導体素子Aと半導体素子の帯電を防止する保護素子Bとを備える。半導体素子は第1の入力線Vin1と接続されており、半導体素子と第1の入力線との間に位置する第1のノードN1と接地電位との間に保護素子が接続されている。保護素子は、第1のノードと接地電位との間に、第1のノード側から順に互いに逆向きに直列接続された第1のPN接合ダイオードD1および第2のPN接合ダイオードD2と、第1のPN接合ダイオードと第2のPN接合ダイオードとの接続点である第2のノードN2にドレインが接続され、接地電位にソースが接続され、第2の入力線Vin2にゲートが接続されたMIS型トランジスタT1とからなる。
【選択図】図1
Description
製造工程中においては配線加工のドライエッチング等のプラズマプロセスにより、ワード線は帯電状態となる。
(書き込みゲート電圧)―(PN接合の拡散電位)
=10V−0.7V
=9.3V
となる。そして、書き込み動作が終了しても、ノードN102の電位すなわち第1のPN接合ダイオードD101のカソードの電位は、ノードN102の寄生容量に書き込み動作時に充電された電荷が蓄えられていることから、一時的に正の高電圧VppからPN接合の拡散電位を引いた電位(Vpp−0.7V)のままの状態となる。さらに、その状態で消去動作に切り替わると、ノードN101の電位すなわち第1のPN接合ダイオードD101のアノードの電位は消去ゲート電圧である負の高電圧Vbbとなる。従って、第1のPN接合ダイオードD101には、正の高電圧VppからPN接合の拡散電位を引いた電位と消去ゲート電圧とを差し引いた電圧(Vpp−0.7V−Vbb)が逆方向に印加された状態となる。表1を例に用いると、ノードN102の電位は先に示した通り9.3Vであり、ノードN101の電位は消去ゲート電圧である−10Vであることから、第1のPN接合ダイオードD101の逆方向に一時的にかかる電圧は、
(ノードN102の電位)−(ノードN101の電位)
=9.3V−(−10V)
=19.3V
となる。
Vin2 第2の入力線
D1 第1のPN接合ダイオード
D2 第2のPN接合ダイオード
N1 入力線Vin1と半導体素子との中間ノード
N2 第1のPN接合ダイオードD1と第2のPN接合ダイオードD2との中間ノード
T1 トランジスタ
1 P型基板
2 フィールド酸化膜
3 N型ウェル
4 P型ウェル
5 p+拡散層
6 n+拡散層
7 コンタクト
8 メタル配線
9 トランジスタT1のドレイン
10 トランジスタT1のソース
11 トランジスタT1のゲート
Vin 入力線
D101 第1のPN接合ダイオード
D102 第2のPN接合ダイオード
N101 入力線Vinと半導体素子との中間ノード
N102 第1のPN接合ダイオードD101と第2のPN接合ダイオードD102との中間ノード
101 P型基板
102 フィールド酸化膜
103 P型ウェル
104 N型ウェル
105 p+拡散層
106 n+拡散層
107 コンタクト
108 メタル配線
Claims (6)
- 第1の入力線と接続された半導体素子と、前記半導体素子と前記第1の入力線との間に位置する第1ノードと接地電位との間に接続され、前記半導体素子の帯電を防止する保護素子とを備えた半導体装置であって、
前記保護素子は、前記第1のノードと前記接地電位との間に、前記第1のノード側から順に逆向きに直列接続された第1のPN接合ダイオードおよび第2のPN接合ダイオードと、
前記第1のPN接合ダイオードと第2のPN接合ダイオードとの接続点である第2のノードにドレインが接続され、前記接地電位にソースが接続され、第2の入力線にゲートが接続されたトランジスタとからなることを特徴とする半導体装置。 - 請求項1記載の半導体装置を駆動する半導体装置の駆動方法であって、
前記トランジスタをオフにした状態で前記第1の入力線に第1の極性の電圧を印加する第1工程と、
前記第1工程の後、前記第1の入力線を接地電位に接続する第2工程と、
前記第2工程の後、前記トランジスタをオンにした状態で前記第1の入力線に第2の極性の電圧を印加する第3工程とを含む半導体装置の駆動方法。 - 前記第1の極性の電圧に対して前記第1のPN接合ダイオードが順方向である請求項2記載の半導体装置の駆動方法。
- 前記第2の極性の電圧に対して前記第1のPN接合ダイオードが逆方向である請求項2記載の半導体装置の駆動方法。
- 前記第1の極性の電圧の絶対値は前記第2のPN接合ダイオードの接合耐圧よりも低い請求項2記載の半導体装置の駆動方法。
- 前記第2の極性の電圧の絶対値は前記第1のPN接合ダイオードの接合耐圧よりも低い請求項2記載の半導体装置の駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006004294A JP2007188567A (ja) | 2006-01-12 | 2006-01-12 | 半導体装置およびその駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006004294A JP2007188567A (ja) | 2006-01-12 | 2006-01-12 | 半導体装置およびその駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007188567A true JP2007188567A (ja) | 2007-07-26 |
Family
ID=38343626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006004294A Ceased JP2007188567A (ja) | 2006-01-12 | 2006-01-12 | 半導体装置およびその駆動方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007188567A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012209526A (ja) * | 2011-03-30 | 2012-10-25 | Renesas Electronics Corp | 半導体集積回路 |
CN106432705A (zh) * | 2009-09-15 | 2017-02-22 | 堺化学工业株式会社 | 制造聚酯用的缩聚催化剂和使用其的聚酯的制造方法 |
CN113517012A (zh) * | 2020-04-10 | 2021-10-19 | 美光科技公司 | 半导体装置保护电路和相关联的方法、装置和系统 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001057389A (ja) * | 1999-06-18 | 2001-02-27 | Saifun Semiconductors Ltd | 半導体装置の製造中に荷電効果を最小限にするための方法および回路 |
JP2002043446A (ja) * | 2000-05-19 | 2002-02-08 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
JP2002261239A (ja) * | 2001-02-28 | 2002-09-13 | Sharp Corp | 不揮発性半導体メモリ装置の昇圧回路 |
JP2005203668A (ja) * | 2004-01-19 | 2005-07-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
2006
- 2006-01-12 JP JP2006004294A patent/JP2007188567A/ja not_active Ceased
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001057389A (ja) * | 1999-06-18 | 2001-02-27 | Saifun Semiconductors Ltd | 半導体装置の製造中に荷電効果を最小限にするための方法および回路 |
JP2002043446A (ja) * | 2000-05-19 | 2002-02-08 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
JP2002261239A (ja) * | 2001-02-28 | 2002-09-13 | Sharp Corp | 不揮発性半導体メモリ装置の昇圧回路 |
JP2005203668A (ja) * | 2004-01-19 | 2005-07-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106432705A (zh) * | 2009-09-15 | 2017-02-22 | 堺化学工业株式会社 | 制造聚酯用的缩聚催化剂和使用其的聚酯的制造方法 |
JP2012209526A (ja) * | 2011-03-30 | 2012-10-25 | Renesas Electronics Corp | 半導体集積回路 |
CN113517012A (zh) * | 2020-04-10 | 2021-10-19 | 美光科技公司 | 半导体装置保护电路和相关联的方法、装置和系统 |
US11823731B2 (en) | 2020-04-10 | 2023-11-21 | Micron Technology, Inc. | Semiconductor device protection circuits, and associated methods, devices, and systems |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9054577B2 (en) | Charge pump and method of biasing deep N-well in charge pump | |
US7643258B2 (en) | Methods and apparatus for electrostatic discharge protection in a semiconductor circuit | |
JP3647434B2 (ja) | チャージポンプ回路 | |
US10447257B2 (en) | Semiconductor device | |
US11652409B2 (en) | Stage protection in multi-stage charge pumps | |
KR100767136B1 (ko) | 불휘발성 반도체 기억 장치 | |
JP2007188567A (ja) | 半導体装置およびその駆動方法 | |
US11462903B2 (en) | Electrostatic discharge (ESD) circuit capable of protecting internal circuit from being affected by ESD zapping | |
JP2006203748A (ja) | 駆動回路 | |
US9064552B2 (en) | Word line driver and related method | |
US8742829B2 (en) | Low leakage digital buffer using bootstrap inter-stage | |
US6812774B2 (en) | Method and apparatus for generating a high voltage | |
JP6406947B2 (ja) | 集積回路装置、表示パネルドライバ、表示装置、及び昇圧方法 | |
JP2009231650A (ja) | 半導体集積回路 | |
US10333295B2 (en) | Electrostatic protection circuit and integrated circuit | |
KR100278725B1 (ko) | 제1전압 부스팅 회로를 가진 집적회로 | |
US20070177329A1 (en) | Voltage clamping circuits using MOS transistors and semiconductor chips having the same and methods of clamping voltages | |
KR100323869B1 (ko) | 플래쉬메모리셀의소거방법및회로 | |
JP2004055134A (ja) | フラッシュメモリのロウデコーダ及びロウデコーダを用いたフラッシュメモリセルの消去方法 | |
KR100908516B1 (ko) | 플래쉬 메모리 소자용 고전압 생성기 | |
JP2009169749A (ja) | ソフトスタート回路 | |
JP2008299917A (ja) | 半導体装置及びその制御方法 | |
KR100304000B1 (ko) | 반도체메모리및반도체메모리용소거방법 | |
JP6298240B2 (ja) | 半導体装置及びその消去方法 | |
JP2006340497A (ja) | 降圧回路および電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080821 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20110124 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20110228 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110412 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110610 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111115 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20120327 |