KR100304000B1 - 반도체메모리및반도체메모리용소거방법 - Google Patents

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Abstract

플로팅 게이트를 갖는 메모리셀은 제 1 도전형의 반도체 기판 상에 형성되며 반도체 기판으로 형성된 제 2 도전형의 깊은 웰과 상기 깊은 웰 내에 형성된 제 2 도전형의 얇은 웰을 갖는 영역으로 배치된다. 플로팅 게이트로부터 전자를 방출하는 소거 작동은 제어 게이트단자를 접지 전압으로 설정하고 소오스 단자 (S) 를 VPP로 설정함으로써 터널링 현상을 사용하여 수행된다. 깊은 웰 및 얇은 웰은 시간 (t1) 에서 VCC가 인가되며 소오스 단자는 시간 t1 으로부터 소정의 시간이 경과된 후, 시간 (t2) 에서 VPP가 공급된다.

Description

반도체 메모리 및 반도체 메모리용 소거방법{A SEMICONDUCTOR MEMORY AND AN ERASING METHOD FOR THE SEMICONDUCTOR MEMORY}
본 발명은 불휘발성 반도체 메모리에 관한 것이며, 특히 MOS 플래시 메모리 소거 방법에 관한 것이다.
도 2 는 종래 기술에 따르는 플로팅 게이트 구조를 갖는 플래시 메모리셀의 단면도이다. 플래시 메모리셀은 반도체 기판 (31), 드레인 (34), 소오스 (35) 제어 게이트 (36) 및 플로팅 게이트 (37) 를 구비한다. 단자 D, S, G 및 B 는 각각 드레인 (34), 소오스 (35), 제어 게이트 (36) 및 반도체 기판 (31) 에 전압을 인가하기 위한 전압단자이다.
도 2 에 도시된 구조를 갖는 채널 열전자형 플래시 메모리는 열전자 현상을 사용하여 플로팅 게이트 (37) 로 전자를 주입시켜서 기록 (writing) 을 수행하며 플로팅 게이트 (37) 내의 전자를 인출함으로써 소거 (erasing) 를 실행한다.
도 2 에 도시된 구조의 플래시 메모리에서, 제 1 소거 방법은 단자 E 와 G 각각을 접지전위(이하 GND 라 서술함) 로 설정하고, 단자 S 를 제 1 포지티브 전위(이하 VPP라 서술함) 로 설정하고, 단자 D 를 개방(개방 상태) 되게 유지하여서, 터널전류를 발생하고, 플로팅 게이트 (37) 로부터 소오스 (35) 로 전자를 방출하는 단계를 구비한다. 또한, 제 2 소거 방법은 단자 G 를 네가티브 전위(이하 VER로 서술함) 로 설정하고, 단자 S 를 제 2 포지티브 전위(이하 VCC로 서술함) 로 설정하고, 단자 B 를 GND 로 설정하며, 단자 D 를 개방상태로 유지함으로써 터널 전류를 발생시켜서, 전자를 플로팅 게이트 (37) 에서 소오스 (35) 로 방출하는 단계를 구비한다. 여기서 GND < VCC< VPP로 가정한다.
그러나, 도 2 의 제 1 소거 방법에 있어서, 소오스 전위 (35:VPP) 와, 반도체 기판 전위 (31:GND) 사이에서의 전위차가 크기 때문에, 소오스 (35) 와 반도체 기판 (31) 사이에서 열전자 현상에 의하여 전하가 생성되어서, 상기 전하는 대역간 터널링에 의하여, 반도체 기판 (31) 상에 형성된 산화막으로 도입되는 문제점을 가지고 있다.
또한, 도 2 의 제 2 소거 방법에서는, 소오스 (35) 와 반도체 기판 (31) 사이의 전위차를 감소시킬 수 있는데, 이것은 네가티브 전압 (VER) 을 발생하는 회로를 부가적으로 요구한다는 문제점을 발생시킨다.
상술된 종래 기술의 문제점을 극복하기 위하여, 일본 특개평 4-229655 호(이하 '공보 1' 로 서술) 와 일본 특개평 5-343700 호(이하 '공보 2' 로 서술) 에 개시된 기술이 개발되었다.
도 3 은 공보 1 에 개시되어 있는 플래시 메모리셀의 단면도이다. 도 3 에 도시된 플래시 메모리셀은 반도체 기판 (41), 상기 반도체 기판 (41) 과 반대도전형의 깊은 웰 (deep well : 42), 반도체 기판과 동일한 도전형의 얕은 웰 (shallow :43), 드레인 (44), 소오스 (45), 제어 게이트 (46) 및 플로팅 게이트 (47) 를 구비한다. 또한, 단자 (D, S, G 및 BB) 는 각각 드레인 (44), 소오스 (45), 제어 게이트 (46) 및 반도체 기판 (41) 에 전압을 인가하는 전위단자이다. 단자 (DW 및 W) 는 깊은 웰 (42) 과 얕은 웰 (43) 각각에 전압을 인가하기 위한 전압단자이며, 단자 (W) 는 도 2 의 단자 (B) 에 대응된다.
도 3 에 도시된 구조의 플래시 메모리셀에서 제 1 소거 방법은 단자 (D 와 S) 를 개방 상태로 유지하고, 단자 (G 와 BB) 를 GND 로 설정하고, 단자 W 및 DW 로 VPP를 인가하며, 플로팅 게이트 (47) 로부터 반도체 기판 (41) 으로 전자를 배출하는 단계를 구비한다. 이것은 소오스 (45) 와 반도체 기판 (41) 사이의 대역간 터널링을 방지한다. 또한, 제 2 소거 방법은, Journal of Solid State Circuit, Vol. 127, No.11 November 1992 : pp 1547-1553 에 개시된 것과 같이, 반도체 기판 (41)(단자 BB) 전위를 VCC로 설정하여 제어 게이트 (46)(단자 G) 로 VER을 인가한다.
그러나, 공보 1 의 제 1 소거 방법에서, 깊은 웰 (42) 과 얕은 웰 (43) 로 VPP를 인가하는 경우에, 반도체 기판 (41) 과 웰 (42, 43) 사이의 내전압이 문제가 된다. 제 2 종래 기술의 제 2 소거 방법은 선행된 종래 기술에서의 제 2 소거 방법과 동일하게 네가티브 전압 (VER) 을 발생하기 위한 회로를 부가적으로 요구하는 문제점이 있다.
종래 기술 공보 2 의 소거 방법은 단자 (D 및 DW) 를 개방상태로 설정하여 단자 (G, BB) 를 GND 로 유지하고, 단자 W 에는 VCC로, 단자 S 는 VPP로, 단자 G 및 BB 는 도 3 의 GND 로 설정한다. 공보 2 의 종래 기술은, 단자 W 를 VCC로 설정함으로써, 소오스 (45) 와 반도체 기판 (41) 사이의 전위차를 감소시켜서, 대역간 터널링을 방지한다. 공보 2 에 도시된 소거 방법은 네가티브 전위 (VER) 를발생하기 위한 회로를 요구하지 않는 등의 장점을 갖는다.
그러나, 본 발명자는 공보 2 의 소거 방법이 다음의 구조하에서 설명되는 문제점을 발생한다는 것을 발견하였다.
실리콘 기판 상에 형성된 MOS 트랜지스터는 4-단자 소자이며, 여기서 전압이 기판으로 또한 인가된다. 전압을 기판으로 인가하기 위한 콘택은 트랜지스터 근처에 형성된다. 그러나, 실제적으로, 메모리는, 칩을 효율적으로 사용하기 위하여 메모리셀이 조밀하게 정렬되도록 배치되기 때문에, 콘택은 메모리셀 어레이의 외주에 배치된다. 상기 상황은 또한 삼중 웰 구조의 메모리에서도 동일하다. 그런 구조는 도 4 에 도시되어 있다.
도 4a 및 도 4b 는 관련 기술에서의 삼중 웰 구조의 플래시 메모리를 보여준다. 도 4a 는 플래시 메모리의 단면도이며, 도 4b 는 플래시 메모리의 각 부분에 공급되는 전압 파형을 보여준다. 도 4a 에 도시된 삼중 웰 구조의 플래시 메모리셀은 반도체 기판 (21), 상기 반도체 기판 (21) 의 반대 도전형의 깊은 웰 (22), 상기 반도체 기판 (21) 과 동일한 도전형의 얕은 웰 (23), 드레인 (241, 242), 소오스 (251, 252), 제어 게이트 (261, 262) 및 플로팅 게이트 (271, 272) 를 구비한다. 또한, 단자 (D, S, G 및 BB) 는 각각 드레인 (241, 242), 소오스 (251, 252), 제어 게이트 (261, 262) 및 반도체 기판 (21) 에 전압을 인가하기 위한 전압단자이다. 단자 (DW 및 W) 는 깊은 웰 (22) 과 얕은 웰 (23) 각각으로 전압을 인가하기 위한 단자이며, 단자 (W) 는 도 2 의 단자 B 에 대응된다. 저항 (r) 은 웰 (23)의 저항성분을 나타내며, 커패시터 (c) 는 반도체 기판 (21) 과 웰 (23) 사이의 기생용량 성분을 나타낸다.
드레인 (241), 소오스 (251), 제어 게이트 (261) 및 플로팅 게이트 (271) 를 구비하는 제 1 메모리셀은 웰 (메모리셀 어레이) 의 단부에 형성된다. 드레인 (242), 소오스 (252), 제어 게이트 (262) 및 플로팅 게이트 (272) 를 구비하는 제 2 메모리셀은 웰 (메모리셀 어레이) 의 중앙부에 형성된다.
관련 기술에 도시된 반도체 기판 (21), 깊은 웰 (22) 및 얕은 웰 (23) 을 구비하는 구조는, 불순물의 도핑량이 작기 때문에, 높은 저항을 갖는다. 따라서, 도 4a 에 도시된 것처럼, 전압이 웰 (22 및 23) 로 인가될 때, 메모리셀 어레이의 중앙부에 있는 제 2 메모리셀의 반도체 기판의 일부분 Y 에서는, 저항 (r) 과 기생용량 (c) 에 의하여, 메모리셀 어레이의 단부에 있는 제 1 메모리셀의 반도체 기판의 일부분 X 에서와 비교하여, 전위 변화에 지연이 발생한다. 도 4b 에 도시된 것처럼, 소거 전압 (VPP및 VCC) 이 소오스 (251, 252 : 단자 S) 와 웰 (22, 23 : 단자 W, DW) 에 동시에 인가될 때, Y 에서의 기판 전위의 상승은 X 에서의 기판 전위의 상승과 비교하여 지연된다. 상기 전압차는 부분 Y 에서의 얕은 웰 (23) 과 소오스 (252) 사이에서 증가되어서 대역간 터널링의 발생 가능성을 일으킨다. 또한 이것은 소거되지 않을 가능성을 증가시킬 수도 있다.
본 발명의 목적은 삼중 웰 구조를 갖는 플래시 메모리의 소거시에, 대역간 터널링을 억제하기 위한 방법을 제공하는 것이다.
도 1(a) 는 본 발명의 제 1 실시예의 플래시 메모리의 단면도이며, 도 1(b) 는 도 1(a) 에 도시된 플래시 메모리의 각 부분에 공급되는 각 전압을 보여준다.
도 2 는 종래의 플래시 메모리셀의 단면도이다.
도 3 은 종래의 플래시 메모리셀의 단면도이다.
도 4a 는 관련 기술의 플래시 메모리셀의 단면도이며, 도 4b 는 도 4a 에 도시된 플래시 메모리의 각 부분에서 공급되는 각 전압을 보여준다.
* 도면의 주요부분에 대한 부호의 설명 *
1, 21, 31, 41 : 반도체 기판 2, 22, 42 : 깊은 웰
3, 23, 42 : 얕은 웰 42, 241, 242, 34, 44 : 드레인
51, 52, 251, 252, 35, 45 : 소오스
61, 62, 261, 262, 36, 46 : 제어 게이트
71, 72, 271, 272, 37, 47 : 플로팅 게이트
기판, 플로팅 게이트, 제어 게이트 및 본 발명의 상기 기판 상에 형성된 소오스를 갖는 반도체 메모리용 소거 방법은, 기판에 제 1 전압을 인가하는 단계와, 상기 제 1 전압을 기판에 인가한 후에 제 1 전압보다 더 높은 제 2 전압을 소오스로 인가하는 단계를 구비한다.
본 발명의 플로팅 게이트를 갖는 반도체 메모리는, 기판, 상기 기판 상에 형성된 소오스, 기판으로 제 1 전압을 인가하는 제 1 전압인가 회로와, 소오스로 제 1 전압보다 높은 제 2 전압을 인가하는 제 2 전압인가 회로를 구비하며, 제 2 전압은, 제 1 전압을 기판에 인가한 후에 소오스로 인가된다.
본 발명의 반도체 메모리 장치는, 제 1 도전형의 반도체 기판, 상기 반도체 기판에 형성된 제 2 도전형의 제 1 웰, 상기 제 1 웰 상에 형성된 제 1 도전형의 제 2 웰, 및 제 1 제어 게이트와 제 1 확산 영역을 갖는 제 1 메모리셀을 구비하며, 확산영역에는, 제 2 웰에 제 2 전압보다 낮은 제 1 전압을 공급한 후에, 제 2 전압이 공급된다.
상술된 것처럼, 본 발명에 따르는 반도체 메모리에서, 메모리셀은 메모리셀 어레이의 반도체 기판내의 국부 전위차가 소거된 후에 소거되기 때문에, 이것은 예를 들어 국부적인 대역간 터널링에 의해 발생되는 소거 편차를 억제할 수 있다.
본 발명의 상술된 목적, 장점 및 특성과 그 밖의 다른 목적, 장점 및 특성은 첨부된 도면과 함께 다음의 설명으로부터 명확하게 될 수 있다.
본 발명의 제 1 실시예는 도 1(a) 및 도 1(b) 에 의해서 설명된다.
도 1(a) 에 도시된 삼중 웰 구조의 플래시 메모리는, 예를 들어 P 도전형을갖는 반도체 기판 (1) 과, 반도체 기판 (1) 에 반대되는 도전형, 예를 들어, N 형의 깊은 웰 (2) 과, 반도체 기판 (1) 과 동일한 도전형, 예를 들어, P 형의 얕은 웰 (3) 과, 예를 들어 N 형의 드레인 (41, 42) 과, 예를 들어, N 형의 소오스 (51, 52) 와, 제어 게이트 (61, 62) 와, 플로팅 게이트 (71, 72) 를 구비한다. 또한, 단자 (D, S, G 및 BB) 는 각각 드레인 (41, 42), 소오스 (51, 52), 제어 게이트 (61, 62) 및 반도체 기판 (1) 으로 전압을 인가하기 위한 전압단자이다. 단자 (S) 는 전압 공급 회로 (VSC2) 와 접속하여 소오스 (51) 로 공급 전압 (VCC및 VPP) 을 공급한다. 단자 (DW 및 W) 는 각각 깊은 웰 (2) 과 얕은 웰 (3) 로 전압을 공급하기 위한 전압 단자이며, 단자 (W) 는 도 2 의 단자 B 에 대응된다. 단자 (DW 및 W) 는 전압공급회로 (VSC1) 와 접속되어서, 웰 (2,3) 로 전압 (VCC) 을 공급한다. 도 1(a) 에서, 메모리셀을 둘러싸는 웰 (2,3) 은 모든 소거 유닛 상에 배치된다.
본 발명의 개념을 설명하기 위하여 도 2 에 도시된 메모리셀에 본 발명의 방법을 적용하는 것이 우선 설명된다. 이러한 경우, 제 1 소거 전압, 예를 들어 3.3V 인 VCC가, 시간 t1 시의 제 1 소거 작동으로서 기판 (31) 의 백 게이트 단자 (B) 에 공급된다. 이 때에, 드레인 (34) 은 개방되며, 게이트 단자 (G) 에는 GND 가 공급된다. 그런 후, 소정의 시간이 경과된 후, 제 2 소거 전압 (VPP), 예를 들어 15V 가 시간 (t2) 에서 소오스 (35) 의 소오스 단자 (S) 로 인가된다.
반도체 메모리의 또다른 실시예에 따르면, 도 1(a) 에 도시된 삼중웰 구조가있다. 도 1(a) 에 도시된 구조의 플래시 메모리용 소거방법이 설명된다.
우선, 단자 (S, W, DW) 는 접지전위 (GND) 로 설정되어서, X 와 Y 부분에서 전압전위는 접지접위 (GND) 가 된다. 이러한 설정은 회로 (VSC1 및 VSC2) 에 의해서 확립될 수도 있다.
시간 (t1) 에서, 제 1 소거전압으로서 VCC, 예를 들어 3.3V 는 웰 (2, 3) 을 위한 회로 (VSC1) 에 의해서 단자 W, DW 로 인가된다. 웰 2 뿐만 아니라 웰 3 을 위한 이러한 공급은 전류가 P 형의 웰 (3) 로부터 N 형의 웰 (2) 로 흐르는 것을 방지하는 효과가 있다. 한편, 도 4a 에 도시된 메모리에서, 웰 (23) 에는 전압 (VCC) 이 공급되나, 웰 (22) 은 개방상태에 있다. P 형의 웰 (23)에서 웰 (22) 로 흐르는 순방향 전류는 문제가 된다. 소오스 단자 (S) 는 회로 (VSC2) 에 의해서 3.3 V 등의 전압 (VCC) 이 공급된다. 만일 단자 (W) 에 전압 (VCC) 이 공급될 때, 소오스 단자 (S) 에 접지전위 (GND) 가 여전히 공급된다면, 순방향 전류는 웰 (3) 에서 소오스 (51) 로 흐른다. 그러므로 소오스 단자 (S) 로 공급되는 전압은, 시간 (t1) 에서, 접지전압 (GND) 에서 전압 (VCC) 로 변화된다. 소오스 (51) 는 개방될 수도 있어서, 소오스 (51) 의 전압은, 소오스 (51) 와 순방향 접속된 웰 (3) 로 공급된 전압에 의해서, 거의 전압 (VCC) 으로 증가한다. 상기 설정은 회로 (VSC2) 에 의해서 확립될 수도 있다. 단자 (G, BB) 에는 접지전위 (GND) 가 공급되며, 드레인 단자 (D) 는 개방 상태가 된다.
그런 후, 시간 (t1) 으로부터 소정의 시간이 경과된 후에, 제 2 소거전압으로서 VPP, 예를 들어, 약 15 V 가 시간 t2 에서 회로 VSC2 에 의해서 소오스(51, 52) 단자 (S) 로 인가된다. 상기 소정의 시간은 웰 (3) 에 관련된 기생용량 (c) 과 단자 (W) 에서 메모리셀 어레이의 중앙부 근처의 메모리셀까지의 저항 (r) 에 의해서 결정된 충전 시상수 (t=∑(r·c)) 보다 크도록 정의된다. 이것은 종래 기술에 나타낸 기판 전위에서의 편차를 소거할 수 있고, 모든 셀이 동일한 조건에서 소거될 수 있기 때문에, 소거기능에서의 편차는 감소된다. 상기 시상수 (t) 는 설계시에 전체 웰 상의 부하를 분포정수회로로 분할함으로써 계산되며, t1 및 t2 는 지연회로(도시되지 않음) 에 의해서 작성된다. 상기 지연회로는 종래기술에서 설명했던 것처럼 네가티브 전압 (VER) 을 발생시키는 회로와 비교하여 크기가 작고, 통상적인 지연 회로가 그들을 위하여 사용될 수 있기 때문에, 새로운 회로를 부가적으로 제공하기 위한 프로그램을 고려할 필요가 없다.
상기 실시예에서, 메모리셀은 모든 소거 유닛 상에 배치된 웰내에 형성되며, 모든 웰상의 기생용량 (c) 과 저항 (r) 이 감소되며, 충전 시상수 (t) 가 감소되고, t1 및 t2 사이의 간격이 감소될 수 있으며 소거시간이 크게 확대되지 않는다.
또한, 상기 실시예에서, 전압 (VCC) 는 전압 (VPP) 이 소오스 (51) 로 공급되기 전에 웰 (2, 3 ; 단자 W, DW) 로 우선적으로 인가되기 때문에, 웰 (3) 과 순방향 접합에 있는 소오스 (51) 의 소오스 전위가 거의 (VCC) 로 증가되어서, 소거전압 (VPP) 을 소오스 (51)(단자 S) 로 인가할 경우에, 전압의 상승 시간을 단축할 수 있는 장점을 제공한다. 즉, 상승 주기는, 소오스 (51) 의 전압이 전압 (VCC) 에서전압 (VPP) 으로 증가할 때의 주기이며, 접지전압 (GND) 에서 전압 (VPP) 으로 증가할 때의 주기는 아니다.
상술된 것처럼, 본 발명에 따라서, 전압을 웰 단자로 우선 인가하고, 소정의 시간 후에, 소거전압 (VPP) 이 소오스 단자로 인가된다. 그러므로, 소거전압 (VPP) 은, 기판 전위가 모든 소거 유닛 상의 메모리셀 어레이 내의 모든 셀에 대하여 동일하게 된 후에, 인가될 수 있다. 따라서, 소거에 대한 조건은 균일하게 되며, 밴드간 터널링의 발생 등에 의해서 발생된, 소거 이후의 한계값의 편차가 감소될 수 있다.
본 발명은 상술된 실시예에 한정되지 않으며, 본 발명의 정신과 영역을 벗어나지 않는 범위에서 수정되고 변화될 수도 있다.

Claims (15)

  1. 기판 상에 형성된, 플로팅 게이트와, 제어 게이트와, 소오스를 각각 구비하는 복수의 반도체 메모리용 소거방법에 있어서,
    상기 기판에 제 1 전압을 인가하는 단계와,
    상기 제 1 전압을 상기 기판에 인가한 후에, 상기 제 1 전압보다 높은 제 2 전압을 상기 소오스로 인가하는 단계를 구비하고,
    상기 제 2 전압은, 상기 제 1 전압이 상기 기판에 인가될 때로부터 소정의 시간이 지연된 때에 상기 소오스로 인가되며, 상기 시간 지연은 상기 각 반도체 메모리에 관한 상기 기판의 전압전위가 상기 제 1 전압과 거의 동일하게 상승되는 때의 시간에 대응되는 것을 특징으로 하는 반도체 메모리용 소거방법.
  2. 제 1 항에 있어서, 상기 제 1 전압은, 상기 제 1 전압이 상기 기판으로 인가될 때 소오스로 인가되는 것을 특징으로 하는 반도체 메모리용 소거방법.
  3. 제 1 도전형의 반도체 기판과,
    상기 반도체 기판에 형성된 제 2 도전형의 제 1 웰과,
    상기 제 1 웰 상에 형성된 제 1 도전형의 제 2 웰과,
    제 1 제어 게이트와 제 1 확산영역을 갖는 제 1 메모리셀과,
    제 2 제어 게이트와 제 3 확산영역을 포함하는 제 2 메모리셀과,
    상기 제 1 메모리셀과 상기 제 1 웰의 표면 사이에 있는 상기 제 2 웰 상에 배치되어 있는, 상기 제 2 웰로 제 2 소거 전압을 인가하기 위한 단자를 구비하며,
    상기 확산영역에는, 상기 제 2 웰에 제 2 소거 전압보다 낮은 제 1 소거 전압이 공급된 후에 상기 제 2 소거 전압이 공급되고,
    상기 제 2 메모리셀은, 상기 제 1 메모리셀과 비교하여 상기 제 2 웰의 에지로부터 더 멀리 배열되며,
    상기 제 1 메모리셀은 상기 단자와 상기 제 2 메모리셀 사이에 배치되고,
    제 2 웰에 전압이 인가되는 때부터 제 1 확산 영역에 전압이 인가될 때까지의 기간은, 제 2 메모리셀에 대한 제 2 웰에 전달된 전위가 제 1 메모리셀에 대한 제 2 웰에 전달된 전위와 동일할 때까지의 기간인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 제 1 웰에는, 상기 제 2 웰에 상기 제 2 전압이 공급된 후에, 상기 제 2 전압이 공급되는 것을 특징으로 하는 반도체 메모리 장치
  5. 제 4 항에 있어서, 상기 제 1 메모리셀은 제 2 확산영역을 구비하며, 상기 반도체 기판과 상기 제어 게이트에는 접지전압을 공급하며, 상기 제 2 확산영역은, 상기 제 1 전압이 상기 제 2 웰로 인가될 때, 개방상태인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항에 있어서, 상기 제 1 메모리셀은 상기 제 2 웰의 주변측에 배치되며, 상기 제 2 메모리셀은 상기 제 2 웰의 중앙측에 배치되며, 상기 단자는 상기 제 2 웰의 주변에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 제 1 전압 및 제 2 전압은 양의 전압인 것을 특징으로 하는 반도체 장치.
  8. 제 3 항에 있어서, 상기 제 1 전압 및 제 2 전압은 양의 전압인 것을 특징으로 하는 반도체 장치.
  9. 제 1 도전형의 반도체 기판, 상기 반도체 기판에 형성된 제 2 도전형의 깊은 웰, 상기 깊은 웰의 중심에 형성된 상기 제 1 도전형의 얕은 웰, 상기 얕은 웰에 형성되는 플로팅 게이트와 제어 게이트 단자와 드레인 단자와 소스 단자를 갖는 플로팅게이트 구조의 메모리 셀을 구비하는 반도체 메모리에 있어서,
    상기 제어 게이트 단자의 전위를 접지전위로 하고 상기 소스단자의 전위를 제 1 양의 전위로 함으로써 터널 현상을 이용하여 상기 플로팅 게이트로부터 전자를 방출하는 소거동작을 행할 때, 상기 소거동작의 순서는, 제 1 시간에 상기 얕은 웰에 제 1 양의 전위를 인가하는 제 1 동작과, 상기 제 1 시간으로부터 일정 시간이 경과된 제 2 시간에 상기 소스단자에 상기 제 1 양의 전위보다 높은 제 2 양의 전위를 인가하는 제 2 의 동작을 포함하는 것을 특징으로 하는 반도체 메모리.
  10. 제 9 항에 있어서, 상기 메모리셀은 소거단위로 상기 얕은 웰 영역에 배치되고, 상기 제 1 동작은 상기 제 1 시간에 상기 깊은 웰에 상기 제 1 양의 전위를 인가하는 것을 포함하는 것을 특징으로 하는 반도체 메모리.
  11. 제 10 항에 있어서, 상기 일정 시간은 상기 얕은 웰에 상기 제 1 양의 전위가 공급되는 때부터 소거 단위마다 메모리 셀의 전체에 대하여 상기 제 1 양의 전위가 동등하게 될 때까지의 시간인 것을 특징으로 하는 반도체 메모리.
  12. 제 1 도전형의 반도체 메모리, 상기 반도체 기판에 형성된 제 2 도전형의 깊은 웰, 상기 깊은 웰의 중심에 형성된 상기 제 1 도전형의 얕은 웰, 상기 얕은 웰에 형성된 메모리 셀의 상기 제 2 도전형의 소스 영역을 구비하고,
    상기 얕은 웰에 제 1 양의 소거 전압을 공급한 후 상기 소스 영역에 상기 제 1 소거 전압보다 높은 제 2 양의 소거 전압을 공급하는 것을 특징으로 하는 반도체 메모리.
  13. 제 12 항에 있어서, 상기 제 1 도전형은 P 형이고 상기 제 2 도전형은 N 형인 것을 특징으로 하는 반도체 메모리.
  14. 제 13 항에 있어서, 상기 메모리 셀은 제어 게이트를 구비하고, 상기 얕은웰에 제 1 소거 전압이 공급되고 있을 때 상기 제어 게이트에는 접지전위가 공급되는 것을 특징으로 하는 반도체 메모리.
  15. 제 12 항에 있어서, 상기 제 2 소거전압은, 소거 단위마다 메모리 셀의 전체에 대하여 상기 제 1 소거전압이 동등하게 공급된 후 상기 메모리 셀의 상기 소스 영역에 공급되는 것을 특징으로 하는 반도체 메모리.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW477065B (en) * 2001-01-30 2002-02-21 Ememory Technology Inc Manufacturing method of flash memory cell structure with dynamic-like write-in/erasing through channel and its operating method
JP3883391B2 (ja) * 2001-02-28 2007-02-21 シャープ株式会社 不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置
US6876582B2 (en) * 2002-05-24 2005-04-05 Hynix Semiconductor, Inc. Flash memory cell erase scheme using both source and channel regions
US6795348B2 (en) * 2002-05-29 2004-09-21 Micron Technology, Inc. Method and apparatus for erasing flash memory
CN101504866B (zh) * 2008-02-04 2011-05-11 力晶半导体股份有限公司 集成电路与放电电路

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730076A (ja) * 1993-07-13 1995-01-31 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその動作制御方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63249375A (ja) * 1987-04-06 1988-10-17 Oki Electric Ind Co Ltd 半導体記憶装置のデ−タ消去方法
JPH04229655A (ja) 1990-06-26 1992-08-19 Mitsubishi Electric Corp 不揮発性半導体記憶装置における消去方式
JP3074939B2 (ja) 1992-06-09 2000-08-07 セイコーエプソン株式会社 不揮発性半導体装置
US5349220A (en) * 1993-08-10 1994-09-20 United Microelectronics Corporation Flash memory cell and its operation
JPH08263992A (ja) * 1995-03-24 1996-10-11 Sharp Corp 不揮発性半導体記憶装置の書き込み方法
JP3328463B2 (ja) * 1995-04-06 2002-09-24 株式会社日立製作所 並列型不揮発性半導体記憶装置及び同装置の使用方法
JP3175665B2 (ja) * 1997-10-24 2001-06-11 日本電気株式会社 不揮発性半導体記憶装置のデータ消去方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730076A (ja) * 1993-07-13 1995-01-31 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその動作制御方法

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