JPH0555492A - 半導体装置 - Google Patents
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Abstract
変化する場合の不要な消費電流を削減し、さらにラッチ
アップ現象を防止する。 【構成】P型半導体基板上に設けられたN型ウェル領域
102と、このN型ウェル領域102内のP型ウェル領
域103は、これらウェル領域の電圧を高レベルにする
場合はP型MOSFET MP11が導通状態となりN
型ウェル領域102はN型不純物拡散領域104から、
P型ウェル領域103はP型不純物拡散領域105Bか
らそれぞれ高レベルに変化し、低レベルにする場合はN
型MOSFET MN11が導通状態となりP型ウェル
領域103はP型不純物拡散領域105Aから、N型ウ
ェル領域102はN型不純物拡散領域104Dからそれ
ぞれ低レベルに変化するので、これらウェルの接合部分
が順方向バイアスになることはない。
Description
半導体基板上に形成されたウェル領域の電圧を変化させ
る手段を有する半導体装置に関する。
込みおよび消去が可能なフラッシュメモリ(Flash
Memory)がある。
ーナル・オブ・ソリッド・ステートサーキット誌(IE
EE JOURNAL OF SOLID−STATE
CIRCUITS)」第25巻,第5号,1990
年,10月,第1147頁−1151頁に所載の論文、
「アン・80−ns・1−Mb・フラッシュ・メモリ・
ウィズ・オンチップ・イレイズ/イレイズ・ベリファイ
・コントローラ(An80−ns 1−Mb Flas
h Memory With On−ChipEras
e/Erase−Verify Controlle
r)」にフラッシュメモリが示されている。これは図9
に示すようにP型シリコン基板1にドレインとソースと
して機能するN型不純物拡散領域2A,2Bを設け、さ
らにP型シリコン基板1上に絶縁膜5により外部から電
気的に絶縁された浮遊ゲート3とメモリ素子をスイッチ
ング制御する制御ゲート4が設けられている。また、浮
遊ゲートと基板間には一般にトンネル酸化膜と呼ばれ、
厚さ10nm前後の酸化シリコン膜が形成されている。
このメモリ素子へ情報の書込みを行う場合は、メモリ素
子の制御ゲートとドレインを高電圧にし、ソースを接地
電圧とし、ホットキャリア注入により浮遊ゲートに電子
を注入し、情報の消去を行う場合は、メモリ素子の制御
ゲートを接地電位、ドレインを浮遊状態、ソースを高電
圧とし、F−Nトンネリング(ファウラ−ノルドハイム
・トンネリング(Fowler−Nordheim t
unneling))により浮遊ゲートの電子を放出し
て行なう。このメモリ素子の特性は、図10に示す電流
特性図のように、メモリ素子が消去状態の時は曲線I1
のように低い制御ゲート電圧で電流が流れ、書込み状態
の時は曲線I2 のように高い制御ゲート電圧を印加しな
いと電流が流れないので、このしきい値電圧の変化を利
用して情報の書込みを行なう。
ては、ソースに印加する電圧はソースを形成するN型不
純物拡散領域の接合耐圧以上は加えられず、場合によっ
ては所望の消去特性を得られない場合がある。そのため
メモリ素子を形成した基板を高電圧として消去する方式
もある。実際には、半導体装置の基板全体を高電圧とす
ると、同一基板上の他の回路が動作しなくなるので、図
11に示すような構造で消去を行うことになる。
面図であり、図11(b)は図11(a)のX−X線断
面図である。
域102を形成し、このN型ウェル領域102内にP型
ウェル領域103を形成し、メモリ素子のドレインおよ
びソースとして機能するN型不純物拡散領域104Bと
104CをP型ウェル領域103に形成し、メモリ素子
の浮遊ゲート108と制御ゲート109を形成し、P型
ウェル領域103にP型不純物拡散領域105Aを形成
し、N型ウェル領域にN型不純物拡散領域104Aを形
成し、N型とP型の不純物拡散領域104A,104
B,104C,105Aはそれぞれフィールド酸化膜1
06で分離され、金属配線層110A,110C,11
0Dは層間絶縁膜107上に形成され、金属配線層11
0Aは、コンタクト孔120Aと120BでN型不純物
拡散領域104AとP型不純物拡散領域105Aと電気
的に接続され、金属配線層110Cは、コンタクト孔1
20Cでメモリ素子のドレインとして機能するN型不純
物拡散領域104Bと電気的に接続され、金属配線層1
10Dはコンタクト孔120Dでメモリ素子のソースと
して機能するN型不純物拡散領域104Cと電気的に接
続する。
属配線層110Aに、同図には図示していないが、制御
回路により高電圧を印加することにより、N型ウェル領
域102およびP型ウェル領域103が高電圧になり、
消去が行なわれる。
従来例では、消去時に、N型ウェル領域102はN型不
純物拡散領域104A部分から高電圧が印加され、P型
ウェル領域103はP型不純物拡散領域105A部分か
ら高電圧が印加されるが、N型ウェル領域102とP型
ウェル領域103の比抵抗や接合容量等が異なる場合に
は、N型ウェル領域102とP型ウェル領域103が接
地電圧から高電圧に変化する過程において、N型ウェル
領域102とP型ウェル領域103の接合部分における
電圧関係が、P型ウェル領域103側が高電圧、N型ウ
ェル領域102側が低電圧という順方向バイアスとな
り、P型ウェル領域103からN型ウェル領域102を
介し、P型シリコン基板101に正孔が注入されること
になる。すると不要な消費電流の増加を招く欠点があ
り、さらにP型シリコン基板に注入された正孔により、
他の相補型MOSFETで形成された回路がラッチアッ
プ現象を起すなどの欠点がある。
していないが、一般的にはメモリ素子をマトリックス状
に複数配置するため、N型ウェル領域102と、P型ウ
ェル領域103は非常に大きくなるが、N型ウェル領域
102とP型ウェル領域103が低電圧から高電圧に変
化する場合の速度をある程度そろえて、この部分の接合
部が順方向バイアスとなることを防止しようとすると、
N型ウェル領域102とP型ウェル領域103に電圧を
印加するN型不純物拡散領域104AとP型不純物拡散
領域105Aを多数設ける必要があり、半導体装置のサ
イズが大きくなる欠点もある。
P(またはN)型半導体基板の表面部に形成されたN
(またはP)型ウェル領域と、前記N(またはP)型ウ
ェル領域内に形成されたP(またはN)型ウェル領域
と、前記P(またはN)型ウェル領域に形成されたN
(またはP)チャネル型絶縁ゲート電界効果トランジス
タと、前記N(またはP)型ウェル領域に形成された第
1のN(またはP)型不純物拡散領域と、前記P(また
はN)型ウェル領域に形成された第1のP(またはN)
型不純物拡散領域を有し、前記第1のN(またはP)型
不純物拡散領域に所定期間正(または負)電圧を供給す
る第1のパルスと、前記第1のパルスの立上り(または
立下り)以後に立上り(または立下り)かつ前記第1の
パルスの立下り(または立上り)以前に立下り(または
立上り)、前記第1のP(またはN)型不純物拡散領域
に供給される第2のパルスを発生するウェル電圧制御回
路を有している。
る。
実施例を示す半導体チップの平面図、図1(b)は図1
(a)に示した半導体チップのウェル領域の電圧を変化
させるウェル電圧制御回路の回路図、図2は図1(a)
のX−X線断面図である。
面部にN型ウェル領域102を形成し、このN型ウェル
領域102内にP型ウェル領域103を形成し、メモリ
素子のドレインおよびソースとして機能するN型不純物
拡散領域104Bと104CをP型ウェル領域103に
形成し、メモリ素子の浮遊ゲート108と制御ゲート1
09を形成し、P型ウェル領域103にP型不純物拡散
領域105Aを形成し、N型ウェル領域102に第1の
N型不純物拡散領域104Aを形成し、P型ウェル領域
103の第1のP型不純物拡散領域105Aと異なる位
置に第2のP型不純物拡散領域105Bを形成し、N型
ウェル領域102の第1のN型不純物拡散領域104A
と異なる位置に第2のN型不純物拡散領域104Dを形
成し、N型とP型の不純物拡散領域104A,104
B,104C,104D,105A,105Bはそれぞ
れフィールド酸化膜106で分離され、金属配線層11
0A,110B,110C,110D,110Eは層間
絶縁膜107上に形成され、金属配線層110Aはコン
タクト孔120Aで第1のN型不純物拡散領域104A
と電気的に接続され、金属配線層110Bはコンタクト
孔120Bで第1のP型不純物拡散領域105Aと電気
的に接続され、金属配線層110Cはコンタクト孔12
0Cでメモリ素子のドレインとして機能するN型不純物
拡散領域104Bと電気的に接続され、金属配線層11
0Dはコンタクト孔120Dでメモリ素子のソースとし
て機能するN型不純物拡散領域104Cと電気的に接続
され、金属配線層110Eはコンタクト孔120Eおよ
び120Fで第2のP型不純物拡散領域150Bおよび
第2のN型不純物拡散領域104Dと電気的に接続され
る。
SFET MP11のソースを電源電圧端子VCCに接続
し、ドレインは制御回路の第1の出力端V110Aとし、図
1(a)の金属配線層110Aに接続された第1の供給
回路と、N型MOSFETMN11のソースを接地電圧
端子GNDに接続し、ドレインはウェル電圧制御回路の
第2の出力端V110Bとし、図1(a)の金属配線層11
0Bに接続された第2の電圧供給回路とを有し、P型M
OSFET MP11とN型MOSFETMN11のゲ
ートは制御信号端子VA が接続される。
参照して説明する。
ルであり、P型MOSFET MP11は非導通状態、
N型MOSFET MN11は導通状態であり、N型ウ
ェル領域102とP型ウェル領域103はN型MOSF
ET MN11により、共に接地電圧GNDとする。時
間t11において制御信号VA が高レベルから低レベルに
変化すると、N型MOSFET MN11は非導通状態
になり、P型MOSFET MP11は導通状態にな
る。すると第1の出力端V110Aおよび第1の出力端V
110Aが金属配線層110Aにより接続される第1のN型
不純物拡散領域104Aの電圧(第1のパルス)は高電
圧になり、N型ウェル領域102も第1のN型不純物拡
散領域104Aを介して高電圧に変化していく、このN
型ウェル領域102の電圧が高電圧に変化していく過程
において、高電圧が供給される第1のN型不純物拡散領
域104Aと異なる位置に設けられた第2のN型不純物
拡散領域104Dの電圧V104Dも時間t11から少し遅れ
て時間t12より高電圧に変化していく。第2のN型不純
物拡散領域104DとP型ウェル領域103領域に設け
られた第2のP型不純物拡散領域105Bは金属配線層
110Eにより電気的に接続されているので、第2のP
型不純物拡散領域105Bの電圧V105Bも時間t12より
高電圧に変化してゆき、P型ウェル領域103の電圧は
第2のP型不純物拡散領域105Bを介して高電圧に変
化してゆき、P型ウェル領域103の第2のP型不純物
拡散領域105Bと異なる位置に設けられた第1のP型
不純物拡散領域105Aの電圧V105Aは時間t12より遅
れて時間t13から高電圧に変化してゆき、時間t14で電
源電圧VCCと同電圧となる。ここで、第2のN型不純物
拡散領域104Dを、N型ウェル領域102の第1のN
型不純物拡散領域104Aから最も離れ、N型ウェル領
域102を低電圧から高電圧に変化する場合に、最も電
圧上昇の遅い位置に設けられているので、N型ウェル領
域102とP型ウェル領域103の電圧を低電圧から高
電圧に変化させる場合にこのN型ウェル領域102とP
型ウェル領域103の接合部分が順方向バイアスになる
ことは無い。
ベルから高レベルに変化すると、P型MOSFET M
P11は非導通状態になり、N型MOSFET MN1
1は導通状態になる。すると第2の出力端V110Bおよび
第2の出力端V110Bが金属配線層110Bにより接続さ
れる第1のP型不純物拡散領域105Aの電圧(第2の
パルス)は低電圧になり、P型ウェル領域103も第1
のP型不純物拡散領域105Aを介して低電圧に変化し
ていく。このP型ウェル領域103の電圧が低電圧に変
化していく過程において、低電圧が供給される第1のP
型不純物拡散領域105Aと異なる位置に設けられた第
2のP型不純物拡散領域105Bの電圧V105Bも時間t
15から少し遅れて時間t16より低電圧に変化していく。
第2のP型不純物拡散領域105BとN型ウェル領域に
設けられた第2のN型不純物拡散領域104Dは金属配
線層110Eにより電気的に接続されているので、第2
のN型不純物拡散領域104Dの電圧V104Dも時間t16
より低電圧に変化してゆき、N型ウェル領域102の電
圧は第2のN型不純物拡散領域104Dを介して低電圧
に変化してゆき、N型ウェル領域102の第2のN型不
純物拡散領域104Dと異なる位置に設けられた第1の
N型不純物拡散領域104Aの電圧V104Aは時間t16よ
り遅れて時間t17から低電圧に変化してゆき、時間t18
で接地電圧GNDと同電圧となる。ここで第2のP型不
純物拡散領域105BをP型ウェル領域103上で第1
のP型不純物拡散領域105Aから最も離れ、P型ウェ
ル領域103を高電圧から低電圧に変化する場合に、最
も電圧下降の遅い位置に設けられているので、N型ウェ
ル領域102とP型ウェル領域103の電圧を高電圧か
ら低電圧に変化させる場合に、このN型ウェル領域10
2とP型ウェル領域103の接合部分が順方向バイアス
になることは無い。
圧供給回路の出力端(V110A)と第2の電圧供給回路の
出力端(V110B)の間にはN型ウェル領域102の寄生
抵抗とP型ウェル領域103の寄生抵抗とが直列に入っ
ている(接続手段)ことになる。
実施例を示す半導体チップの平面図であり、図4(b)
は第2の実施例におけるウェル電圧制御回路の回路図で
ある。
純物拡散領域104DとP型不純物拡散領域105Bと
コンタクト孔120E,120Fと金属配線層110E
を除いている以外は同様の構造を有する。
SFET MP21のソースを電源電圧VCCに接続し、
ドレインはウェル電圧制御回路の第1の出力端V110Aと
し、図4(a)の金属配線層110Aに接続された第1
の電圧供給回路と、N型MOSFET MN21のソー
スを接地電圧端子GNDに接続し、ドレインはウェル電
圧制御回路の第2の出力V110Bとし、図4(a)の金属
配線層110Bに接続された第2の電圧供給回路とを有
し、P型MOSFET MP21とN型MOSFET
MN21のゲートは制御信号端VA が接続される。さら
にウェル電圧制御回路の第1の出力端V110Aと第2の出
力端V110Bの間に抵抗素子RI(接続手段)を設けてい
る。
参照して説明する。
ルであり、P型MOSFET MP21は非導通状態、
N型MOSFET MN21は導通状態であり、N型ウ
ェル領域102とP型ウェル領域103はN型MOSF
ET MN21により、共に接地電圧GNDとする。
から低レベルに変化すると、N型MOSFET MN2
1は非導通状態になり、P型MOSFET MP21は
導通状態になる。すると第1の出力端V110Aおよび第1
の出力端V110Aが金属配線層110Aにより接続される
第1のN型不純物拡散領域104Aの電圧V104Aは高電
圧になり、N型ウェル領域102も第1のN型不純物拡
散領域104Aを介して高電圧に変化していく。一方P
型ウェル領域103は第1のP型不純物拡散領域105
Aを介して高電圧に変化していくが、この第1のP型不
純物拡散領域105Aに接続される第2の出力端V110B
はP型MOSFET MP21と抵抗素子R1を介して
高電圧に変化するため、その変化する速度は遅くなり、
時間t22で電源電圧VCCまで上昇する。次に時間t23に
おいて制御信号VA が低レベルから高レベルに変化する
と、P型MOSFET MP21は非導通状態になり、
N型MOSFET MN21は導通状態になる。すると
第2の出力端V110Bおよび第2の出力端V110Bが金属配
線層110Bにより接続される第1のP型不純物拡散領
域105Aの電圧V105Aは低電圧になり、P型ウェル領
域103も第1のP型不純物拡散領域105Aを介して
低電圧に変化してゆく。一方N型ウェル領域102は第
1のN型不純物拡散領域104Aを介して低電圧に変化
していくが、この第1のN型不純物拡散領域104Aに
接続される第1の出力端V110Aは、N型MOSFET
MN21と抵抗素子R1を介して低電圧に変化するた
め、その変化する速度は遅くなり、時間t24で接地電圧
GNDに低下する。ここで抵抗素子R1の抵抗値を適切
に設計し、第1の出力V110Aと第2の出力V110Bの電圧
が変化する速度を変えることによって、N型ウェル領域
102とP型ウェル領域103の電圧を変化する場合
に、その接合部分が順方向バイアスになることを防止で
きる。
路の出力端を結ぶ接続手段をメモリアレーが設けられた
ウェルの寄生抵抗を利用したものであるが、第2の実施
例では、メモリアレーとは別の場所に抵抗素子R1とし
て設けたものであり、抵抗値を自由に設定できる利点が
ある。なお、抵抗素子は拡散抵抗素子でもよいし、多結
晶シリコン膜を用いた抵抗素子でもよい。
ェル電圧制御回路を示す回路図である。このウェル電圧
制御回路では図4(b)のウェル電圧制御回路における
抵抗素子R1をディプリーションN型MOSFET M
N32に変更し、このディプリーションN型MOSFE
T MN32のドレインを第1の出力端V110Aに接続
し、ソースとゲートを第2の出力端V110Bに接続するこ
とで定電流源として動作する。この制御回路の動作は図
4(b)に示した制御回路と同様であるが、抵抗素子と
して適当な素子がない場合はディプリーションN型MO
SFETを用いることが可能で、また抵抗素子を例えば
N型不純物拡散領域で形成する時に抵抗値を大きく設計
する場合には、半導体装置上に広い面積を必要とする
が、抵抗素子と同様の効果をディプリーションN型MO
SFETで実現する場合は、ゲート長とゲート幅を適切
に設定することで、比較的小さな領域で実現できる利点
がある。
ル電圧制御回路を示す回路図である。このウェル電圧制
御回路では2入力NAND回路NAND(第3の電圧供
給回路)の出力端を第1の出力端V110Aとし、1入力端
は制御信号VA (第1の制御信号)を、他の入力端には
制御信号VAが入力される遅延回路DELAYの出力端
VAD(第2の制御信号)が接続され、2入力NOR回路
NOR(第4の電圧供給回路)の出力端を第2の出力端
V110Bとし、1入力端には制御信号端VA を、他の入力
端には制御信号VA が入力される遅延回路DELAYの
出力端VADが接続される。この第1の出力端V110Aは図
4(a)の金属配線層110Aに接続され、第2の出力
端V110Bは金属配線層110Bに接続される。
参照して説明する。
回路DELAYの出力VADは高レベルであり、第1の出
力端V110Aは低レベル(第2の電圧(GND))、第2
の出力端V110Bは低レベルであり、N型ウェル領域10
2とP型ウェル領域103は共に低レベルすなわち接地
電圧GNDとする。
から低レベルに変化すると、2入力NAND回路NAN
Dはその一入力が低レベルになることで、第1の出力端
V110Aは高レベル(第1の電圧(VCC))になり、さら
に第1の出力端V110Aが金属配線層110Aにより接続
されるN型不純物拡散領域104Aの電圧V104Aは高電
圧になり、N型ウェル領域102もN型不純物拡散領域
104Aを介して高電圧に変化していく。その後、遅延
回路DELAYで設定した遅延時間tD 後に遅延回路D
ELAYの出力VADは低レベルになる。すると2入力N
OR回路NORの2入力が共に低レベルになることで、
第2の出力端V110Bは高レベルになり(時間t32)、さ
らに第2の出力端V110Bが金属配線層110Bにより接
続されるP型不純物拡散領域105Aの電圧V105Aは高
電圧になり、P型ウェル領域103もP型不純物拡散領
域105Aを介して高電圧に変化していく。次に時間t
33において制御信号VA が低レベルから高レベルに変化
すると、2入力NOR回路NORはその1入力が高レベ
ルになることで、第2の出力端V110Bは低レベルにな
り、さらに第2の出力端V110Bが金属配線層110Bに
より接続されるP型不純物拡散領域105Aの電圧V
105Aは低電圧になり、P型ウェル領域103もP型不純
物拡散領域105Aを介して低電圧に変化していく。そ
の後、遅延回路DELAYで設定した遅延時間tD 後に
遅延回路DELAYの出力VADは高レベルになる。する
と2入力NAND回路NANDの2入力が共に高レベル
になることで、第1の出力端V110Aは低レベルになり
(時間t34)、さらに第1の出力端V110Aが金属配線1
10Aにより接続されるN型不純物拡散領域104Aの
電圧V104Aは低電圧になり、N型ウェル領域102もN
型不純物拡散領域104Aを介して低電圧に変化してい
く。
路DELAYを設けることで、N型ウェル領域102と
P型ウェル領域103の電圧を変化する時に時間差が設
けられるので、N型ウェル領域102とP型ウェル領域
103の電圧を変化させる場合に、その接合部分におけ
る電圧関係が順方向バイアスにならないように、遅延回
路DELAYの遅延時間tD を設定すればよい。
電圧として外部から供給される電源電圧VCCとしている
が、半導体装置内部で昇圧回路により発生した電源電圧
VCCよりも高い電圧であってもよい。
よいことは当業者にとって明らかなことである。
はN)型半導体基板の表面部に形成されたN(または
P)型ウェル領域と、前述N(またはP)型ウェル領域
内に形成されたP(またはN)型ウェル領域と、前述P
(またはN)型ウェル領域に形成されたN(またはP)
チャネル型絶縁ゲート電界効果トランジスタと、前述の
N(またはP)型ウェル領域に形成された第1のN(ま
たはP)型不純物拡散領域と、前述のP(またはN)型
ウェル領域に形成された第1のP(またはN)型不純物
拡散領域を有し、前述の第1のN(またはP)型不純物
拡散領域に所定期間正(または負)電圧を供給する第1
のパルスと、前述の第1のパルスの立上り(または立下
り)以後に立上り(または立下り)かつ前述の第1のパ
ルスの立下り(または立上り)以前に立下り(または立
上り)、前述の第1のP(またはN)型不純物拡散領域
に供給される第2のパルスを発生するウェル電圧制御回
路を有しているので、第1のN(またはP)型不純物拡
散領域および第1のP(またはN)型不純物拡散領域を
介してP(またはN)型ウェル領域およびN(または
P)型ウェル領域の電圧を変化させる場合に、その電圧
の変化過程において、2つのウェル領域の接合部分にお
ける電圧関係が順方向バイアスにならないように電圧を
変化させることができ、上述の電圧を変化させる過程に
おいて、半導体基板中に正孔が注入され不要な消費電流
が増加したり、他の相補型MOSFETで形成された回
路がラッチアップ現象を起すことはなく、またこれらの
ウェル領域が大きな場合においても、接合部分における
順方向バイアスを防止するため、ウェル電位供給用の不
純物拡散領域を多数設ける必要もなく、半導体装置のサ
イズが大きくなることもない。
(a))とウェル電圧と制御回路の回路図(図1
(b))である。
である。
(a))およびウェル電圧制御回路の回路図(図4
(b))である。
圧波形図である。
回路の回路図である。
回路の回路図である。
である。
ラッシュメモリのメモリ素子を示す断面図である。
である。
図(図11(b))である。
Claims (7)
- 【請求項1】 P(またはN)型半導体基板の表面部に
形成されたN(またはP)型ウェル領域と、前記N(ま
たはP)型ウェル領域内に形成されたP(またはN)型
ウェル領域と、前記P(またはN)型ウェル領域に形成
されたN(またはP)チャネル型絶縁ゲート電界効果ト
ランジスタと、前記N(またはP)型ウェル領域に形成
された第1のN(またはP)型不純物拡散領域と、前記
P(またはN)型ウェル領域に形成された第1のP(ま
たはN)型不純物拡散領域を有し、前記第1のN(また
はP)型不純物拡散領域に所定期間正(または負)電圧
を供給する第1のパルスと、前記第1のパルスの立上り
(または立下り)以後に立上り(または立下り)かつ前
記第1のパルスの立下り(または立上り)以前に立下り
(または立上り)、前記第1のP(またはN)型不純物
拡散領域に供給される第2のパルスを発生するウェル電
圧制御回路を有することを特徴とする半導体装置。 - 【請求項2】 ウェル電圧制御回路は、制御信号を受け
て第1の電圧を発生し、第1のN(またはP)型不純物
拡散領域に供給する第1の電圧供給回路と、前記制御信
号を受けて前記第1の電圧より低い第2の電圧を第1の
P(またはN)型不純物拡散領域に供給する第2の電圧
供給回路と、前記第1のN(またはP)型不純物拡散領
域と前記第1のP(またはN)型不純物拡散領域とを結
ぶ所定のインピーダンスを有する接続手段とを有し、前
記第1の電圧供給回路と前記第2の電圧供給回路とはい
ずれか一方が動作状態のとき他方は非動作状態である請
求項1記載の半導体装置。 - 【請求項3】 接続手段は、N(またはP)型ウェル領
域の第1のN(またはP)型不純物拡散領域と異なる位
置に形成された第2のN(またはP)型不純物拡散領域
と、P(またはN)型ウェル領域の第1のP(または
N)型不純物拡散領域と異なる位置に形成された第2の
P(またはN)型不純物拡散領域と、前記第2のN(ま
たはP)型不純物拡散領域と前記第2のP(またはN)
型不純物拡散領域とを接続する導電性配線層とを含んで
なる請求項2記載の半導体装置。 - 【請求項4】 接続手段は、第1の電圧供給回路の出力
端と第2の電圧供給回路の出力端との間に接続された抵
抗素子である請求項2記載の半導体装置。 - 【請求項5】 接続手段は、第1の電圧供給回路の出力
端と、第2の電圧供給回路の出力端との間に接続された
ディプリーションMOS型電界効果トランジスタである
請求項2記載の半導体装置。 - 【請求項6】 ウェル電圧制御回路は、第1の制御信号
および前記第1の制御信号を遅延させた第2の制御信号
を受けて第1の電圧および前記第1の電圧より低い第2
の電圧を切り換えて第1のN(またはP)型不純物拡散
領域に供給する第3の電圧供給回路と、前記第1の制御
信号および前記第2の制御信号を受けて前記第3の電圧
供給回路の出力より遅れて前記第2の電圧から前記第1
の電圧に切り換え前記第3の電圧供給回路の出力に先立
って前記第1の電圧から前記第2の電圧に切り換えてP
(またはN)型不純物拡散領域に供給する第4の電圧供
給回路とを有することを特徴とする半導体装置。 - 【請求項7】 MOS型電界効果トランジスタは、浮遊
ゲートと制御ゲートを有し、電気的に情報の書込み、お
よび消去が可能な記憶素子である請求項1記載の半導体
装置。
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Applications Claiming Priority (1)
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Publications (2)
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JPH0555492A true JPH0555492A (ja) | 1993-03-05 |
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ID=16624352
Family Applications (1)
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JP03212539A Expired - Lifetime JP3097200B2 (ja) | 1991-08-26 | 1991-08-26 | 半導体装置 |
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KR20000045475A (ko) * | 1998-12-30 | 2000-07-15 | 김영환 | 웰 바이어싱 트랜지스터 형성방법 |
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1991
- 1991-08-26 JP JP03212539A patent/JP3097200B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-25 US US07/934,275 patent/US5313086A/en not_active Expired - Lifetime
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