JPS609673B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS609673B2 JPS609673B2 JP52002622A JP262277A JPS609673B2 JP S609673 B2 JPS609673 B2 JP S609673B2 JP 52002622 A JP52002622 A JP 52002622A JP 262277 A JP262277 A JP 262277A JP S609673 B2 JPS609673 B2 JP S609673B2
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- transistors
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Links
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- 229910052710 silicon Inorganic materials 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は半導体記憶装置にかかり、とくに絶縁ゲート
型電界効果トランジスタを用いた集積回路に適用される
不揮発性メモ川こ関するものである。
型電界効果トランジスタを用いた集積回路に適用される
不揮発性メモ川こ関するものである。
絶縁ゲート型電界効果トランジスタ（以下トランジスタ
という）の絶縁ゲート膜中に半導体もしくは導体の浮遊
ゲートを設けた浮遊ゲート型メモリトランジスタ、浮遊
ゲートへの電荷蓄積で電気的特性を不揮発性に変化する
ことができるので、不揮発メモリとして多用されている
。
という）の絶縁ゲート膜中に半導体もしくは導体の浮遊
ゲートを設けた浮遊ゲート型メモリトランジスタ、浮遊
ゲートへの電荷蓄積で電気的特性を不揮発性に変化する
ことができるので、不揮発メモリとして多用されている
。
従来のこの種の不揮発性メモリトランジスタを用いた不
揮発性メモリの集積回路では、浮遊ゲートへの電荷蓄積
をＰＮ接合のアパランシェ降服、トンネル注入、電界放
出により制御する。しかし乍ら集積回路の汎用化におい
てこれらの現象を用いた電荷蓄積の制御は高電圧電源を
必要とするため好ましいものではない。この発明の目的
は低電圧駆動により不輝発性メモリ機能を行うことので
きる半導体記憶装置を提供することにある。
揮発性メモリの集積回路では、浮遊ゲートへの電荷蓄積
をＰＮ接合のアパランシェ降服、トンネル注入、電界放
出により制御する。しかし乍ら集積回路の汎用化におい
てこれらの現象を用いた電荷蓄積の制御は高電圧電源を
必要とするため好ましいものではない。この発明の目的
は低電圧駆動により不輝発性メモリ機能を行うことので
きる半導体記憶装置を提供することにある。
この発明によれば、行列マトクスの交点に浮遊ゲート型
メモリトラジスタを配置した半導体装置において、前記
トランジスタの制御ゲート電極を行線に結合し、列方向
にドレィンおよびソース領域が延び、且つ浮遊ゲート下
のチャンネル領域に基体領域の下方から注入電荷を放出
する書込用埋込領域が各列にそれぞれ設けられた半導体
言己億装置が得られる。
メモリトラジスタを配置した半導体装置において、前記
トランジスタの制御ゲート電極を行線に結合し、列方向
にドレィンおよびソース領域が延び、且つ浮遊ゲート下
のチャンネル領域に基体領域の下方から注入電荷を放出
する書込用埋込領域が各列にそれぞれ設けられた半導体
言己億装置が得られる。
この発明の半導体記憶装置は、記憶装置への情報書込時
に謙出時と同様に被選択行線と被選択ドレィン領域とを
被選択電圧を与え、且つ被選択列の埋込領域とトランジ
スタの基体領域とのＰＮ接合に順方向電流を選択的に生
ずる。
に謙出時と同様に被選択行線と被選択ドレィン領域とを
被選択電圧を与え、且つ被選択列の埋込領域とトランジ
スタの基体領域とのＰＮ接合に順方向電流を選択的に生
ずる。
順方向電流の発生はシリコンを用いたＰＮ接合で１ボル
ト程度の低電圧バイアスで起り、この傾向電流で生ずる
電荷が被選択ドレィン領域の近傍の空乏層中で加速され
て高エネルギー電荷となり、さらに被選択行線に引かれ
て絶縁ゲート膜中の浮遊ゲートに注入される。これらの
電荷移動は低電圧で行なわれるため従来の不揮発性メモ
リの欠点を除去することができる。次にこの発明の実施
例につき図を用いて説明する。
ト程度の低電圧バイアスで起り、この傾向電流で生ずる
電荷が被選択ドレィン領域の近傍の空乏層中で加速され
て高エネルギー電荷となり、さらに被選択行線に引かれ
て絶縁ゲート膜中の浮遊ゲートに注入される。これらの
電荷移動は低電圧で行なわれるため従来の不揮発性メモ
リの欠点を除去することができる。次にこの発明の実施
例につき図を用いて説明する。
第１図はこの発明の一実施例の回路図である。
この実施例は浮遊ゲート型メモリトランジスタＱ，．，
Ｑ，２，Ｑ２，，Ｑ２２を行列マトリクスに配置し、行
線Ｗ，にトランジスタＱ，．，Ｑ，２の制御ゲート電極
を接続し、行線Ｗ２にトランジスタＱ地Ｑ２２の制御ゲ
ート電極を接続する。列方向にはトランジスタＱ，．，
Ｑ幻のドレィンおよびソース領域がそれぞれ共通領域で
列線Ｄ，，Ｓ．を形成し、トランジスタＱ，２，Ｑ２２
のドレインおよびソース領域がそれぞれ共通領域で列線
Ｄ２，Ｓ２を形成する。又、各列のトランジスタのチャ
ンネル領域下の基体中に埋込領域があり埋込列線Ｕ，，
Ｊ２を形成している。ソース領域からの列線Ｓ，，Ｓ２
の端部には、藷出駆動Ｒへの情報議出信号の駆動で各列
線Ｓ，，Ｓ２のソース領域を基準電位（ＧＮＤ）とする
通常の絶縁ゲート型電界効果トランジスタのＱＲ１，Ｑ
Ｒ２が設けられる。各トランジスタには共通の基体領域
があり、基体電極ＳＵＢから所定のバイアスを受ける。
Ｎチャンネル型ＭＯＳ集積回路の標準的な製造工程で得
られるこの実施例では基体電極ＳＵＢと埋込列線とを基
準電位に対して−５Ｖにバイアスする。集積回路への印
加電源としては十１２Ｖ、十５Ｖ、ＯＶ、一５Ｖが標準
仕様で与えられ、この実施例においても被選択行線Ｗ２
に十１２Ｖ程度の選択信号を与え、被選択列線Ｄ２に十
Ｗ程度の選択信号を与える。情報書込時にはトランジス
タＱＲ，，ＱＲ２は遮断状態にあり、非選択の行列線Ｗ
，，Ｄ，は基準電位に保たれる。この状態で被選択列の
埋込列線Ｊ２を選択的に−７Ｖ‘こまで負バイアスを増
大すると、被選択行列線Ｗ２，Ｄ２の交点にあるメモリ
トランジスタＱ２２の浮遊ゲートは負電荷蓄積状態とな
る。謙出時に駆動信号を謙出騒動線Ｒに与え、埋込列縛
り，，Ｊ２を基体電位として行線Ｗ２、列線Ｄ２に書込
時と同様な選択信号を与えるとトランジスタＱ滋のゲー
ト閥値が正方向に転移しているため列線Ｄ２→列線Ｓ２
への電流流出が妨げられる。情報書込時に非選択にあっ
た行列交点のトランジスタＱ，．，Ｑ，２，Ｑ２，はい
ずれもそれぞれの行列線の駆動で列線Ｄ，，Ｄ２の電流
を観察することができる。第２図は第１図の実施例の集
積回路の断面図である。
Ｑ，２，Ｑ２，，Ｑ２２を行列マトリクスに配置し、行
線Ｗ，にトランジスタＱ，．，Ｑ，２の制御ゲート電極
を接続し、行線Ｗ２にトランジスタＱ地Ｑ２２の制御ゲ
ート電極を接続する。列方向にはトランジスタＱ，．，
Ｑ幻のドレィンおよびソース領域がそれぞれ共通領域で
列線Ｄ，，Ｓ．を形成し、トランジスタＱ，２，Ｑ２２
のドレインおよびソース領域がそれぞれ共通領域で列線
Ｄ２，Ｓ２を形成する。又、各列のトランジスタのチャ
ンネル領域下の基体中に埋込領域があり埋込列線Ｕ，，
Ｊ２を形成している。ソース領域からの列線Ｓ，，Ｓ２
の端部には、藷出駆動Ｒへの情報議出信号の駆動で各列
線Ｓ，，Ｓ２のソース領域を基準電位（ＧＮＤ）とする
通常の絶縁ゲート型電界効果トランジスタのＱＲ１，Ｑ
Ｒ２が設けられる。各トランジスタには共通の基体領域
があり、基体電極ＳＵＢから所定のバイアスを受ける。
Ｎチャンネル型ＭＯＳ集積回路の標準的な製造工程で得
られるこの実施例では基体電極ＳＵＢと埋込列線とを基
準電位に対して−５Ｖにバイアスする。集積回路への印
加電源としては十１２Ｖ、十５Ｖ、ＯＶ、一５Ｖが標準
仕様で与えられ、この実施例においても被選択行線Ｗ２
に十１２Ｖ程度の選択信号を与え、被選択列線Ｄ２に十
Ｗ程度の選択信号を与える。情報書込時にはトランジス
タＱＲ，，ＱＲ２は遮断状態にあり、非選択の行列線Ｗ
，，Ｄ，は基準電位に保たれる。この状態で被選択列の
埋込列線Ｊ２を選択的に−７Ｖ‘こまで負バイアスを増
大すると、被選択行列線Ｗ２，Ｄ２の交点にあるメモリ
トランジスタＱ２２の浮遊ゲートは負電荷蓄積状態とな
る。謙出時に駆動信号を謙出騒動線Ｒに与え、埋込列縛
り，，Ｊ２を基体電位として行線Ｗ２、列線Ｄ２に書込
時と同様な選択信号を与えるとトランジスタＱ滋のゲー
ト閥値が正方向に転移しているため列線Ｄ２→列線Ｓ２
への電流流出が妨げられる。情報書込時に非選択にあっ
た行列交点のトランジスタＱ，．，Ｑ，２，Ｑ２，はい
ずれもそれぞれの行列線の駆動で列線Ｄ，，Ｄ２の電流
を観察することができる。第２図は第１図の実施例の集
積回路の断面図である。
この図に示すように、行線Ｗ２を制御ゲート電極とする
メモリトランジスタＱ２，，Ｑ２２は、比抵抗１０００
−抑のＰ‐型シリコン単結晶基体２０１の一面に比抵抗
３０一肌で厚さ２〆のＰ型シリコンヱピタキシャル層２
０２を有する。これらの基板２０１とェピタキシャル層
２０２の境界には紙面に垂直に伸びるＮ＋型埋込領域Ｊ
，，Ｊ２があり、この領域上のェピタキシャル層の上面
にメモリトランジスタＱ２，，Ｑ２のチャンネル領域が
位遣する。チャンネル領域の両側にはそれぞれ接合深さ
約１〃のドレィン領域である列線Ｄ，，Ｄ２およびソー
ス領域である列線Ｓ，，Ｓ２があり、埋込領域Ｊ，，Ｊ
２と平行に伸びる。又、各トランジスタのチャンネル領
域上の絶縁ゲート膜中にはそれぞれ浮遊ゲート２０３，
２０４が設けられている。前述の選択書込動作において
、この実施例は埋込領域Ｊ２の負バイアスを深めると、
埋込領域Ｊ２とェピタキシャル層２０２とのＰＮ接合に
順方向電流を生じてェピタキシャル層中に多量の電子２
０５を注入する。この電子２０５の一部は逆バイアスさ
れるドレィン領域の列線Ｄ２に吸収されるが、一部はド
レィン接合近傍の空乏層中をゲート電界に引かれて走行
し、高エネルギー電子となって浮遊ゲート２０４に到達
し、浮遊ゲート２０４を負電荷蓄積状態となる。以上の
実施例は従来の２０Ｖを超える電圧印加の不揮発性メモ
リに比して低電圧の駆動信号が用いられるため、きわて
実用性が増大する。
メモリトランジスタＱ２，，Ｑ２２は、比抵抗１０００
−抑のＰ‐型シリコン単結晶基体２０１の一面に比抵抗
３０一肌で厚さ２〆のＰ型シリコンヱピタキシャル層２
０２を有する。これらの基板２０１とェピタキシャル層
２０２の境界には紙面に垂直に伸びるＮ＋型埋込領域Ｊ
，，Ｊ２があり、この領域上のェピタキシャル層の上面
にメモリトランジスタＱ２，，Ｑ２のチャンネル領域が
位遣する。チャンネル領域の両側にはそれぞれ接合深さ
約１〃のドレィン領域である列線Ｄ，，Ｄ２およびソー
ス領域である列線Ｓ，，Ｓ２があり、埋込領域Ｊ，，Ｊ
２と平行に伸びる。又、各トランジスタのチャンネル領
域上の絶縁ゲート膜中にはそれぞれ浮遊ゲート２０３，
２０４が設けられている。前述の選択書込動作において
、この実施例は埋込領域Ｊ２の負バイアスを深めると、
埋込領域Ｊ２とェピタキシャル層２０２とのＰＮ接合に
順方向電流を生じてェピタキシャル層中に多量の電子２
０５を注入する。この電子２０５の一部は逆バイアスさ
れるドレィン領域の列線Ｄ２に吸収されるが、一部はド
レィン接合近傍の空乏層中をゲート電界に引かれて走行
し、高エネルギー電子となって浮遊ゲート２０４に到達
し、浮遊ゲート２０４を負電荷蓄積状態となる。以上の
実施例は従来の２０Ｖを超える電圧印加の不揮発性メモ
リに比して低電圧の駆動信号が用いられるため、きわて
実用性が増大する。
又、実用的な浮遊ゲート型メモリトランジスタを用いた
記憶装置が２個のトランジスタを用いて単位セルを構成
しているのに比較して１トランジスタ／セル構成である
ためきわめて高い集積度を有する半導体記憶装置とする
ことができる。尚、実施例において、ェピタキシャル層
２０２の上面から基体電極２０６を導出するときにはこ
の発明は基板２０１にサファイアのような絶縁基板を用
いることができ、書込効率を改善することが可能となる
。
記憶装置が２個のトランジスタを用いて単位セルを構成
しているのに比較して１トランジスタ／セル構成である
ためきわめて高い集積度を有する半導体記憶装置とする
ことができる。尚、実施例において、ェピタキシャル層
２０２の上面から基体電極２０６を導出するときにはこ
の発明は基板２０１にサファイアのような絶縁基板を用
いることができ、書込効率を改善することが可能となる
。
又、各導電型や材料は必要に応じて変更可能である。
第１図はこの発明の一実施例の回路図、第２図は第１図
の実施例の集積回路構造の断面図である。 尚、図において、Ｑ，．，Ｑ，２，Ｑ２，，Ｑ滋はメモ
リトランジスタ、Ｗ，，Ｗ２は行線、Ｄ，，Ｄ２はドレ
ィン領域からの列線、Ｓ，，Ｓ２はソース領域からの列
線、Ｊ，，Ｊ２は列方向に伸びる埋込領域、２０１はＰ
型基板、２０２はＰ型ェピタキシャル層、２０３，２０
４は浮遊ゲート、２０５は電子、２０６は基体電極であ
る。 第１図 第２図
の実施例の集積回路構造の断面図である。 尚、図において、Ｑ，．，Ｑ，２，Ｑ２，，Ｑ滋はメモ
リトランジスタ、Ｗ，，Ｗ２は行線、Ｄ，，Ｄ２はドレ
ィン領域からの列線、Ｓ，，Ｓ２はソース領域からの列
線、Ｊ，，Ｊ２は列方向に伸びる埋込領域、２０１はＰ
型基板、２０２はＰ型ェピタキシャル層、２０３，２０
４は浮遊ゲート、２０５は電子、２０６は基体電極であ
る。 第１図 第２図
Claims (1)
- １ 浮遊ゲート型メモリトランジスタの浮遊ゲート下の
チヤンネル領域に下方から注入電荷を放出する書込用埋
込領域が設けられていることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52002622A JPS609673B2 (ja) | 1977-01-12 | 1977-01-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52002622A JPS609673B2 (ja) | 1977-01-12 | 1977-01-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5387674A JPS5387674A (en) | 1978-08-02 |
| JPS609673B2 true JPS609673B2 (ja) | 1985-03-12 |
Family
ID=11534495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52002622A Expired JPS609673B2 (ja) | 1977-01-12 | 1977-01-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609673B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240569U (ja) * | 1988-09-09 | 1990-03-20 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4432075A (en) * | 1981-12-04 | 1984-02-14 | Hebrew University Of Jerusalem | Electrically programmable non-volatile memory |
| US5216269A (en) * | 1989-03-31 | 1993-06-01 | U.S. Philips Corp. | Electrically-programmable semiconductor memories with buried injector region |
-
1977
- 1977-01-12 JP JP52002622A patent/JPS609673B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0240569U (ja) * | 1988-09-09 | 1990-03-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5387674A (en) | 1978-08-02 |
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