KR100254006B1 - 반도체 메모리 장치 - Google Patents
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Abstract
높은 집적밀도를 갖는 반도체 메모리 장치로서, 커패시터 전극 CE에 축적된 전하가 기판과의 접합을 통한 누설 및 스위칭트랜지스터 Q의 누설 잔류때문에, 시간이 경과함에 따라 감소되므로, 커패시터 전극 CE가 영구적으로 또는 정적으로 데이타를 유지할 수 없어, 빈번한 간격으로 데이타를 리라이트하는 리프레쉬를 실행할 필요가 있고, 축적 전하량에 의해 리프레쉬 간격이 결정되므로, 리프레쉬 빈도를 저감하기 위해서는 축적 전하량을 증가시킬 필요가 있지만, 커패시터의 축적 전하량은 커패시터의 면적에 비례하므로, 집적도의 증가가 커패시터 크기를 저감하는 메모리셀의 집적도가 증가할수록 축적 전하량이 감소하여 리프레쉬의 빈도가 대응해서 바람직하지 못하게 증가하는 것을 해소하기 위해서, 나머지 메모리 셀 구조, 특히 스위칭 트랜지스터의 소오스 드레인 누설 경로에서 절연된 메모리 셀 전하 유지 전극을 사용하고, 전하 유지 전극 또는 일부를 절연물로 둘러싸는 것에 부가해서, 라이트 소자가 특히 다른 도전형을 갖는 PN접합을 사용하는 라이트 소자로 전하량을 변경하는 절연물과 접촉하는 기판을 구비한다.
이러한 반도체 메모리 장치를 사용하는 것에 의해, 절연물로 메모리부를 둘러싸서 스위칭 트랜지스터 및 라이트 소자가 형성되므로, 메모리부의 전극을 절연물로 덮을 수 있고, 전하의 누설을 방지할 수 있다.
Description
제 1 도는 본 발명의 제 1 의 실시예의 단면도.
제 2a 도는 종래 메모리 장치의 개략적 단면도.
제 2b 도는 제 2a 도의 종래 장치의 전기적 회로도.
제 3 도는 본 발명의 라이트 소자를 도시한 전기적 등가도.
제 4 도는 본 발명 메모리 셀의 스위칭 소자 및 라이트 소자를 도시한 전기적 등가도.
제 5 도는 본 발명의 메모리 셀을 도시한 등가 구조도.
제 6 도는 본 발명의 라이트 사이클의 동작 특성을 도시한 에너지 밴드도.
제 7 도는 제 6 도에 도시한 라이트 사이클에 대한 소거 사이클을 고려할 수 있고, 제 6 도에 사용된 것과 극성이 반대인 캐리어를 갖는 본 발명의 라이트 동작 특성을 도시한 에너지 밴드도.
제 8 도는 제 1 도의 본 발명을 제조하는 제조 공정의 제 1 단계를 도시한 단면도.
제 9 도는 제 8 도의 제조 공정의 제 2 단계를 도시한 도면.
제 10 도는 제 8 도의 제조 공정의 제 3 단계를 도시한 도면.
제 11 도는 제 8 도의 제조 공정의 제 4 단계를 도시한 도면.
제 12 도는 제 8 도의 제조 공정의 제 5 단계를 도시한 도면.
제 13 도는 제 8 도의 제조 공정의 제 6 단계를 도시한 도면.
제 14 도는 제 8 도로 시작하는 제조 공정의 제 7 단계를 도시한 도면.
제 15 도는 제 1 도의 장치의 제조 공정의 제 8 단계를 도시한 도면.
제 16 도는 제 1 도의 장치의 제조 공정의 제 9 단계를 도시한 도면.
제 17 도는 제 1 도의 장치의 제조 공정의 제 10 단계를 도시한 도면.
제 18 도는 제 1 도의 장치의 제조 공정의 제 11 단계를 도시한 도면.
제 19 도는 제 1 도의 장치의 제조 공정의 최종 단계를 도시한 도면.
제 20 도는 본 발명의 제 2 의 실시예의 제조 공정의 제 1 단계를 도시한 도면.
제 21 도는 제 2 의 실시예의 제조 공정의 제 2 단계를 도시한 도면.
제 22 도는 제 2 의 실시예의 제조 공정의 제 3 단계를 도시한 도면.
제 23 도는 제 2 의 실시예의 제조 공정의 제 4 단계를 도시한 도면.
제 24 도는 제 2 의 실시예의 제조 공정의 제 5 단계 또는 최종 단계를 도시한 도면.
제 25 도는 어떤 실시예 또는 여기에 기재된 변형예에 따른 메모리 셀의 매트릭스를 구비하는 메모리를 도시한 도면.
제 26 도는 제 1 도의 반도체 장치의 개략적인 단면구조도.
제 27 도는 본 발명의 제 3 의 실시예의 개략적인 단면도.
제 28 도는 제 27 도에 도시한 본 발명의 제 3 의 실시예의 제 29 도의 IIVII-IIVIII선에 따른 단면도.
제 29 도는 제 28 도의 메모리 셀의 평면도.
제 30 도는 제 27 도의 제 3 의 실시예의 라이트 사이클을 도시한 개략도.
제 31 도는 제 27 도의 제 3 의 실시예의 리드 사이클을 도시한 개략도.
제 32 도는 본 발명에 의해 분석된 것으로, 제 2 도에 도시한 종래 DRAM의 라이트 사이클을 나타낸 도면.
제 33 도는 본 발명에 의해 분석된 것으로, 제 2 도에 도시한 종래 DRAM의 종래 리드 사이클을 나타낸 도면.
제 34 도는 라이트 사이클을 나타낸 본 발명의 제 4 의 실시예의 개략적인 단면도.
제 35 도는 라이트 사이클을 나타낸 본 발명의 제 5 의 실시예의 개략도.
제 36 도는 실시예중의 어느 하나에 따른 본 발명의 스위칭 트랜지스터의 특성을 도시한 도면.
본 발명은 고집적밀도의 반도체 메모리 장치에 관한 것이다.
종래의 다이나믹 램 액세스 메모리(DRAM)은 고집적밀도를 갖고, 스위칭 트랜지스터 및 커패시터로 각각 구성되는 메모리 셀을 갖는다. 제2a도는 그러한 DRAM메모리 셀의 물리적 구조를 도시한 것이고, 제2b도는 그의 회로도이다. 각각의 경우, 메모리 셀의 하나의 비트를 도시하고, 이것은 여러개의 메모리 셀을 갖는 메모리 매트릭스의 하나의 메모리 셀이다. 스위칭 트랜지스터는 MOSFFT Q이다. 커패시터 전극 CE는 데이타를 저장하고, 기판과 반대인 불순물 도전형의 모양이고, 전극 CE와 기판 반도체 S 사이의 PN접합에 의해 전기적으로 분리된다. 커패시터 전극 CE는 그의 게이트 G가 매트릭스의 워드선(200)에 접속된 스위칭 트랜지스터 Q의 확산 전극층에 전기적으로 접속된다. 따라서, 드레인 또는 소오스는 커패시터 전극 CE에 의해 형성되고, 나머지 소오스 또는 드레인은 매트릭스의 비트선(850)에 접속된다. 스위칭 트랜지스터가 오프될 때, 커패시터 전극 CE는 주변 전극과 전기적으로 분리되어 있으므로, 데이타를 저장할 수 있다.
제2도의 종래 구조에서, 커패시터 전극 CE에 축적된 전하는 기판과의 접합을 통한 누설 및 스위칭 트랜지스터 Q의 누설 전류때문에, 시간이 경과함에 따라 감소된다. 따라서, 커패시터 전극 CE는 영구적으로 또는 정적으로 데이타를 유지할 수 없다. 따라서, 빈번한 간격으로 데이타를 리라이트하는 "리프레쉬"를 실행할 필요가 있다. 축적전하량에 의해 리프레쉬 간격이 결정되므로, 리프레쉬 빈도를 저감하기 위해서는 축적 전하량을 증가시킬 필요가 있다. 그러나, 커패시터의 축적 전하량은 커패시터의 면적에 비례하므로, 집적도의 증가가 커패시터 크기를 저감하는 메모리셀의 집적도가 증가할 수록 축적 전하량이 감소하여 리프레쉬의 빈도가 대응해서 바람직하지 못하게 증가한다고 하는 큰 문제가 있다.
또한, 스위칭 MOSFET의 크기가 감소될 때, 쇼트 채널 효과로 알려져 있는 소오스와 드레인 사이의 확산층에서 흐르는 누설 전류는 일반적으로 증가된다. 따라서, 집적도가 증가할 때, 축적 전하량이 감소되게 하는 누설 전류에 의해 오프 상태를 유지하기 어려우므로 누설 전류가 대응해서 증가되어 리프레쉬 빈도가 대응해서 증가한다.
본 발명의 목적은 스위칭 트랜지스터의 누설 전류 증가를 수반하는 집적도의 증가에 따른 트랜지스터 특성의 저하에 그의 데이타 유지 상태가 거의 영향을 받지 않고, 종래 기술의 장치에서 리프레쉬 빈도를 증가시키는 집적도 증가에 따른 커패시터 크기의 감소에 따라서도 데이타 유지 상태가 거의 영향을 받지 않는 동일한 메모리를 사용하는 반도체 장치 및 회로를 제공하는 것이다.
종래 기술과 본 발명에는 모두 전하 유지 커패시터에서 기판으로 약간의 누설 전류가 있지만, 본 발명은 이 문제에 근본적으로 주의하지 않는다.
상술한 바와 같이, 종래 DRAM은 메모리 셀의 고집적이 커패시터에 의해 유지된 전하량이 대응하여 감소하는 커패시터 크기의 저감을 의미한다. 전하량이 작아질수록 전하량의 누설이 빨라지므로, 종래 기술에서는 더높은 집적도가 더높은 리프레쉬율을 요구한다. 또한, 집적도가 증가할 수록 스위칭 MOSFET의 채널이 짧아지므로, 소오스와 드레인사이의 누설 전류도 대응하여 증가하고, 누설 전류의 증가는 전하가 커패시터 전극을 떠나는 비율을 다시 증가시켜서 리프레쉬 사이클의 빈도가 대응하여 증가한다. 본 발명은 소오스 드레인 누설에서 커패시터 전극을 분리하므로, 전하 유지 용량은 소오스 드레인 누설 전류에 거의 영향을 받지 않아 집적도 증가에 거의 영향을 받지 않는다.
따라서, 본 발명의 목적은 누설 전류 및 스위칭 트랜지스터의 크기를 최소화하여 트랜지스터 특성 저하에 의해 그의 데이타 유지 상태가 거의 영향을 받지 않는 반도체 메모리 장치를 제공하는 것이다. 구체적으로, 본 발명의 반도체 메모리 장치는 나머지 메모리 셀 구조, 특히 스위칭 트랜지스터의 소오스 드레인 누설 경로에서 절연된 메모리 셀 전하 유지 전극을 사용한다. 전하 유지 전극 또는 일부를 절연물로 둘러싸는 것에 부가해서, 라이트 소자는 특히 다른 도전형을 갖는 PN접합을 사용하는 그러한 라이트 소자로 전하량을 변경하는 절연물과 접촉하는 기판을 구비한다.
본 발명에서는 절연물에 의해 전하 유지부를 둘러싸는 것이 전하 누설을 방지한다. 라이트 소자는 데이타를 라이트하기 위해, 전하 유지부 또는 커패시터 전극으로 그러한 절연물을 통한 전하 캐리어의 터널링을 제어한다. 특히, 라이트 소자는 여러가지 이점을 갖는 PN접합을 구비한다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확해질 것이다.
다음의 설명에서 동일한 부호는 동일한 기능을 갖는 동일한 소자에 사용된다. 메모리 장치는 예를 들면 제25도에 도시한 바와 같이 메트릭스로 배열되는 여러개의 메모리 셀로 이루어진다고 알려져 있지만, 기재를 간단히 하기 위해 하나의 메모리 셀에 대해서만 본 발명을 설명한다.
이하, 본 발명의 구조가 상술한 문제를 해소하는 데 유효한 것을 보이기 위해, 제3도 내지 제7도에 따라 메모리 동작을 설명한다. 제4도의 개략적인 회로도에 따르면, 본 발명의 메모리 셀은 스위칭 트랜지스터 A, 라이트 소자 W 및 특히 라이트 소자W와 스위칭 소자A 사이를 연장하여 라이트 소자W에 의해 커패시터 전극에 라이트되는 데이타에 대응하는 전하를 추적하는 커패시터 전극(600)의 형상인 메모리부를 포함한다.
제3도는 제4도의 소자 W인 본 발명의 하나의 특징인 라이트 소자의 개략적인 전기적 등가도이다. 제3도에는 컬렉터C, 베이스B 및 이미터E를 포함하는 바이폴라 트랜지스터가 도시되어 있고, 이미터는 제4도의 메모리부(600)이기도 하다.
다시 제4도 및 제25도에 따르면, 메모리 셀 MC-1, 1 내지 MC-n, m이 비트선(850-1) 내지 (850-n), 워드선(200-1) 내지 (200-m) 및 플레이트선(800-1) 내지 (800-m)(여기서, m 및 n은 정수로, n은 메모리의 워드의 비트 길이에 대응하고 m은 메모리에 저장되는 워드수에 대응하는 정수이다)에 의해 접속된 매트릭스 형태로 제4도의 메모리 셀이 제25도와 같이 반복되는 것을 알 수 있다. 따라서, 각각의 메모리 셀이 제4도에 도시한 구조와 동일하거나 또는 다른 실시예의 어느 하나와 동일한 m×n 개의 다수의 메모리 셀이 있는 것을 알 수 있다. 제25도에 도시한 바와 같이, 공지의 방법으로 워드선(200-1) 내지 (200-m)을 선택적으로 구동하는 워드 드라이버가 있다. 또한, 종래 방식에서는 메모리의 입출력 단자, 입력 및 출력 버퍼, 비트선(850-1) 내지 (850-n)에 접속된 라이트 회로, 센스 회로 및 플레이트선(800-1) 내지(800-m)을 구동하는 플레이트 드라이버가 있다. 메모리 셀MC-1, 1 내지 MC-n, m의 각각은 제 1의 실시예 또는 여기에 설명하는 다른 실시예에 도시한 메모리 셀과 동일하다.
제1도의 실시예에서, 스위칭 트랜지스터A는 종래의 SOI(Silicon on insulator)의 FET 구조를 갖는다. 라이트 소자는 제1의 실시예에 따라, 이미터와 베이스 전극사이에 터널링 절연막을 갖는 바이폴라 트랜지스터가 좋다. 메모리부 또는 전하 축적부 또는 전극(600)으로 알려진 이미터는 절연물로 완전히 덮혀진다. 제1도의 상세한 것은 다음의 제8도∼제19도의 설명에서 명확해질 것이다.
제5도는 제3도의 라이트 소자를 단순화한 구조이다. 전하 축적부(600)은 완전히 둘러싸여진다. 즉 절연막(900)에 의해 완전히 3차원적으로 둘러싸인다. 제5도에서, 바이폴라 트랜지스터는 이미터(600), 베이스(700) 및 컬렉터(750)으로 형성된다. 베이스, 컬렉터 계면은 PN접합을 형성하고, 베이스(700)은 N형 반도체 도전성이 바람직하고 컬렉터 전극(750)은 P형 반도체 재료인 것이 좋다. 그러한 구성에 의해, 컬렉터와 베이스간은 다음에 설명하는 바와 같이, 라이트되도록 바이어스된다. PN접합은 베이스(700)이 P형 재료이고 컬렉터(750)이 N형 재료일 때도 형성될 수 있지만, 다음의 기능 설명에서는 N형 베이스 및 P형 컬렉터를 갖는 라이트 소자 트랜지스터에 따른다. 단지, 이미터(600)은 전하를 유지할 수 있는 도전재이어야 한다. 따라서, 제5도에 도시한 트랜지스터에 대해서, 이미터 단자는 오픈이다. 또한 컬렉터 및 이미터의 기능이 반전되는 것도 생각할 수 있다.
제6도는 베이스(700)과 이미터(600) 사이의 터널링 절연물(900)을 통해 전자가 터널링하여 라이트 동작을 실행하도록 베이스(700)과 컬렉터(750) 사이에 역바이어스를 인가한 에너지 밴드도이다. 이 에너지 밴드도는 장치의 도체, 반도체 및 절연체의 원자내의 여러가지 에너지 레벨을 도시한 도면이다. 제6도 및 제7도에서, 점선은각 전극에 인가된 바이어스에 대응하는 의페르미 준위를 나타낸다. 라이트 동작에 대해 제6도의 도면을 사용하면, 제4도의 스위칭 트랜지스터A가 온되고, 베이스(700)의 전위 VB가 비트선(850)의 전위로 고정되며 컬렉터 베이스 PN접합 (750/700)의 전위 VC는 역바이어스된다. 따라서, 베이스(700)/ 컬렉터(750)의 PN접합은 전자(검은 동그라미)를 가속하여, 전자가 베이스(700)과 이미터(600) 사이의 터널링 절연물(900)을 거쳐 터널링하므로, 하나이상의 전자가 이미터(600)으로 들어가서, 에너지 밴드도에 대해 종래 기술에 따르면, 제6도에 도시한 이미터 전위 VE가 증가하는 메모리 전하 축적부(600)의 전위가 감소한다. 직접 터널링 주입 및 핫 캐리어 주입등의 절연막을 통한 어떤 주입 메카니즘은 공지이다. 따라서, 모든 메카니즘마다 보이기 위해 "터널"을 일반적인 용어로 사용한다. 제6도에서 알 수 있는 바와 같이, 접합에서 발생된 홀(하얀 동그라미)는 반대 방향으로 흐른다.
제7도의 마찬가지 에너지 밴드도는 컬렉터 베이스간이 순바이어스된 상태에 대한 것이므로, 이미터의 에너지 밴드 전위 증가로 나타낸 바와 같이 또는 이미터 또는 메모리 전하 축적부(600)의 전위 VE가 증가한다고 종래 말하였던 것처럼, 홀은 절연물(900)을 거쳐 터널링하였다. 제6도를 라이트 동작으로 고려하면, 제7도는 메모리를 소거하는 동작이거나 또는 반대로 제7도가 라이트 동작에 관한 것이면, 제6도는 소거 동작에 관한 것이다.
제6도 및 제7도에 도시한 바와 같이, 라이트 소자W의 순및 역바이어스 동작에 따라 메모리 전하 축적부(600)에 고저 전위 상태를 부여하는 것이 가능하다. 따라서, 메모리 전하 축적부(600)이 고전위일 때는 스위칭 트랜지스터A의 스레쉬홀드 전압이 VH로 되고, 메모리 전하 축적부가 저전위일 때는 스위칭 트랜지스터의 스레쉬홀드 전압이 VL로 된다. 이것에 의해, 라이트 및 소거 사이클이 설명되었다.
제2도에 도시한 종래 DRAM셀에 대해서, 스위칭 트랜지스터의 크기가 줄어들어 누설 전류가 증가하면, 스위칭 트랜지스터가 커패시터 전하 영역의 축적된 전하를 누설시켜, 메모리부의 전위 상태를 유지할 수 없다. 그러나, 본 발명의 구조에 대해서, 전하 축적부(600)이 절연물에 의해 완전히 둘러싸여 스위칭 트랜지스터A의 소오스 드레인 누설에서 분리되므로, 스위칭 트랜지스터A의 소오스와 드레인사이의 누설은 데이타를 직접 유지하는 메모리 전하 축적부(600)에 영향을 받지 않는다. 따라서, 본 발명의 특징을 사용할 때, 제25도와 같이, 스위칭 트랜지스터의 크기를 줄이기 쉬운 것에 의해, 메모리의 집적도가 증가된다.
본 발명의 메모리 셀에 대해서, 라이트 소자W를 제어하는 베이스 전극B는 스위칭 트랜지스터A를 거쳐 비트선(850)에 접속된다. 이하, 상술한 라이트에 따르는 데이타 유지 상태를 설명한다. 데이타 유지는 오프 상태에서 스위칭 트랜지스터A로 발생한다. 컬렉터(750)과 베이스(700)사이가 거의 바이어스되지 않는 즉, 컬렉터 전위(750)과 베이스(700)이 평형을 유지하므로, 라이트 소자W도 오프 상태로 된다. 이를 위해, 메모리 전하축적부(600)이 절연물(900)에 의해 완전히 둘러싸이므로, 메모리 전하 축적부(600)의 전하는 유지되고 누설되지 않는다. 따라서, 본 발명에 의해 리프레쉬 사이클은 거의 필요없게 된다. 따라서, 본 발명은 비휘발성 메모리 또는 스테이틱 메모리로 고려할 수 있다.
라이트 상태에서, 스위칭 트랜지스터가 온 상태일 때, 베이스(700)의 전위는 비트선(850)의 전위로 고정된다. 따라서, 비트선(850)의 전위에 따라 라이트 소자B에 의해 고 또는 저전하의 축적이 실행되어 메모리 전하 축적부(600)의 충전 상태(터널링 전자 또는 터널링 홀)를 라이트한다.
이하, 제1의 실시예에 대해 리드 사이클을 설명한다. 특정한 메모리 셀을 선택하기 위해, 그의 워드선(200)은 상술한 고전압 VH또는 저전압 VL사이의 중간 전압 VM으로 상승된다. 또한, 바이어스 전압은 (예를 들면, 선택된 메모리 셀과 비선택된 메모리 양쪽에 대한) 플레이트선(800)과 비트선(850) 사이에 인가된다. 플레이트선(800)과 비트선(850) 사이에 전류가 흐르면, 스위칭 트랜지스터A의 스레쉬홀드 전압은 VL로 된다. 즉 메모리 셀이 로우 상태인 것으로 고려된다. 플레이트선(800)과 비트선(850)사이에 전류가 흐르지 않으면, 스위칭 트랜지스터A의 스레쉬홀드 전압은 VH로 된다. 즉 메모리 셀은 하이 상태로 된다. 이것에 의해, 데이타 리드가 순바이어스에 대해 VH와 VL사이에서 실행되는 플레이트선 전위에 대해서 데이타 리드시 비트선 전위를 설정하는 것에 의해, 데이타, 하이 상태 또는 로우 상태를 비파괴적으로 리드할 수 있다. 따라서, 컬렉터 전위에 대해 다른 비트선을 역바이어스하는 것, 즉 공통 플레이트선을 갖지 않는 비선택 메모리셀을 역바이어스하는 것에 의해 전류 소비가 최소화된다.
따라서, 상술한 본 발명의 원리에 따라 제1의 실시예의 구조를 설명한다. 제1도는 제1의 실시예의 단면도이고, 제8도 내지 제19도는 연속적으로 여러 구성 단계에서 제1의 실시예를 도시한 이어지는 단면도이다.
제1도는 동일한 비트선(850)을 공유하도록 기판(102)에 구성된 두개의 메모리 셀을 도시한 것이다. 비트선(850)은 비트선 접속층(810)을 거쳐 반도체 도전형이 되도록 반도체에 불순물을 고농도로 주입하여 형성된 전극(701)에 접속된다. 스위칭 트랜지스터A는 전극(700), (701) 및 워드선(200)에 의해 형성된다. 워드선(200)은 전극(700) 및 (701)이 드레인 및 소오스로서 기능하는 전극(700)과 (701) 사이를 주행하는 채널(702) 내의 전류를 제어하는 게이트 전극이다. 전극(700)은 전극(700) 아래에 형성된 절연막(900)의 터널링부를 거쳐 전하 축적부 전극(600)과 대면한다. 전하축적 전극부(600)은 절연막(900) 및 (310)에 의해 완전히 둘러싸이므로, 전극(600)은 어떠한 다른 전극 또는 장치의 도전층에 전기적으로 접속되지 않는다. 전극(700)상의 전극층(750)은 인접하는 전극과 반대 도전형을 갖는 불순물을 고농도로 포함하여 도전층으로서 형성된다. 전극(750)은 플레이트선(800)과 접속한다.
제1도에 따르면, 전극(750)과 (700) 사이의 PN접합에 의해 발생된 캐리어는 절연막(900)의 터널링부를 거쳐 터널링한 후 전극(600)으로 인도된다. 따라서, 메모리 전하 축적부 또는 전극(600)의 전위는 상술한 바와 같이, 캐리어 전하에 의해 라이트 또는 리라이트되거나 소거된다. 본 발명의 모든 실시예에 대해 전극(600)이 어떠한 다른 전극층에 전기적으로 접속되지 않으므로, 즉 전극(600)이 절연물에 의해 완전히 둘러싸이므로, 전하 축적부(600)으로 인도된 캐리어는 시간에 따라 감소하거나 누설하지 않는다.
따라서, 데이타 라이트시, 스위칭 트랜지스터A에 의해 라이트 소자W의 베이스 전극(700)에 비트선(850)의 전위를 인가하는 것에 의해, 라이트될 데이타는 메모리 전하 축적부(600)으로 보내진다. 데이타 리드시, 스위칭 트랜지스터는 메모리 데이타를 스위칭 트랜지스터 특성의 전하로 변환한다. 예를 들면, 제36도에 스위칭 바이어스 전압V대 스위칭 전류I 를 플로트한 바와 같이, 실선으로 도시한 바와 같은 정상 트랜지스터 특성은 정보 데이타의 존재에 의해 점선으로 도시한 특성으로 또는 특성에서 변화된다. 예를 들면, 메모리 전하 유지부(600)에 의해 유지된 전하는 스레쉬홀드 전압Vt1보다 낮은 값 Vt2로 효과적으로 변경한다. 따라서, 상술한 바와 같이, (Vt1과 Vt2사이의) 전압 VM은 리드시에 사용되어도 좋다.
따라서, 스위칭 트랜지스터는 그의 특성을 실행하는 소자로서 전하축적 전극부(600)을 구비한다. 전하 축적부(600)이 절연막(900)에 의해 스위칭 트랜지스터A의 채널부(100)에서 분리되는 것에 의해, 전하 축적부(600)도 스위칭 트랜지스터A의 소오스와 드레인 전극(700)과 (701) 사이의 채널(702)에 전계 효과를 준다. 데이타를 라이트하거나 데이타를 소거하여 전극(600)의 전위가 변할 때, 제36도에 도시한 바와 같이, 스위칭 트랜지스터를 온하는데 필요한 스레쉬홀드 전압, 즉 워드선(200)에 인가된 전압도 대응하여 변하므로, 스위칭 트랜지스터의 전류 출력도 크게 변한다. 따라서, 스위칭 트랜지스터A로 메모리 전하 축적부(600)에서 데이타를 용이하게 리드할 수 있다.
이하, 제8도 내지 제19도에 따라 본 발명의 제1의 실시예를 형성하는 방법을 설명한다. 먼저, 제8도에 도시한 바와 같이, P형 단결정 실리콘 기판(101)상의 실리콘 디옥사이드막(300) 및 P형 단결정 실리콘(100)을 구비하는 SOI(Silicon On Insulator) 기판에 30Å의 두께를 갖는 얇은 산화막(900)을 형성한다. 제9도에 도시한 바와 같이, 불순물을 고농도로 포함하여 도전화한 다결정 실리콘을 화학 기상 성장법에 의해 상기 기판에 퇴적하고 공지의 포토레지스트법을 사용하는 패터닝하여 전극(600) (메모리부)를 형성한다.
다음에, 실리콘 디옥사이드(310)을 상기 기판에 퇴적한후, 실리콘 기판(102)를 산화물(310)위에 놓은후, 어닐링하여 산화층(310)과 실리콘 기판(102)를 접합한다(제10도).
다음에, 제11도에서, 기판을 뒤집고, 새로운 기판으로서 실리콘 기판(102)를 사용하고 기판(101) 및 산화막(300)을 에칭하여 상기 P형 단결정 실리콘층(100)을 노출시킨다.
바닥 전극(600)과 겹치는 영역을 제외하고 실리콘층(100)을 에칭하는 것에 의해 액티브 영역을 실리콘층(100)에 패터닝하여 제12도에 도시한 바와 같이, 분리 영역(100)을 형성한다.
다음에, 열산화에 의해 실리콘층(100)의 표면에 4nm 산화막(910)을 선택적으로 형성하고, 불순물을 고농도로 포함하여 도전화한(200)의 다결정 실리콘 및 실리콘 디옥사이드층(350)을 화학 기상 성장법에 의해 막(910)에 퇴적한다. (200)의 다결정 실리콘 및 실리콘 디옥사이드층(350)을 마스크로서 레지스트를 사용하여 이방성 에칭하는 것에 의해 제13도에 도시한 바와 같이, 다결정 실리콘으로 이루어진 워드선(200)을 형성한다 상기 공정을 마찬가지로 실행하여 종래 MOSFET의 게이트 전극을 형성할 수 있다.
화상 기상 성장법에 의해 상기 기판에 실리콘 디옥사이드를 50nm 균일하게 퇴적한 후, 이방성 에칭하여 상기 워드선/게이트(200) 및 실리콘 디옥사이드층(350)의 측면에 각각 실리콘 디옥사이드층(스페이서)(360)을 형성한다. 제14도에서, 실리콘 기판(100)에 인을 고농도로 도핑하는 것에 의해 워드선/게이트(200)을 마스크로 해서 Si층(100)에 이온 주입을 실시하여 소오스 및 드레인 전극(700) 및 (701)을 형성한다.
그후, 화학 기상 성장법에 의해 산화층(350)에 실리콘 디옥사이드막(365)를 30nm 까지 퇴적하고, 제15도에 도시한 바와 같이, 포토레지스트를 사용하는 패터닝에 의해 확산층 전극(700)의 열림부를 마련한다.
붕소를 고농도로 포함하는 다결정 실리콘을 화학기상성장법에 의해 (700) 및 막(365)의 인접하는 부분에 200nm까지 퇴적하고 열림부를 형성하여 제조하여 제16도에 도시한 바와 같이 플레이트선 전극(800)을 형성하였다. 이 경우, 열림부를 통해 확산층 전극(700)으로 층(800)에서 확산된 붕소는 컬렉터(750)을 형성한다.
제17도에 도시한 바와 같이, 실리콘 디옥사이드막을 전면의 위면에 균일하게 형성한다.
다음에, 워드선(200) 사이를 에칭하여 중심부를 제거하기 위해 실리콘 디옥사이드층(370) 및 막(365)를 패터닝하여 전극층(701)을 오픈한다. 그후, 제18도에 도시한 바와 같이, 화학 기상 성장법에 의해 상기 기판에 인을 고농도로 포함하는 다결정 실리콘을 퇴적하고 제조를 실행하여 비트선 접속층(810)을 형성한다.
제1도에 도시한 반도체 메모리 장치의 제1의 실시예는 제19도에 도시한 바와 같이, 비활성화 절연물(920)을 퇴적하고, 상기 비트선 접속층(810) 등에 콘택트 홀을 열고, 금속 재료로 선(850)을 형성하는 반도체 집적 장치의 공지의 금속화 공정을 사용하여 얻을 수 있다.
상기 반도체 메모리 장치에 대해서, 동일한 플레이트선에 접속된 메모리셀에 동일한 데이타를 동시에 라이트할 수 있다. 따라서 플레이트선을 메모리 셀마다 분리해서 제조하는 것에 의해, 라이트 동작을 어레이로 실행하도록 장치를 구성할 수 있다.
상기 제1의 실시예에서는 메모리부(600)을 먼저 형성하였다. 그러나, 제20도 내지 제24도의 제2의 실시예에 의해 도시한 바와 같이, 실리콘층(100)과 동시에 메모리부(600)을 형성하여 패터닝을 자기정합할 수 있다. 제8도 내지 제11도의 제1의 실시예의 공정과 마찬가지로, 제조하지 않고 다결정 실리콘층(600)을 균일하게 퇴적하여 기판을 얻는다. 실리콘층(100)을 제조할 때, 제21도에 도시한 바와 같이, 산화막(900) 및 다결정 실리콘(600)을 연속해서 에칭한다.
그후, 제22도에 도시한 바와 같이, 워드선(200) 및 실리콘 디옥사이드층(350)을 제1의 실시예의 경우와 마찬가지로 형성하고 실리콘 디옥사이드막(365)를 퇴적하기 전에 워드선(200)의 측면에 실리콘 디옥사이드층(스페이서)(360)을 마련하여 워드선(200)사이의 중간부에만 열림부를 마련한다. 이 경우, 실리콘(100)이 산화막(900)에 베이스(700) 및 전극(600)으로 동시에 제조되고, 열질화에 의해 실리콘 질화막(382)를 실리콘(100)의 측면에 형성한다.
제23도에 도시한 바와 같이, 다결정 실리콘(600)을 노출시키기 위해 상기 기판의 표면의 실리콘 디옥사이드막(900)을 이방성 에칭하고 마스크로 실리콘(600)을 이방성 에칭하는 것에 의해 자기정합으로 액티브 실리콘층(100) 및 워드선(200)상에 메모리부(600)을 제조할 수 있다.
그후, 제23도 및 제24도에 도시한 바와 같이, 상기 기판을 산화시켜 메모리부(600)의 측면에 실리콘 디옥사이드막(325)을 성장시킨다. 제1의 실시예의 경우와 마찬가지로, 비트선 접속층(810)을 형성하기 전에 상기 질화막(382)를 에칭하여 라이트 소자등을 형성할 수 있다.
제27도에 본 발명의 제3의 실시예를 도시한다.
제27도의 제3의 실시예의 라이트 동작에 대해서, 제어 전극(1120)은 양의 전압으로 바이어스되고, N형 채널은 N형 소오스/드레인층(1200)과 N형 드레인/소오스층(1310) 사이에 기판(1500)의 P형 기판면에 형성된다. 제1의 전극(1610)이 제2의 전극(1620)에 대해서 부로 바이어스되면, P형 층(1320)과 N 형층(1310)의 PN접합에서 브레이크다운에 의해 발생되는 전자는 플로팅 게이트(1110)으로 주입된다. 따라서, MOS 스위칭 트랜지스터의 스레쉬홀드 전압 VTH는 VH로 증가한다. 제어 전극(1120)이 부의 전압으로 바이어스되고 적당한 바이어스 전압이 제1의 전극(1610)과 제2의 전극(1620)사이에 인가될 때, PN형층 (1320) 또는 P형 기판(1500)에서 발생되는 홀은 플로팅 게이트(1110)으로 주입된다. 따라서, MOS 트랜지스터의 스레쉬홀드 전압 VTH는 VL로 감소된다. 제1의 실시예에 대해서 설명한 바와 같이, 이것에 의해 메모리 전하축적부(여기서는 플로팅 게이트 전극(1110))에 데이타가 라이트되거나 소거되어도 좋다.
제27도의 제3의 실시예의 리드 사이클에서, 전압 VM, 즉 VH와 VL의 중간 전압이 제어 전극(1120)에 인가된다. 메모리 셀이 높은 스레쉬홀드 전압 VH의 상태일 때, 제1의 전극(1610)과 제2의 전극(1620)에는 전류가 흐르지 않는다. 한편, 그들사이에 어떤 전류가 흐른다면, 이것은 메모리 셀이 낮은 스레쉬홀드 전압 VL의 상태임을 나타낸다. 이것에 의해, 메모리 셀이VH또는 VL중의 어느것을 갖는 가를 결정, 즉 데이타를 리드할 수 있다.
제1의 실시예에서, 메모리 전하 축적부는 스위칭 트랜지스터 채널의 뒤쪽에 구성되지만, 제3의 실시예에서는 메모리 전하 축적부(1110)이 채널의 표면측에 구성된다. 제28도에 제3의 실시예의 실제 단면도를 도시하고, 그의 평면도를 제29도에 도시한다. 확산층 전극(1320)은 확산층 전극(1310)과는 다른 도전형을 갖고, 이들 각각은 플로팅 게이트 전극(1110)에 대향하는 터널링 절연막(1920)의 측면상에 제조된다. 외부층(1310)은 기판(1500)가 반대 도전형을 갖는 3×1018cm-3불순물을 갖는다. 내부층(1320)은 기판(1500)과 동일한 도전형을 갖는 5×1020cm-3의 불순물을 포함한다. 다른 확산층 전극(1200)은 기판(1500)과 다른 도전형인 5×1020cm-3의 불순물을 갖는다. 기판은 2×1017cm-3의 불순물을 갖는다. 이중 확산 전극층(1310), (1320)은 이전 실시예와 마찬가지 방법으로 라이트 소자로서 가능하다.
다음의 동작에서는 기판이 P형인 것으로 한다. 라이트 사이클중, 전극(1200)과 (1310)사이의 채널은 양의 바이어스되고, (1310)/ (1320)의 PN접합에는 역바이어스가 인가된다. 이 역바이어스 때문에, 캐리어가 발생되어 플로팅 게이트(1110)으로 주입된다. 플로팅 게이트(1110)에서 전자수를 감소시키기 위해, 워드선(1120)에 부의 바이어스를 인가하여 외부층(1320)의 표면은 도전형을 갖는다. 전극(1310)과 (1200)사이의 채널 전류는 캐리어로서 홀을 발생한디, 발생된 홀 캐리어는 터널링 절연물(1920)을 거쳐 터널링에 의해 플로팅 게이트(1110)으로 주입된다. 또한, 내부층(1320)은 플로팅 게이트(1110)에서 반대 도전형 캐리어, 즉 전자를 흡수하는 흡수체로서 기능한다. 제7도에 대해 설명한 동작대신, 제1의 실시예에 대해 이 동작을 인가할 수 있다. 이 경우, (700)/ (750)의 PN접합은 역바이어스된다. 리드 상태에서, MOS전극(1320)과 (1200)사이를 순바이어스로 설정하는 것에 의해, MOS전극(1310)과 (1200)사이의 채널이 온 상태일 때, 순바이어스가 PN접합(1310)/ (1320)에 인가되므로, 상술한 바와 같이, 저장된 데이타가 MOS전극(1320)과 (1200)사이을 흐르는 전류에 의해 리드된다. 제28도에서 비활성층PL은 전하 축적부(1110)을 완전히 분리 또는 둘러싸는 절연물의 일부이다.
전자가 메모리 전하 축적부(1110)으로 주입되는 라이트 동작을 정의 전압이 게이트 전극(1120)및 전극(1620)에 인가되고, 상대적으로 부의 전압이 전극(1610)에 인가되어 있는 제30도에 도시한다. 상술한 제3의 실시예의 리드 동작시, 제31도에 도시한 바와 같이, 전자 캐리어의 일부는 절연물(1920)으로 트랩되고, 나머지 전자(검은 동그라미)는 메모리 전하 축적부(1110)에 유지되는 것을 알 수 있다. 제31도의 리드 사이클시, 플로팅 게이트 메모리 전하 축적부(1110)에 유지된 전자는 채널(서로 대향하는 화살표사이로 연장하는 영역)에 대향하고 스레쉬홀드전압(트랜지스터 특성)에 영향을 주어, 전극(1310), (1320)과 전하 축적부(1110)사이의 부근으로 트랩되는 캐리어에 거의 간섭받는 일 없이, 상술한 리드 동작이 마련되는 것을 알 수 있다.
본 발명의 제3의 실시예의 라이트 및 리드 기능을 나타내는 제30도 및 제31도에 부가해서, 본 발명자가 분석한 종래 플로팅 게이트 EPROM의 라이트 및 리드 동작을 제32도 및 제33도에 각각 도시한다. 제32도에서, 제33도에 따르면 터널링 절연물에 전자가 트랩되는 것을, 터널링 절연물을 통한 터널링에 의해 플로팅 케이트로 전자 캐리어가 라이트 동작시 이동되는 것을 알 수 있다.
본 발명의 제3의 실시예와 달리, 트랩된 전자는 게이트와 채널사이(반대 방향으로 대향하는 화살표 사이의 영역의 도시된 곳)에 있으므로, 트랩된 전자는 스위칭 트랜지스터의 리드 특성에 크게 영향을 준다. 이상적으로는 절연물에 트랩된 캐리어가 없지만, 본 발명의 제3의 실시예 및 EPROM의 실제 적용에 있어서는 트랩된 전자가 분리 절연물에 나타난다. 본 발명의 제3의 실시예에 의하면, 그러한 트랩된 전자는 플로팅 게이트 EPROM에서 보다 리드 동작시 거의 영향을 주지 않는 것을 알 수 있다. 또한, 본 발명의 제3의 실시예는 전하 축적부(1110)으로 터널링하는 전자를 가속하는 PN접합의 실질적인 이점을 가지므로, 터널링 절연을 제32도 및 제33도의 장치보다 확실하게 또한 더욱 효과적으로 할 수 있다. 터널링 전자는 터널링 절연을 다소 손상시키므로, 제30도 및 제31도의 장치, 즉 제3의 실시예는 라이트 소자의 일부로 PN접합이 존재하는 것에 의해 터널링 절연을 더욱 효과적으로 할 수 있거나 더 확실하게 사용할 수 있는 실제적인 효과를 갖는다.
제23도 및 제33도의 EPROM에는 PN접합이 없으므로, 라이트 동작에 고전압이 필요하고, 고전압은 터널링 절연을 저하시킨다. 반대로, 제30도, 제31도의 장치의 라이트 동작에는 고전압이 필요하지 않으므로, 터널링 절연의 그러한 저하가 거의 발생하지 않는다. 따라서, 본 발명자의 분석에 따르면, 제30도 및 제31도에 따른 제3의 실시예의 수명은 제32도 및 제33도의 EPROM을 보다 크게 향상된다.
제34도는 본 발명의 제1의 실시예의 변형예를 도시한 것으로, 라이트 소자의 PN접합이 제거된 것이다.
제34도에서, 기판(102)는 실리콘이 좋고, 메모리 전하 축적부(600)을 둘러싸는 절연물의 일부로서 층(310)은 실리콘 디옥사이드가 좋다. 층(900)은 상술한 바와 같이, 절연물이고 N형 전극(700) 및 (701)은 채널부(100)에 대해 소오스 및 드레인으로서 기능한다. 스위칭 트랜지스터(200)은 게이트 절연물(910)에 의해 채널에서 분리된다. 제32도의 EPROM이 라이트 동작과 같이, 고전압을 터널링 절연물(900)을 거쳐 터널 전자(소거를 위한 터널 홀 또는 그 반대)에 인가할 수 있는 것에 의해 메모리 전하 축적부(600)의 전하를 변경할 수 있다. 따라서, 게이트(200) 및 전하 축적부(600)이 터널링 절연물의 반대측에 있는 것을 알 수 있다. 리드 동작은 다른 실시예에 대해 상술한 바와 기본적으로 동일하다. 예를 들면, 라이트 동작에 대해서, 전하 축적부(600)의 중성 전하에 대해서 드레인 소오스를 부로 하고, 게이트를 정으로 해도 좋다. 소거에 대해서, 드레인 및 소오스의 더 낮은 정의 전압에 대해 게이트를 높은 정의 전압으로 해도 좋고, 소오스를 실제로 부의 전압 또는 전하 축적부(600)의 중성 전하 상태와 동일한 중성 전압 또는 드레인 전압과 동일하게 해도 좋다. 제1의 실시예와 동일한 사이클시, 약간의 소오스 드레인 바이어스를 그러한 리드에 사용할 수 있고 그러한 바이어스가 전하 축적부(600)으로 터널링 절연물을 거쳐 어떤 캐리어가 주입되는 것을 방지하기에 충분하지 않으므로, 리드 동작은 비파괴적이다. 즉, 리드 동작시에는 매우 작은 채널 전류가 있다.
제35도에 도시한 마지막 실시예는 채널을 분리하므로, 리드 사이클은 캐리어 주입을 감지할 수 없어, 리드 사이클은 전하 축적부(600)으로 캐리어가 주입되는 일 없이 더큰 채널 전류에 견딜 수 있다.
일반적으로, 라이트 사이클은 리드 사이클보다 더 높은 에너지를 취하고, 소거 사이클은 라이트 사이클과 반대 극성이다. 상술한 바와 같이, 라이트 및 소거 사이클은 높은 전압을 사용하고, 리드 사이클은 중간 전압을 사용한다. 일반적으로, 게이트와 드레인간 전압은 라이트, 소거 및 리드 사이클에 대해서 동일하므로, 채널 전류가 마련된다.
제35도에 도시한 마지막 실시예는 제34도에 도시한 실시예와 분리 게이트 및 분리 채널만이 다르고, 제34도의 게이트는 제35도의 게이트(200A) 및 (200B)로 분리되고, 제34도의 채널(100)은 제35도의 채널(100A) 및 채널(100B)로 분리된다.
제35도에서, 게이트(200B) 및 채널(100B)(P형)은 라이트용이고, 게이트(200A) 및 채널(100A)(P형)은 리드용이다. 드레인 소오스층(700), (701)은 N형 도전체이다. 제35도의 구조는 리드 사이클시 절연층(900)에 트랩된 캐리어가 리드 채널에서 더욱 제거되므로 리드 사이클에 형향을 주지 않는 것이 제34도보다 나은 점이다. 따라서, 분리된 리드 및 라이트 채널이 있다. 제조의 편리를 위해, 절연층(900)을 하나의 균일한 두께를 갖는 하나의 층으로만 형성하지만, 채널(100A)아래의 터널링부 및 라이트 채널(100B)아래의 절연부에 대해 절연막(900)의 두께가 다른것으로 해도 좋다. 터널링 절연에 대한 손상이 리드 사이클시 스위칭 트랜지스터 특성에 영향을 주지않는 제35도에 의해 마련된 분리의 이점도 있다. 리드 사이클시, 라이트부의 드레인 및 소오스는 게이트(200B)와 동일한 전위를 유지해도 좋다. 반대로, 라이트 사이클시, 리드측의 드레인 및 소오스부가 리드 게이트(200A)와 동일한 전위를 유지해도 좋다.
상술한 바와 같이, 메모리 셀 실시예의 각각은 제25도의 매트릭스로 배치된다. 또한, 다른 설명이 없으면, 마찬가지 구조, 기능 및 효과는 모든 실시예에 적용된다.
모든 실시예에서, 리프레쉬 사이클이 필요없지만, 실제 실시예에서는 리프레쉬 사이클이 빈번하지 않게 마련되지만, 일반적으로 메모리는 비휘발성 또는 스테이틱으로 고려해도 좋다. 플레이트선의 기능은 상술한 바와 같이, VH, VL및 VM을 설정하는 것이다.
실시예의 일부는 라이트 동작시 캐리어를 가속하는 PN접합을 사용하고 나머지는 그렇지 않지만, PN접합은 상술한 이유에 의해 바람직하다. 전하 축적부(600)((1110)등)은 일반적으로 금속, 도프되지 않은 실리콘, 도프된 실리콘, 실리사이드 또는 임의의 도체로 될 수 있다. 도프되었다고 기재하였지만, 층(700)은 진성일 수 있으므로, PN접합이 없다. 또한, PN접합은 실리콘이 도프되어 P형이고 GeSi가 진성인 실리콘과 GeSi사이의 접합이어도 좋다.
상술한 바와 같이, 캐리어의 전하에 의해 데이타를 저장하는 메모리부와 반도체 기판에 형성된 절연 게이트 전계 효과 트랜지스터로 이루어진 스위칭 트랜지스터를 포함하는 본 발명의 반도체 메모리 장치는 절연물로 메모리부를 둘러싸서 스위칭 트랜지스터 및 라이트 소자가 형성되므로, 메모리부의 전극을 절연물로 덮을 수 있고 전하의 누설을 방지할 수 있고, 메모리부의 전하는 변경하는 절연물과 접촉하는 기판이 라이트 소자 및 다른 도전형을 갖는 PN접합을 갖는 전극을 갖는다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
Claims (14)
- 여러개의 워드선, 여러개의 비트선, 여러개의 플레이트선 및 여러개의 메모리셀이 매트릭스 배치되고,적어도 하나의 워드선의 전위를 제어하는 워드선 드라이버,적어도 하나의 플레이트선의 전위를 제어하는 플레이트선 드라이버,상기 비트선과 접속되는 센스회로 및상기 비트선과 접속되는 라이트회로를 갖고,상기 메모리셀의 각각은 게이트가 워드선에 접속되고, 드레인 또는 소오스 중의 한쪽이 비트선에 접속된 스위칭FET, 전하를 축적하는 축적전극 및 이 축적 전극을 포위하는 절연체를 갖고, 상기 축적전극에 축적된 전하에 의해 상기 스위칭FET의 스레쉬홀드전압을 제어하는 구성이고,상기 라이트회로는 상기 플레이트선과 워드선 사이에 있고 라이트 사이클 동안 상기 축적전극에 상기 절연체를 통과하는 터널전류에 의해서 전하를 주입하는 라이트소자를 갖는 반도체 메모리 장치.
- 제1항에 있어서,상기 라이트소자는 pn접합을 갖고, 라이트 사이클동안 전하를 가속해서 상기 축적전극에 전하를 주입하는 반도체 메모리 장치.
- 제 2항에 있어서,상기 라이트소자는 바이폴라 트랜지스터인 반도체 메모리 장치.
- 제3항에 있어서,상기 바이폴라 트랜지스터의 베이스는 상기 스위칭FET의 드레인 또는 소오스 중의 다른 한쪽에 접속되고, 이미터 또는 컬렉터 중의 한쪽에 상기 축적전극이 접속되고, 이미터 또는 컬렉터 중의 다른 한쪽에 상기 플레이트선이 접속되어 있는 반도체 메모리 장치.
- 제2항에 있어서,상기 pn접합은 p형 전극과 n형 전극을 갖고, 전극의 어느 한쪽이 상기 스위칭FET의 소오스 또는 드레인과 공통으로 되어 있는 반도체 메모리 장치.
- 여러개의 워드선, 여러개의 비트선, 여러개의 플레이트선 및 여러개의 메모리셀이 매트릭스 배치되고,적어도 하나의 워드선의 전위를 제어하는 워드선 드라이버,적어도 하나의 플레이트선의 전위를 제어하는 플레이트선 드라이버,상기 비트선과 접속되는 센스회로 및상기 비트선과 접속되는 라이트회로를 갖고,상기 메모리셀의 각각은 게이트가 워드선에 접속되고, 드레인 또는 소오스 중의 한쪽이 비트선에 접속된 스위칭FET, 전하를 축적하는축적전극 및 이 축적전극을 포위하는 절연체를 갖고, 상기 축적전극에 축적된 전하에 의해 상기 스위칭FET의 스레쉬홀드전압을 제어하는 구성이고,상기 메모리셀의 각각은 상기 스위칭FET와 분리된 FET로 이루어지는 라이트소자를 갖는 반도체 메모리 장치.
- 제6항에 있어서,상기 라이트소자의 FET의 채널과 스위칭FET의 채널은 간격을 두고 분리되어 있고, 상기 축적전극은 상기 라이트소자의 FET의 채널과 스위칭FET의 채널 사이에 있는 컨덕터인 반도체 메모리 장치.
- 여러개의 워드선, 여러개의 비트선, 여러개의 플레이트선 및 여러개의 메모리셀이 매트릭스 배치되고,적어도 하나의 워드선의 전위를 제어하는 워드선 드라이버,적어도 하나의 플레이트선의 전위를 제어하는 플레이트선 드라이버,상기 비트선과 접속되는 센스회로 및상기 비트선과 접속되는 라이트회로를 갖고,상기 메모리셀의 각각은 게이트가 워드선에 접속되고, 드레인 또는 소오스중의 한쪽이 비트선에 접속된 스위칭FET,전하를 축적하는 축적전극 및 이 축적전극을 포위하는 절연체를 갖고, 상기 축적전극에 축적된 전하에 의해 상기 스위칭FET의 스레쉬홀드전압을 제어하는 구성이고,메모리셀의 각각은 스위칭FET의 소오스 또는 드레인 중의 한쪽과 플레이트선 사이에 배치되고, 라이트 사이클동안 상기 절연층을 거쳐서 상기 축적전극에 터널전류에 의해서 전하를 축적하는 라이트소자를 갖는 반도체 메모리 장치.
- 제8항에 있어서,상기 라이트소자는 pn접합을 갖고, 라이트 사이클동안 전하를 가속해서 상기 축적전극에 전하를 주입하는 반도체 메모리 장치.
- 제9항에 있어서,상기 라이트소자는 바이폴라 트랜지스터인 반도체 메모리 장치.
- 제10항에 있어서,상기 바이폴라 트랜지스터의 베이스는 상기 스위칭FET의 드레인 또는 소오스 중의 한쪽에 접속되고, 이미터 또는 컬렉터 중의 한쪽에 상기 축적전극이 접속되고, 이미터 또는 컬렉터 중의 다른 한쪽에 상기 플레이트선이 접속되어 있는 반도체 메모리 장치.
- 제9항에 있어서,상기 pn접합은 p형 전극과 n형 전극을 갖고, 전극의 어느 한쪽이 상기 스위칭FET의 소오스 또는 드레인과 공통으로 되어 있는 반도체 메모리 장치.
- 제8항에 있어서,상기 라이트소자는 상기 스위칭FET와는 분리된 FET인 반도체 메모리 장치.
- 제13항에 있어서,상기 라이트소자의 FET의 채널과 스위칭FET의 채널은 간격을 두고 분리되어 있고, 상기 축적전극은 상기 라이트소자의 FET의 채널과 스위칭FET의 채널 사이에 있는 컨덕터인 반도체 메모리 장치.
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