CN112802894B - 半导体存储器装置 - Google Patents

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Abstract

一种半导体存储器装置包括：层叠结构；以及沟道结构，其穿过层叠结构，其中，沟道结构包括穿过层叠结构的沟道层和围绕沟道层的存储器层，层叠结构包括接触沟道层的栅极，并且沟道层和栅极形成肖特基结。

Description

半导体存储器装置
技术领域
各种实施方式总体上涉及一种半导体存储器装置，更具体地，涉及一种三维半导体存储器装置。
背景技术
半导体存储器装置可以包括能够存储数据的存储器单元。
根据数据存储和保持方法，半导体存储器装置可以分为易失性半导体存储器装置和非易失性半导体存储器装置。当电源停止时，易失性存储装置可能丢失数据，而非易失性存储装置即使在没有电源的情况下也可以保留存储的数据。
近来，随着便携式电子装置的使用增加，非易失性半导体存储器装置的使用相应地增加。为了便携性和大容量，需要高度集成的大尺寸半导体存储器装置。已经提出了三维半导体存储器装置以增加其集成密度和尺寸。
发明内容
根据一个实施方式，一种半导体存储器装置可以包括：层叠结构；以及沟道结构，其穿过层叠结构，其中，沟道结构包括穿过层叠结构的沟道层和围绕沟道层的存储器层，层叠结构包括接触沟道层的源极选择栅极，并且沟道层和源极选择栅极形成肖特基结。
根据一个实施方式，一种半导体存储器装置可以包括：层叠结构；以及沟道结构，其穿过层叠结构，其中，沟道结构包括穿过层叠结构的沟道层和围绕沟道层的存储器层，层叠结构包括接触沟道层的漏极选择栅极，并且沟道层和漏极选择栅极形成肖特基结。
根据一个实施方式，一种半导体存储器装置可以包括：源极层；层叠结构，其位于源极层上；沟道结构，其穿过层叠结构；以及位线，其电联接到沟道结构，其中，沟道结构包括穿过层叠结构的沟道层和围绕沟道层的存储器层，层叠结构包括接触沟道层的下部的源极选择栅极和接触沟道层的上部的漏极选择栅极，沟道层和源极选择栅极形成肖特基结，并且沟道层和漏极选择栅极形成肖特基结。
附图说明
图1A是示出根据实施方式的半导体存储器装置的示意性立体图；
图1B是图1A所示的半导体存储器装置的截面图；
图1C是图1B的区域A的放大图；
图1D是图1B的区域B的放大图；
图2A是示出根据实施方式的操作半导体存储器装置的方法的时序图；
图2B和图2C是示出根据实施方式的操作半导体存储器装置的方法的截面图；
图3A和图3B是示出根据实施方式的制造半导体存储器装置的方法的截面图；
图4是示出根据本公开的实施方式的存储器系统的配置的框图
图5是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
示出根据本说明书中公开的构思的实施方式的示例的结构或功能描述仅用于描述根据这些构思的实施方式的示例，并且根据这些构思的实施方式的示例可以通过各种形式执行，但是描述不限于本说明书中描述的实施方式的示例。
本文参照作为实施方式(和中间结构)的示例的示意性图示的截面图示来描述实施方式的示例。因此，可以预期由于例如制造技术和/或公差而导致图示形状的变化。因此，实施方式不应被解释为限于本文所示的特定形状，而是可以包括例如由于制造而导致的形状偏差。在附图中，为了清楚起见可能夸大层和区域的长度和尺寸。附图中相同的附图标记表示相同的元件。还应当理解，当一个层被称为位于另一层或基板“上”时，其可以直接位于另一层或基板上，或者也可以存在中间层。还应当注意，在本说明书中，“连接/联接”是不仅指一个组件直接联接另一组件，而且还指通过中间组件间接联接另一组件。
本公开的各种实施方式可以提供一种能够提高操作可靠性的半导体存储器装置及其制造方法。
图1A是示出根据实施方式的半导体存储器装置的示意性透视图。图1B是图1A所示的半导体存储器装置的截面图。图1C是图1B的区域A的放大图。图1D是图1B的区域B的放大图。
参照图1A，根据实施方式的半导体存储器装置可以包括基板SUB、位于基板SUB上的外围电路结构PC和位于外围电路结构PC上的存储器单元阵列。
基板SUB可以具有沿着在第一方向D1和第二方向D2上限定的平面延伸的板的形状。第一方向D1和第二方向D2可以彼此垂直。基板SUB可以是单晶半导体层。例如，基板SUB可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长方法形成的外延薄膜。
外围电路结构PC可以包括电联接到存储器单元阵列的NMOS晶体管和PMOS晶体管、电阻器和电容器。NMOS晶体管、PMOS晶体管、电阻器和电容器可以用作形成行解码器、列解码器、页缓冲器和输入/输出控制电路的元件。
外围电路结构PC可以设置在存储器单元阵列和基板SUB之间。例如，存储器单元阵列可以在垂直方向(即，第三方向D3)上与外围电路结构PC交叠。第三方向D3可以垂直于基板SUB的顶表面。第三方向D3可以垂直于第一方向D1和第二方向D2。当存储器单元阵列位于外围电路结构PC上时，可以减小存储器单元阵列和外围电路结构PC在基板SUB上的面积。然而，与图1相反，外围电路结构PC可以不与存储器单元阵列交叠。换句话说，外围电路结构PC和存储器单元阵列可以在平面视图中(即，在第一方向D1或第二方向D2)彼此分离。
存储器单元阵列可以包括源极层SL、位线BL、位线触点BCT、层叠结构SST和沟道结构CST。
源极层SL可以用作源极线，并且可以设置在外围电路结构PC上。源极层SL可以包括掺杂半导体层。例如，源极层SL可以包括高浓度N型掺杂的多晶硅。
层叠结构SST可以设置在源极层SL上。层叠结构SST可以包括源极选择栅极SSG、栅极图案GP、漏极选择栅极DSG和绝缘图案(未示出)。源极选择栅极SSG、栅极图案GP、漏极选择栅极DSG和绝缘图案可以在第三方向D3上层叠。例如，绝缘图案可以包括氧化硅。
源极选择栅极SSG可以设置为与源极层SL相邻。漏极选择栅极DSG可以设置为与位线BL相邻。栅极图案GP可以设置在源极选择栅极SSG和漏极选择栅极DSG之间。源极选择栅极SSG、栅极图案GP和漏极选择栅极DSG可以在第三方向D3上彼此分离。绝缘图案可以设置在源极选择栅极SSG、栅极图案GP和漏极选择栅极DSG之间。
源极选择栅极SSG可以用作源极选择线，并且漏极选择栅极DSG可以用作漏极选择线。栅极图案GP可以用作字线。
沟道结构CST可以在第三方向D3上延伸并且穿过层叠结构SST。沟道结构CST可以接触源极层SL。沟道结构CST可以电联接到源极层SL。沟道结构CST可以具有柱状形状。
位线BL可以设置在层叠结构SST上方。位线BL可以在第二方向D2上延伸。位线BL可以在第一方向D1上彼此分隔开。位线BL可以电联接到沟道结构CST。位线BL可以包括导电材料。例如，位线BL可以包括钨、铝或铜。
位线触点BCT可以设置在位线BL和沟道结构CST之间。每个位线触点BCT可以电联接位线BL和沟道结构CST。位线触点BCT可以包括导电材料。例如，位线触点BCT可以包括钨、铝或铜。
参照图1B、图1C和图1D，沟道结构CST可以包括填充层FL、沟道层CL和存储器层ML。填充层FL可以具有柱状形状。沟道层CL可以具有围绕填充层FL的外壁的圆柱形状。存储器层ML可以具有围绕沟道层CL的外壁的圆柱形状。存储器层ML可以包括遂穿层TL、存储层DL和阻挡层KL。遂穿层TL可以具有围绕沟道层CL的外壁的圆柱形状。存储层DL可以具有围绕遂穿层TL的外壁的圆柱形状。阻挡层KL可以具有围绕存储层DL的外壁的圆柱形状。
填充层FL和沟道层CL可以穿过源极选择栅极SSG、栅极图案GP和漏极选择栅极DSG。存储器层ML可以穿过栅极图案GP。存储器层ML的最下部可以比源极选择栅极SSG的最上部位于更高的水平。存储器层ML的最上部可以比漏极选择栅极DSG的最下部位于更低的水平。存储器层ML可以设置在源极选择栅极SSG和漏极选择栅极DSG之间。
例如，填充层FL可以包括氧化硅。例如，沟道层CL可以包括多晶硅。沟道层CL的一部分可以包括N型掺杂剂。例如，沟道层CL的一部分可以包括N型掺杂多晶硅。遂穿层TL可以包括能够进行电荷隧穿的氧化物。遂穿层TL可以具有允许电荷隧穿的第一厚度。例如，遂穿层TL可以包括氧化硅。阻挡层KL可以包括能够阻挡电荷移动的氧化物。阻挡层KL可以具有能够阻挡电荷移动的第二厚度。第二厚度可以大于第一厚度。例如，阻挡层KL可以包括氧化硅。存储层DL可以包括捕获电荷的材料。例如，存储层DL可以包括氮化物、硅、相变材料和纳米点中的至少一种。
沟道结构CST还可以包括导电焊盘PA。导电焊盘PA可以接触填充层FL的上部和沟道层CL的上部。导电焊盘PA可以接触位线触点BCT。导电焊盘PA可以位于位线BL和沟道层CL之间。例如，导电焊盘PA可以包括高浓度N型掺杂的多晶硅。
层叠结构SST可以包括第一绝缘图案IP1、位于第一绝缘图案IP1上的第二绝缘图案IP2、位于第二绝缘图案IP2上的第三绝缘图案IP3和位于第三绝缘图案IP3上的第四绝缘图案IP4。
源极选择栅极SSG可以设置在第一绝缘图案IP1中。栅极图案GP可以设置在多个第二绝缘图案IP2之间。漏极选择栅极DSG可以设置在第三绝缘图案IP3中。导电焊盘PA可以设置在第四绝缘图案IP4中。例如，第一绝缘图案IP1、第二绝缘图案IP2、第三绝缘图案IP3和第四绝缘图案IP4中的每一个可以包括氧化硅。
层叠结构SST的栅极图案GP可以接触沟道结构CST的阻挡层KL。例如，栅极图案GP可以包括栅极导电层。例如，栅极导电层可以包括掺杂硅层、金属硅化物层、钨、镍和钴中的至少一种，并且可以用作联接到存储器单元的字线。栅极图案GP还可以包括围绕栅极导电层的屏障层。例如，屏障层可以包括氮化钛和氮化钽中的至少一种。
层叠结构SST的源极选择栅极SSG可以接触沟道层CL的下部的外壁。源极选择栅极SSG可以与沟道层CL进行肖特基接触。换句话说，源极选择栅极SSG和沟道层CL可以构成肖特基二极管。源极选择栅极SSG可以包括金属或金属硅化物。在本文中使用时，术语“功函数”是指在真空中从特定材料的表面释放一个电子所需的能量。不同的材料可以具有不同的功函数。例如，Zn的功函数和Cu的功函数可以彼此不同。被包括在源极选择栅极SSG中的材料的功函数可以大于被包括在沟道层CL中的材料的功函数。例如，源极选择栅极SSG可以包括Fe、Cr、Mo、Cu、Co、Au、Pd、Ni、Pt、CoSi、NiSi、WSi和PtSi中的至少一种。
由于源极选择栅极SSG与沟道层CL形成肖特基结，所以可以在沟道层CL中形成第一耗尽区DR1。第一耗尽区DR1可以形成在沟道层CL的下部中。第一耗尽区DR1可以是沟道层CL的一部分。第一耗尽区DR1可以具有环形形状。第一耗尽区DR1可以接触源极选择栅极SSG。第一耗尽区DR1的尺寸可以根据施加到源极选择栅极SSG的电压而增大或减小。
可以将沟道层CL的位于第一耗尽区DR1和填充层FL之间的部分定义为第一沟道CH1。第一沟道CH1可以电联接沟道层CL的位于第一耗尽区DR1上方和下方的部分。在一个实施方式中，第一沟道CH1可以电联接沟道层CL的位于第一耗尽区DR1上方和下方(即，在第三方向D3上)的部分。
层叠结构SST的漏极选择栅极可以接触沟道层CL的上部的外壁。漏极选择栅极DSG可以与沟道层CL进行肖特基接触。换句话说，漏极选择栅极DSG和沟道层CL可以构成肖特基二极管。漏极选择栅极DSG可以包括金属或金属硅化物。被包括在漏极选择栅极DSG中的材料的功函数可以大于被包括在沟道层CL中的材料的功函数。例如，漏极选择栅极DSG可以包括Fe、Cr、Mo、Cu、Co、Au、Pd、Ni、Pt、CoSi、NiSi、WSi和PtSi中的至少一种。
由于漏极选择栅极DSG和沟道层CL形成肖特基结，所以可以在沟道层CL中形成第二耗尽区DR2。第二耗尽区DR2可以形成在沟道层CL的上部中。第二耗尽区DR2可以是沟道层CL的一部分。第二耗尽区DR2可以具有环形形状。第二耗尽区DR2可以接触漏极选择栅极DSG。第二耗尽区DR2的尺寸可以根据施加到漏极选择栅极DSG的电压而增大或减小。
可以将沟道层CL的位于第二耗尽区DR2和填充层FL之间的部分定义为第二沟道CH2。第二沟道CH2可以电联接沟道层CL的位于第二耗尽区DR2上方和下方的部分。在一个实施方式中，第二沟道CH2可以电联接沟道层CL的位于第二耗尽区DR2上方和下方(即，在第三方向D3上)的部分。
可以将栅极图案GP在垂直方向(即，第三方向D3)上的长度定义为第一长度L1。可以将源极选择栅极SSG在垂直方向(即，第三方向D3)上的长度定义为第二长度L2。可以将漏极选择栅极DSG在垂直方向(即，第三方向D3)上的长度定义为第三长度L3。第二长度L2可以大于第一长度L1。第三长度L3可以大于第一长度L1。第三长度L3可以大于第二长度L2。
图2A是示出根据实施方式的操作半导体存储器装置的方法的时序图。图2B和图2C是示出根据实施方式的操作半导体存储器装置的方法的截面图。
为了便于解释，相同的附图标记表示参照图1A至图1D描述的组件，并且省略对于相同组件的重复描述。
参照图2A至图2C，可以通过向源极选择栅极SSG和源极层SL施加电压来执行根据实施方式的半导体存储器装置的擦除操作。通过向源极选择栅极SSG和源极层SL施加电压，可以产生栅极感应漏极泄漏(gate induced drain leakage，GIDL)电流，并且可以执行擦除操作。
下面将描述擦除操作。
第一时段(T1-T2)
当第一时段(T1-T2)开始时(T1)，第一电压V1可以施加到源极层SL，并且源极选择栅极SSG可以被浮置。第一电压V1可以是正电压。在第一时段(T1-T2)期间，施加到源极层SL的电压可以逐渐增加。
第二时段(T2-T3)
当第二时段(T2-T3)开始时(T2)，第二电压V2可以施加到源极选择栅极SSG。第二电压V2可以是负电压。通过施加第二电压V2，可以扩大作为沟道层CL的一部分的第一耗尽区DR1。随着第一耗尽区DR1的尺寸增大，第一耗尽区DR1可以接触填充层FL，并且第一沟道CH1可以被关闭(closed)。
当第一沟道CH1被关闭时，沟道层CL的位于第一耗尽区DR1上方和下方的部分可以彼此电绝缘。换句话说，源极层SL和位线BL可以彼此电分离。第二电压V2可以导致在第一耗尽区DR1和源极层SL之间形成电子EL和空穴HO(请参照图2B)。每个电子EL和每个空穴HO可以形成一对。可以通过GIDL形成电子EL和空穴HO。可以在第二时段(T2-T3)期间连续地形成电子EL和空穴HO。在第二时段(T2-T3)期间，施加到源极层SL的电压可以逐渐增加。在第二时段(T2-T3)期间，施加到源极选择栅极SSG的电压可以逐渐增加。在第二时段(T2-T3)期间，施加到源极选择栅极SSG的电压可以从负电压变为正电压。
当施加到源极选择栅极SSG的电压从负电压变为正电压时，可以减小第一耗尽区DR1的尺寸(请参照图2C)。随着第一耗尽区DR1的尺寸减小，可以重新打开第一沟道CH1。当第一沟道CH1打开时，沟道层CL的位于第一耗尽区DR1上方和下方的部分可以彼此电联接，并且空穴HO可以沿着沟道层CL朝向栅极图案GP移动(请参照图2C)。
第三时段(T3-T4)
在第三时段(T3-T4)期间，可以将第三电压V3连续地施加到源极层SL，并且可以将第四电压V4连续地施加到源极选择栅极SSG。在第三时段(T3-T4)期间，可以通过沿着沟道层CL移动的空穴HO擦除存储器单元。
这样，可以通过施加到源极选择栅极SSG和源极层SL的电压来执行擦除操作。可以以与通过向源极选择栅极SSG和源极层SL施加电压来执行擦除操作的方式类似的方式通过向漏极选择栅极DSG和位线BL施加电压来执行擦除操作。通过与施加到源极选择栅极SSG的电压类似地向漏极选择栅极DSG施加电压并且与施加到源极层SL的电压类似地向位线BL施加电压，可以执行擦除操作。
根据实施方式，沟道层CL与源极选择栅极SSG可以形成肖特基结，并且沟道层CL和漏极选择栅极DSG可以形成肖特基结，使得半导体存储器装置可以具有较高的操作速度。
图3A和图3B是示出根据实施方式的制造半导体存储器装置的方法的截面图。
为了便于解释，相同的附图标记表示参照图1A至图1D描述的组件，并且省略对于相同组件的重复描述。
参照图3A，第一绝缘图案IP1和源极选择栅极SSG可以形成在源极层SL上。源极选择栅极SSG可以形成在第一绝缘图案IP1中。
参照图3B，第二绝缘图案IP2和牺牲图案(未示出)可以形成在第一绝缘图案IP1上。牺牲图案可以设置在第二绝缘图案IP2之间。牺牲图案可以包括氮化硅。
随后，沟道结构CST可以穿过第二绝缘图案IP2、牺牲图案、第一绝缘图案IP1和源极选择栅极SSG。沟道结构CST的存储器层ML可以穿过第二绝缘图案IP2和牺牲图案。沟道结构CST的沟道层CL和填充层FL可以穿过第二绝缘图案IP2、牺牲图案、源极选择栅极SSG和第一绝缘图案IP1。与源极选择栅极SSG接触的第一耗尽区DR1可以形成在沟道层CL中。
在形成沟道结构CST之后，可以去除牺牲图案并且可以形成栅极图案GP。
第三绝缘图案IP3和漏极选择栅极DSG可以形成在第二绝缘图案IP2上(请参照图1B)。漏极选择栅极DSG可以形成在第三绝缘图案IP3中。
随后，可以通过第三绝缘图案IP3和漏极选择栅极DSG形成沟道层CL和填充层FL(请参照图1B)。与漏极选择栅极DSG接触的第二耗尽区DR2可以形成在沟道层CL中。
随后，第四图案IP4和导电焊盘PA可以形成在第三绝缘图案IP3上。
图4是示出根据本公开实施方式的存储器系统1100的配置的框图。
参照图4，根据本公开实施方式的存储器系统1100可以包括存储器装置1120和存储器控制器1110。
存储器装置1120可以包括参照图1A至图1D描述的结构。存储器装置1120可以是由多个闪存存储器芯片构成的多芯片封装。
存储器控制器1110可以被配置为控制存储器装置1120，并且包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM1111可以用作CPU 1112的操作存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的控制操作，并且主机接口1113可以包括访问存储器系统1100的主机的数据交换协议。此外，ECC电路1114可以检测并且纠正被包括在从存储器装置1120读取的数据中的错误，并且存储器接口1115可以执行与存储器装置1120的接口连接。存储器控制器1110还可以包括只读存储器(ROM)，其存储代码数据以与主机进行接口连接。
具有上述配置的存储器系统1100可以是组合了存储器装置1120和存储器控制器1110的固态驱动器(SSD)或存储卡。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过包括通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强型小型磁盘接口(ESDI)和集成驱动电子装置(IDE)的接口协议中的一种与外部装置(主机)通信。
图5是示出根据本公开的实施方式的计算系统1200的配置的框图。
参照图5，计算系统1200可以包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。另外，当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供工作电压的电池，还可以包括应用芯片组、摄像机图像处理器(CIS)和移动DRAM等。
如上文结合图4所述，存储器系统1210可包括非易失性存储器1212和存储器控制器1211。
在根据本公开实施方式的半导体存储器装置中，漏极选择线和源极选择线可以与沟道层进行肖特基接触。因此，可以提高根据本公开实施方式的半导体存储器装置的操作速度和操作可靠性。
对于本领域技术人员来说，显而易见的是在不脱离本公开的精神或范围的情况下，可以对本公开的任何上述实施方式进行各种修改。因此，本公开旨在覆盖所有这样的修改，只要它们落入所附权利要求及其等同物的范围内。
相关申请的交叉引用
本申请要求于2019年11月13日向韩国知识产权局提交的韩国专利申请No.10-2019-0145305的优先权，其全部公开内容通过引用结合于此。

Claims (19)

1.一种半导体存储器装置，该半导体存储器装置包括：
层叠结构；以及
沟道结构，所述沟道结构穿过所述层叠结构，
其中，所述沟道结构包括穿过所述层叠结构的沟道层和围绕所述沟道层的存储器层，
所述层叠结构包括接触所述沟道层的源极选择栅极，
所述沟道层和所述源极选择栅极被配置为形成肖特基结，并且
其中，所述源极选择栅极和所述沟道层彼此直接接触。
2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：
源极层，所述层叠结构位于所述源极层上。
3.根据权利要求1所述的半导体存储器装置，其中，被包括在所述沟道层中的材料的功函数小于被包括在所述源极选择栅极中的材料的功函数。
4.根据权利要求3所述的半导体存储器装置，其中，所述源极选择栅极包括铁Fe、铬Cr、钼Mo、铜Cu、钴Co、金Au、钯Pd、镍Ni、铂Pt、单硅化钴CoSi、单硅化镍NiSi、单硅化钨WSi和单硅化铂PtSi中的至少一种。
5.根据权利要求1所述的半导体存储器装置，其中，在所述沟道层中形成接触所述源极选择栅极的耗尽区。
6.根据权利要求1所述的半导体存储器装置，其中，所述沟道层包括N型掺杂多晶硅。
7.根据权利要求1所述的半导体存储器装置，
其中，所述层叠结构还包括接触所述沟道层的漏极选择栅极，并且
其中，所述沟道层和所述漏极选择栅极形成肖特基结。
8.根据权利要求2所述的半导体存储器装置，其中，所述源极层包括N型掺杂多晶硅。
9.一种半导体存储器装置，该半导体存储器装置包括：
层叠结构；以及
沟道结构，所述沟道结构穿过所述层叠结构，
其中，所述沟道结构包括穿过所述层叠结构的沟道层和围绕所述沟道层的存储器层，
所述层叠结构包括接触所述沟道层的漏极选择栅极，并且
所述沟道层和所述漏极选择栅极被配置为形成肖特基结，
其中，所述漏极选择栅极和所述沟道层彼此直接接触。
10.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括：
位线，所述位线电联接到所述沟道结构。
11.根据权利要求9所述的半导体存储器装置，其中，所述存储器层的顶部的水平低于所述漏极选择栅极的底部的水平。
12.根据权利要求9所述的半导体存储器装置，
其中，所述层叠结构还包括彼此交替层叠的栅极图案和绝缘图案，并且
其中，所述漏极选择栅极在垂直方向上的长度大于所述栅极图案在所述垂直方向上的长度。
13.根据权利要求9所述的半导体存储器装置，其中，被包括在所述漏极选择栅极中的材料的功函数大于被包括在所述沟道层中的材料的功函数。
14.根据权利要求13所述的半导体存储器装置，其中，所述漏极选择栅极包括铁Fe、铬Cr、钼Mo、铜Cu、钴Co、金Au、钯Pd、镍Ni、铂Pt、单硅化钴CoSi、单硅化镍NiSi、单硅化钨WSi和单硅化铂PtSi中的至少一种。
15.根据权利要求10所述的半导体存储器装置，
其中，所述沟道结构还包括位于所述位线和所述沟道层之间的导电焊盘，并且
其中，所述导电焊盘包括N型掺杂多晶硅。
16.一种半导体存储器装置，该半导体存储器装置包括：
源极层；
层叠结构，所述层叠结构位于所述源极层上；
沟道结构，所述沟道结构穿过所述层叠结构；以及
位线，所述位线电联接到所述沟道结构，
其中，所述沟道结构包括穿过所述层叠结构的沟道层和围绕所述沟道层的存储器层，
所述层叠结构包括接触所述沟道层的下部的源极选择栅极和接触所述沟道层的上部的漏极选择栅极，
所述沟道层和所述源极选择栅极被配置为形成肖特基结，
所述沟道层和所述漏极选择栅极被配置为形成肖特基结，并且
其中，所述源极选择栅极和所述沟道层彼此直接接触，并且所述漏极选择栅极和所述沟道层彼此直接接触。
17.根据权利要求16所述的半导体存储器装置，其中，被包括在所述源极选择栅极中的材料的功函数和被包括在所述漏极选择栅极中的材料的功函数大于被包括在所述沟道层中的材料的功函数。
18.根据权利要求16所述的半导体存储器装置，其中，所述存储器层设置在所述源极选择栅极和所述漏极选择栅极之间。
19.根据权利要求16所述的半导体存储器装置，
其中，所述沟道层包括接触所述源极选择栅极的第一耗尽区和接触所述漏极选择栅极的第二耗尽区，并且
其中，所述第一耗尽区和所述第二耗尽区中的每一个具有环形形状。
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