CN105742250A - 存储结构及其制备方法 - Google Patents

Abstract

本发明提供一种存储结构及其制备方法，包括：提供半导体衬底，半导体衬底表面形成有多层交错堆叠的层间介质层及虚拟介质层，虚拟介质层形成于相邻的层间介质层之间；刻蚀所述层间介质层、虚拟介质层以及部分所述半导体衬底，形成沟槽；在所述沟槽的底部形成外延层，外延层的上表面不超过底层的层间介质层的上表面；依次在所述沟槽的侧壁形成隔离介质层和多晶硅层。本发明中，仅在沟槽的底部形成外延层，使得进行选择性外延的时间缩短，同时减少光掩膜工艺。并且，外延层的上表面不超过底层的层间介质层的上表面，使得半导体衬底上的层间介质层和虚拟介质层的总高度减少。本发明的存储结构在存储器编程操作时，选择栅的阈值电压的可控性更好。

Description

存储结构及其制备方法

技术领域

本发明涉及闪存技术领域，尤其涉及一种存储结构及其制备方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3DNAND闪存。

现有技术中形成的存储器采用选择性外延工艺，在存储器结构中形成外延层以降低存储单元的电流。参考图1中所示，在衬底10表面形成有多层交错堆叠的层间介质层21、22、23、24、25，以及虚拟介质层31、32、33、34，虚拟介质层31、32、33、34依次形成于相邻的层间介质层21、22、23、24、25之间。之后，在衬底10、以及层间介质层和虚拟介质层之间形成沟槽40，并在沟槽40中选择性外延沉积外延层50。然而，图1中形成的存储器中，衬底10表面的形成的层间介质层的总厚度较大，例如，需要增加层间介质层22的厚度，便于后续在外延层上形成隔离介质层和多晶硅层，从而增加了总的层间介质层的厚度。并且，形成的外延层50较厚，增加了工艺整合的难度。

发明内容

本发明的目的在于，提供一种存储结构及其制备方法，解决现有技术中外延层较厚增加工艺难度以及层间介质层厚度大的问题。

为解决上述技术问题，本发明提供一种存储结构的制备方法，包括：

提供半导体衬底，所述半导体衬底表面形成有多层交错堆叠的层间介质层及虚拟介质层，所述虚拟介质层形成于相邻的层间介质层之间；

刻蚀所述层间介质层、所述虚拟介质层以及部分所述半导体衬底，形成沟槽；

在所述沟槽的底部形成一外延层，所述外延层的上表面不超过底层的层间介质层的上表面；

依次在所述沟槽的侧壁形成隔离介质层和多晶硅层。

可选的，所述层间介质层为氧化硅层。

可选的，每层所述层间介质层的厚度为100nm～200nm。

可选的，所述虚拟介质层为氮化硅层。

可选的，每层所述虚拟介质层的厚度为100nm～200nm。

可选的，形成所述隔离介质层的步骤包括：

依次在所述沟槽的侧壁、所述外延层以及顶层的所述层间介质层上形成氧化硅层、氮化硅层和氧化硅层；

依次刻蚀所述氧化硅层、所述氮化硅层和所述氧化硅层，保留所述沟槽侧壁的所述氧化硅层、所述氮化硅层和所述氧化硅层，形成所述隔离介质层。

可选的，形成所述多晶硅层的步骤包括：

在所述外延层、所述隔离介质层以及顶层的所述层间介质层上沉积多晶硅膜层；

刻蚀所述多晶硅膜层，保留所述隔离介质层表面的多晶硅膜层，形成所述多晶硅层。

可选的，所述外延层的上表面与所述半导体衬底的表面平齐。

可选的，所述半导体衬底中的沟槽的深度为200nm～600nm。

可选的，所述外延层的厚度为200nm～600nm。

相应的，本发明还提供一种存储结构，采用上述存储结构的制备方法制备的，包括：

半导体衬底，所述半导体衬底表面形成有多层交错堆叠的层间介质层及虚拟介质层，所述虚拟介质层形成于相邻的层间介质层之间；

贯穿所述层间介质层、所述虚拟介质层以及部分所述半导体衬底的沟槽；

外延层，所述外延层的上表面不超过底层的层间介质层的上表面；

依次覆盖所述沟槽的侧壁的隔离介质层和多晶硅层。

与现有技术相比，本发明提供的存储结构及其制备方法中，仅在沟槽的底部形成外延层，使得进行选择性外延的时间大大缩短，同时减少光掩膜工艺。并且，所述外延层的上表面不超过底层的层间介质层的上表面，使得半导体衬底上的层间介质层和虚拟介质层的总高度减少。本发明形成的存储结构中，在存储器进行编程操作时，选择栅的阈值电压的可控性更好。

附图说明

图1为现有技术中存储结构的剖面结构示意图；

图2为本发明一实施例中存储结构制备方法的流程图；

图3为本发明一实施例中形成层间介质层及虚拟介质层的示意图；

图4为本发明一实施例中形成沟槽的示意图；

图5为本发明一实施例中外延层的示意图；

图6为本发明一实施例中沉积ONO结构的示意图

图7为本发明一实施例中形成隔离介质层的示意图；

图8为本发明一实施例中沉积多晶硅膜层的示意图；

图9为本发明一实施例中的存储结构的示意图。

具体实施方式

下面将结合示意图对本发明的存储结构及其制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，提供一种存储结构及其制备方法，存储结构中仅在沟槽的底部形成外延层，使得进行选择性外延的时间大大缩短，同时减少光掩膜工艺。并且，所述外延层的上表面不超过底层的层间介质层的上表面，使得半导体衬底上的层间介质层和虚拟介质层的总高度减少。本发明形成的存储结构中，在存储器进行编程操作时，选择栅的阈值电压的可控性更好。

下文结合附图2～图9对本发明的存储结构及其制备方法进行详细说明，图2为存储结构制备方法的流程图，图3～图9为各步骤对应的结构示意图，存储结构的制备方法包括如下步骤：

首先，进行步骤S1，参考图3所示，提供半导体衬底100，所述半导体衬底100的表面形成有多层交错堆叠的层间介质层及虚拟介质层，所述虚拟介质层形成于相邻的层间介质层之间，即图3中的层间介质层210、220、230、240、250，以及虚拟介质层310、320、330、340。在本实施例中，所述层间介质层210、220、230、240、250为氧化硅层，每层所述层间介质层的厚度为100nm～200nm，需要说明的是，本发明中的层间介质层210、220、230、240的厚度可以相同，不需要为了方便形成隔离介质层和多晶硅层而增加其中的层间介质层的厚度。所述虚拟介质层310、320、330、340为氧化硅层，每层所述虚拟介质层的厚度为100nm～200nm，在后续工艺中需要将虚拟介质层310、320、330、340去除。

进行步骤S2，参考图4所示，刻蚀层间介质层210、220、230、240、250、虚拟介质层310、320、330、340以及部分所述半导体衬底100，形成沟槽410。所述沟槽410贯穿所述层间介质层、所述虚拟介质层以及部分半导体衬底100。并且，所述半导体衬底100中的所述沟槽410的深度为200nm～600nm。

接着，进行步骤S3，参考图5所示，在所述沟槽410的底部形成一外延层500，所述外延层500的上表面不超过底层的所述层间介质层的上表面，即外延层500的上表面不超过层间介质层210的上表面，使得后续形成的隔离介质层和多晶硅层与外延层接触位置在层间介质层210处，外延层500的上表面设置的过高会导致底部选择栅的栅介质层击穿，设置的过低会降低存储单元的电流。在本实施例中，采用选择性外延工艺在所述沟槽410中形成外延层500，所述外延层500与所述半导体衬底100的表面平齐，所述外延层500为单晶硅，厚度为200nm～600nm。需要说明的是，本发明中仅在沟槽410的底部形成外延层500，相对于背景技术中，减少了外延层500的厚度，使得进行选择性外延的时间大大缩短，同时减少光掩膜工艺。并且，所述外延层500的上表面不超过底层的层间介质层210的上表面，使得半导体衬底上的层间介质层和虚拟介质层的总高度减少。此外，本发明的存储结构在进行编程操作时，底部选择栅的阈值电压的可控制更好，能够更好的控制沟道的开关。

最后，进行步骤S4，参考图9所示，依次在所述沟槽410的侧壁形成隔离介质层600和多晶硅层700，隔离介质层600作为栅介质的多层膜，多晶硅700作为存储单元的导电通道。

在本实施例中，结合图6和图7，形成所述隔离介质层600的步骤包括：

参考图6所示，依次在所述沟槽410的侧壁，所述外延层500以及顶层的所述层间介质层250上形成氧化硅层610、氮化硅层620和氧化硅层630，氧化硅层610、氮化硅层620和氧化硅层630即形成ONO结构；

参考图7所示，刻蚀所述氧化硅层610、所述氮化硅层620和所述氧化硅层630，保留所述沟槽410侧壁的所述氧化硅层610、所述氮化硅层620和所述氧化硅层630，形成隔离介质层600。

结合图8和图9，本发明中形成所述多晶硅层700的步骤包括：

参考图8所示，沉积多晶硅膜层710，所述多晶硅膜层710覆盖所述外延层500、所述隔离介质层600以及顶层的所述层间介质层250；

参考图9所示，刻蚀所述多晶硅膜层710，保留所述隔离介质层600表面的多晶硅膜层710，形成所述多晶硅层700。

相应的，参考图9所示，本发明还提供一种存储结构，包括：

半导体衬底100，所述半导体衬底100表面形成有多层交错堆叠的层间介质层210、220、230、240、250，以及虚拟介质层310、320、330、340，所述虚拟介质层310、320、330、340形成于相邻的层间介质层210、220、230、240、250之间；

贯穿所述层间介质层210、220、230、240、250、所述虚拟介质层310、320、330、340以及部分所述半导体衬底100的沟槽410；

外延层500，所述外延层500的上表面不超过底层的层间介质层210的上表面；

依次覆盖所述沟槽410的侧壁的隔离介质层600和多晶硅层700。

综上所述，本发明中，提供一种存储结构及其制备方法，存储结构中仅在沟槽的底部形成外延层，使得进行选择性外延的时间大大缩短，同时减少光掩膜工艺。并且，所述外延层的上表面不超过底层的层间介质层的上表面，使得半导体衬底上的层间介质层和虚拟介质层的总高度减少。本发明形成的存储结构中，在存储器进行编程操作时，选择栅的阈值电压的可控性更好。。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种存储结构的制备方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底表面形成有多层交错堆叠的层间介质层及虚拟介质层，所述虚拟介质层形成于相邻的层间介质层之间；

刻蚀所述层间介质层、所述虚拟介质层以及部分所述半导体衬底，形成沟槽；

在所述沟槽的底部形成一外延层，所述外延层的上表面不超过底层的层间介质层的上表面；

依次在所述沟槽的侧壁形成隔离介质层和多晶硅层。

2.如权利要求1所述的存储结构的制备方法，其特征在于，所述层间介质层为氧化硅层。

3.如权利要求2所述的存储结构的制备方法，其特征在于，每层所述层间介质层的厚度为100nm～200nm。

4.如权利要求1所述的存储结构的制备方法，其特征在于，所述虚拟介质层为氮化硅层。

5.如权利要求4所述的存储结构的制备方法，其特征在于，每层所述虚拟介质层的厚度为100nm～200nm。

6.如权利要求1所述的存储结构的制备方法，其特征在于，形成所述隔离介质层的步骤包括：

依次在所述沟槽的侧壁、所述外延层以及顶层的所述层间介质层上形成氧化硅层、氮化硅层和氧化硅层；

依次刻蚀所述氧化硅层、所述氮化硅层和所述氧化硅层，保留所述沟槽侧壁的所述氧化硅层、所述氮化硅层和所述氧化硅层，形成所述隔离介质层。

7.如权利要求6所述的存储结构的制备方法，其特征在于，形成所述多晶硅层的步骤包括：

在所述外延层、所述隔离介质层以及顶层的所述层间介质层上沉积多晶硅膜层；

刻蚀所述多晶硅膜层，保留所述隔离介质层表面的多晶硅膜层，形成所述多晶硅层。

8.如权利要求1所述的存储结构的制备方法，其特征在于，所述外延层的上表面与所述半导体衬底的表面平齐。

9.如权利要求8所述的存储结构的制备方法，其特征在于，所述半导体衬底中的沟槽的深度为200nm～600nm。

10.如权利要求8所述的存储结构的制备方法，其特征在于，所述外延层的厚度为200nm～600nm。

11.一种采用如权利要求1～10中任意一项所述的存储结构的制备方法形成的存储结构，其特征在于，包括：

半导体衬底，所述半导体衬底表面形成有多层交错堆叠的层间介质层及虚拟介质层，所述虚拟介质层形成于相邻的层间介质层之间；

贯穿所述层间介质层、所述虚拟介质层以及部分所述半导体衬底的沟槽；

外延层，所述外延层的上表面不超过底层的层间介质层的上表面；

依次覆盖所述沟槽的侧壁的隔离介质层和多晶硅层。