CN106206600A - 存储器件及其制造方法及包括该存储器件的电子设备 - Google Patents
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Abstract
公开了一种存储器件及其制造方法及包括该存储器件的电子设备。根据实施例，存储器件可以包括在衬底上依次叠置的多个存储单元层，每一存储单元层包括存储单元的阵列，各存储单元层中的存储单元沿着存储单元层的叠置方向彼此实质上对准。每个存储单元包括：依次叠置的第一源/漏层、沟道层和第二源/漏层，其中，沟道层包括与第一、第二源/漏层不同的半导体材料；以及绕沟道层的外周形成的存储栅堆叠。同一存储单元层中各存储单元的存储栅堆叠成一体。对于各存储单元，其第一源/漏层与下层的相应存储单元的第二源/漏层一体，其第二源/漏层与上层的相应存储单元的第一源/漏层一体。
Description
技术领域
本公开涉及半导体领域，具体地，涉及基于竖直型器件的存储器件及其制造方法以及包括这种存储器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材料。另一方面，如果采用多晶的沟道材料，则相对于单晶材料，沟道电阻大大增加，从而难以堆叠多个竖直型器件，因为这会导致过高的电阻。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种基于竖直型器件的存储器件及其制造方法以及包括这种存储器件的电子设备，其中能够很好地控制栅长。
根据本公开的一个方面，提供了一种存储器件，包括：在衬底上依次叠置的多个存储单元层，每一存储单元层包括存储单元的阵列，各存储单元层中的存储单元沿着存储单元层的叠置方向彼此实质上对准，其中每个存储单元包括：依次叠置的第一源/漏层、沟道层和第二源/漏层，其中，沟道层包括与第一、第二源/漏层不同的半导体材料；以及绕沟道层的外周形成的存储栅堆叠，其中，同一存储单元层中各存储单元的存储栅堆叠成一体，以及其中，对于各存储单元，其第一源/漏层与下层的相应存储单元的第二源/漏层一体，其第二源/漏层与上层的相应存储单元的第一源/漏层一体。
根据本公开的另一方面，提供了一种制造存储器件的方法，包括：在衬底上设置源/漏层和沟道层的交替堆叠，该堆叠的最下方是源/漏层，最上方是源/漏层；在所述堆叠中形成若干加工孔；经由加工孔，选择性刻蚀堆叠中的沟道层，以在堆叠中的各沟道层中形成彼此分离的多个单元沟道部的阵列；经由加工孔，在所述堆叠内的空隙中形成存储栅堆叠；去除加工孔中的材料，以露出加工孔；以及经由加工孔，选择性刻蚀堆叠中的源/漏层，以在各单元沟道部的上侧和下侧分别形成单元源/漏部，其中，各单元沟道部以及其上侧和下侧的相应单元源/漏部构成存储单元。
根据本公开的另一方面，提供了一种电子设备，包括上述存储器件。
根据本公开的实施例，沟道区由沟道层限定，从而栅长由沟道层的厚度确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。另外，沟道层可以是单晶半导体材料，可以具有高载流子迁移率和低泄流电流，从而改善了器件性能。由于竖直型器件可以相对容易地彼此叠置，从而可以制造三维存储器件，增大存储密度。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1～13示出了根据本公开实施例的制造存储器件的流程的示意图；
图14(a)～15(b)示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的流程图；
图16～19示出了根据本公开又一实施例的制造存储器件的流程中部分阶段的流程图；以及
图20(a)和20(b)示出了根据本公开实施例的加工孔布置的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的存储器件基于竖直型器件。具体地，存储器件中的每个存储单元可以是竖直型器件，包括依次叠置的第一源/漏层、沟道层和第二源/漏层。栅堆叠可以绕沟道层的外周形成。在此，栅堆叠可以是存储栅堆叠，例如可以包括浮栅或电荷捕获层或者铁电材料，以便实现存储功能。例如，栅堆叠可以包括依次叠置的第一栅介质层、浮栅层或电荷俘获层、第二栅介质层和栅导体层，或者可以包括依次叠置的第一金属层、铁电材料层、第二金属层、栅介质层和栅导体层。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。在此，存储单元可以是闪存(flash)单元。
于是，栅长可以由沟道层自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层可以由单晶半导体材料构成，以改善器件性能。特别是，可以降低沟道电阻，从而有利于竖直型器件彼此叠置。当然，第一、第二源/漏层也可以是单晶半导体材料。这种情况下，沟道层的单晶半导体材料与第一、第二源/漏层的单晶半导体材料可以是共晶体。
由于竖直型器件易于叠置的特性，根据本公开实施例的存储器件可以是三维(3D)阵列。具体地，存储单元不仅可以在平面(例如，大致平行于衬底表面)上排列，还可以沿着竖直方向(例如，大致垂直于衬底表面)排列。于是，存储器件可以包括在衬底上依次叠置的多个存储单元层，每一存储单元层包括存储单元的阵列(例如，通常是按行和列排列的二维阵列)，且各存储单元层中的存储单元可以沿着存储单元层的叠置方向彼此实质上对准。另外，在存储单元层的叠置方向(竖直方向，通常基本上垂直于衬底表面)上，相应的存储单元可以连接成串。这种连接可以通过存储单元间彼此共享源/漏层来实现。
根据本公开的实施例，沟道层可以包括与第一、第二源/漏层不同的半导体材料。这样，有利于分别对沟道层和源/漏层进行处理。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。
沟道层的外周可以相对于第一、第二源/漏层的外周向内凹入，这样，所形成的栅堆叠可以嵌于沟道层相对于第一、第二源/漏层的凹入中，从而有助于减少栅堆叠与源/漏层的交迭以便减小栅与源/漏之间的寄生电容。
这种存储器件例如可以如下制造。具体地，可以在衬底上设置源/漏层和沟道层的交替堆叠，该堆叠的最下方是源/漏层，最上方是源/漏层。例如，可以通过外延生长来提供这些层。在外延生长时，可以控制所生长的沟道层的厚度。另外，在外延生长时，可以进行原位掺杂，以实现所需的掺杂极性和掺杂浓度。
为了便于对处于堆叠内部的层进行处理，可以在堆叠中形成若干加工孔。这些加工孔可以沿着堆叠的叠置方向(竖直方向)延伸，在加工孔中可以露出所有沟道层的侧壁。在以下处理中，这些加工孔是加工通道。
可以经由加工孔，选择性刻蚀堆叠中的沟道层。由于选择性刻蚀从加工孔向它们各自的四周进行，因此，通过控制刻蚀量，可以在加工孔之间的位置处留下沟道层的一部分，而在其余位置处沟道层可以基本上被去除。留下的沟道层部分可以用于存储单元的沟道，在此称作单元沟道部。通过设置加工孔的布局，可以在各沟道层中留下单元沟道部的阵列。而且，由于加工孔沿着堆叠的叠置方向(竖直方向)延伸，因此各沟道层中刻蚀在横向上进行的程度基本上相同。结果，各沟道层留下的单元沟道部的阵列基本上是一致的，且各阵列中的单元沟道部可以在堆叠的叠置方向(竖直方向)上大致对准。
可以经由加工孔，在堆叠内的空隙中形成存储栅堆叠。例如，可以依次形成第一栅介质层、浮栅层或电荷俘获层、第二栅介质层和栅导体层，由此形成存储栅堆叠。由于上下两侧源/漏层的存在，存储栅堆叠填充在源/漏层之间的空隙即原本沟道层所在的位置处，从而自对准于单元沟道部。
此时，存储单元的沟道(由单元沟道部提供)、栅堆叠以及源/漏区(由单元沟道部上下方的源/漏层提供)均已完备，但是各存储单元的源/漏区彼此连接在一起(此时，各源/漏层除了加工孔的部位之外还是连续的)。为此，可以经由加工孔(先去除其中填充的材料例如上述栅堆叠，以露出加工通道)选择性刻蚀堆叠中的源/漏层。同样地，通过控制刻蚀量，可以在加工孔之间的位置处留下源/漏层的一部分，而在其余位置处沟道层可以基本上被去除。由于通过相同的加工孔进行刻蚀，刻蚀从这些加工孔向四周进行的方式是一致的(进行速度即刻蚀速度可能有所不同，但是进行路径即刻蚀路径是基本上相同的)，从而留下的源/漏层部分与之前沟道层中留下的部分在竖直方向上基本上是对准的。于是，源/漏层的留下部分分别位于各单元沟道部的顶面和底面上，从而形成存储单元各自的单元源/漏部。
随后，还可以在器件上形成隔离层。同时，隔离层可以经由加工孔而进入堆叠内，填充于堆叠内的空隙中。另外，还可以形成各种电接触部。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1～13示出了根据本公开实施例的制造存储器件的流程的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001中，例如通过离子注入，形成阱区1001w。该阱区1001w随后可以充当存储器件的公共地电势面，存储器件中最下层存储单元各自下层的源/漏区均可以连接到该公共地电势面。如果存储单元是n型器件，则阱区1001w可以掺杂为n型；如果存储单元是p型器件，则阱区1001w可以掺杂为p型；如果存储单元是无结器件，则阱区1001w可以掺杂为与沟道区相同的极性。
在衬底1001上，可以通过例如外延生长，依次形成第一源/漏层1003、第一沟道层1005、第二源/漏层1007、第二沟道层1009和第三源/漏层1011。例如，对于p型器件，第一源/漏层1003、第二源/漏层1007和第三源/漏层1011各自可以包括合适的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约20-50nm；第一沟道层1005和第二沟道层1009各自可以包括不同于源/漏层1003、1007、1011的半导体材料如Si，厚度为约10-100nm。SiGe在没有应变的情况下的晶格常数大于Si在没有应变的情况下的晶格常数。源/漏层和沟道层的材料选择不限于此，可以包括能够提供适当刻蚀选择性的其他半导体材料。例如，对于n型器件，源/漏层可以包括Si：C(C的原子百分比可以为约0.1-5％)；沟道层可以包括Si。Si：C在没有应变的情况下的晶格常数小于Si在没有应变的情况下的晶格常数。当然，本公开不限于此。例如，各沟道层可以包括与源/漏层相同的组分，但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要沟道层相对于源/漏层具备刻蚀选择性。
在生长各源/漏层1003、1007、1011时，可以对它们进行原位掺杂，以便随后形成源/漏区。例如，对于n型器件，可以进行n型掺杂；对于p型器件，可以进行p型掺杂。
另外，在生长沟道层1005、1009时，也可以对它们进行原位掺杂，以便调剂器件阈值电压(Vt)。例如，对于n型器件，可以进行p型掺杂；对于p型器件，可以进行n型掺杂。
另外，对于无结器件，可以对源/漏层和沟道层进行相同类型的掺杂。
在该示例中，第一源/漏层1003是另外生长在衬底1001上的。但是，本公开不限于此。例如，可以通过衬底1001自身来形成第一源/漏层。此外，还可以形成更多的源/漏层和沟道层，以便形成更多层的存储单元。
另外，为了后继处理中构图的方便以及提供适当的停止层等目的，在所生长的这些半导体层之上，还可以形成硬掩模。例如，可以依次形成氧化物(例如，氧化硅)层1013(厚度例如为约2-10nm)和氮化物(例如，氮化硅)层1015(厚度例如为约10-100nm)。
随后，可以限定加工孔。如图2的俯视图所示，可以在图1所示的结构上形成光刻胶1017。通过光刻(曝光和显影)，将光刻胶1017构图为在加工孔的位置处露出之下的氮化物层1015。关于加工孔的位置设置，以下将进一步详细说明。
接着，如图3(a)(沿图2中AA′线的截面图)和3(b)(沿图2中BB′线的截面图)所示，可以通过光刻胶，向下开孔。具体地，可以依次选择性刻蚀例如反应离子刻蚀(RIE)氮化物层1015、氧化物层1013、第三源/漏层1011、第二沟道层1009、第二源/漏层1007、第一沟道层1005和第一源/漏层1003，以形成加工孔。例如，RIE可以沿大致垂直于衬底表面的方向进行，从而得到沿大致垂直于衬底表面的方向延伸的加工孔。之后，可以去除光刻胶1017。在该示例中，在加工孔的底部留下了一部分第一源/漏层1003，以便与地电势面更好地接触。但是，本公开不限于此。例如，加工孔可以贯穿沟道层和源/漏层的叠层。这些加工孔形成对堆叠内各层进行处理的加工通道。
然后，如图4(a)、4(b)和4(c)(图4(a)是俯视图，图4(b)是沿图4(a)中AA′线的截面图，图4(c)是沿图4(a)中BB′线的截面图)所示，可以经由加工孔，(相对于源/漏层)选择性刻蚀沟道层1005、1009。例如，可以选择合适的蚀刻剂，其对沟道层(在该示例中，Si)的刻蚀(远远)大于对源/漏层(在该示例中，SiGe)的刻蚀。在一示例中，特别是在源/漏层为Si且沟道层为SiGe的情况下，可以使用数字刻蚀。具体地，可以通过热处理在Si源/漏层和SiGe沟道层的表面上形成表面氧化层，然后通过刻蚀去除表面氧化层。SiGe的氧化速率高于Si的氧化速率，且SiGe上的氧化物更易于去除。可以重复氧化-去除氧化物的步骤，以实现所需的凹入。相比于选择性刻蚀，这种方式可以更好地控制凹入的程度。
在此，可以控制刻蚀的量，以在各沟道层1005、1009中形成彼此分离的多个部分(参见图4(a)的俯视图中的虚线框以及图4(c)中的截面图)，这些部分随后可以用作存储单元的单元沟道部。
在此，将结合图20(a)和20(b)描述加工孔的设置以及相应的刻蚀效果。
如图4(a)和20(a)所示，衬底可以包括存储单元区和接触区，在存储单元区中形成存储单元，而在接触区中形成各种电接触部。当然，衬底还可以包括其他区域，例如用于形成相关电路的电路区等等。
根据本公开的实施例，在存储单元区上，加工孔的密度可以被设置为使得在经由加工孔对沟道层选择性刻蚀了给定时间之后，沟道层位于存储单元区的部分被分离为隔离的岛状部。如图20(a)中的箭头所示，刻蚀将从各加工孔向着四周进行。不考虑方向性(即，认为刻蚀是各向同性的)，那么在任一时刻，刻蚀所达到的范围是以加工孔为中心的圆形，如图中的虚线圈所示。该刻蚀范围的大小(即，圆的半径)可以通过刻蚀量(例如，刻蚀时间)来控制。通过控制刻蚀量，可以使各个加工孔的刻蚀范围限定位于加工孔之间的岛状残留。
另外，在接触区上，加工孔的密度可以被设置为使得在所述给定时段内沟道层位于接触区的部分被实质上完全去除。更具体地，相对于存储单元区，在接触区上加工孔更密地排布，从而它们的刻蚀范围相互交迭，覆盖整个接触区。当然，为了在后继处理中为源/漏层提供支撑，在接触区的某些部分中，也可以减小加工孔的密度，使得在这些部分中也可以存在类似于存储单元区中的岛状残留。
图20(b)示意性示出了孔的阵列(图中的点阵列)与由此得到的岛状部的阵列(图中的“×”阵列)之间的关系。在常规的按行和列排列的二维存储单元阵列的情况下，加工孔可以排列为对应的二维阵列。这两个阵列可以彼此嵌套。更具体地，岛状部可以位于相应的加工孔网格的大致中心，且加工孔可以位于相应的岛状部网格的大致中心。
尽管在此以各向同性刻蚀为例进行描述，但是本公开不限于此。在各向异性刻蚀的情况下，需要考虑刻蚀的方向性，设计加工孔的排布。
在该示例中，加工孔网格是四边形的。但是，本公开不限于此。加工孔网格也可以是其他形状，例如三角形或其他多边形，相应的岛状部可以位于其大致几何中心处。当然，加工孔也不限于圆形，也可以是其他形状，优选为正多边形，这样的设计布局时较为方便。
回到图4(a)-4(c)，如上所述，在经过一定时间的刻蚀之后，沟道层1005、1009的大部分被去除，只留下一些隔离的岛状部，用作单元沟道部。由于加工孔竖直穿过叠层，故而每一沟道层中所留下的岛状部的位置(参见图20(b)，位于相应加工孔网格的中心)是大致相同的，因此这些岛状部在竖直方向上基本上彼此对准。
另外，在源/漏层1003、1007、1009之间，留下了空间(原本沟道层所占据的空间)。可以在这些空间中形成栅堆叠。从而栅堆叠可以自对准于相应的单元沟道部。
为了加工的方便，如图5(a)和5(b)所示，可以经由加工孔，(相对于沟道层)选择性刻蚀源/漏层1003、1007、1011。由于如上所述沟道层的去除从而在源/漏层之间留下了空间，所以刻蚀剂可以经由加工孔进入这些空间中。因此，与刻蚀沟道层时从加工孔向四周刻蚀不同，在该刻蚀步骤中源/漏层主要地被消减厚度。于是，可以增大源/漏层之间的间隙，有助于随后在这些间隙中填充材料。
接着，如图6(a)和6(b)所示，可以经由加工孔，在堆叠内的空隙中形成存储栅堆叠。例如，可以依次形成第一栅介质层1019、浮栅层或电荷捕获层1021、第二栅介质层1023以及栅导体层1025。例如，第一栅介质层1019可以包括高K栅介质如HfO2，厚度为约1-10nm；浮栅层或电荷捕获层1021可以包括浮栅材料如金属或电荷捕获材料如氮化物，厚度为约1-20nm；第二栅介质层1023包括高K栅介质如HfO2，厚度为约1-10nm；栅导体层1025可以包括金属栅导体。在此，第一栅介质层1019、浮栅层或电荷捕获层1021、第二栅介质层1023形成地较薄，可以大致共形地形成；栅导体层1025形成地较厚，以便填满堆叠内的空隙。另外，在第二栅介质层1023与栅导体层1025之间，还可以形成功函数调节层(未示出)。
如图6(b)所示，如此形成的栅堆叠占据沟道层的位置，从而自对准于各单元沟道部1005、1009。而且，在同一沟道层，由于单元沟道部1005、1009只是分离的岛状部，而该层中其余位置均被栅堆叠所占据。因此，从俯视图上看，栅堆叠在该沟道层内成一体，且围绕各单元沟道部1005、1009。
备选地，栅堆叠可以包括铁电材料。例如，栅堆叠可以包括依次叠置的第一金属层、铁电材料层、第二金属层、栅介质层以及栅导体层(未示出)。例如，铁电材料可以包括氧化铪如HfO2、氧化锆如ZrO2、氧化钽如TaO2、氧化铪锆HfxZr1-xO2(其中x取值为(0，1)的范围)如Hf0.5Zr0.5O2、氧化铪钽HfxTa1-xO2(其中x取值为(0，1)的范围)如Hf0.5Ta0.5O2、含Si的HfO2、含Al的HfO2、BaTiO3、KH2PO4或SBTi，第一金属层和第二金属层各自均可以包括TiN。这种情况下，可以经由加工孔依次形成第一金属层、铁电材料层、第二金属层、栅介质层，这些层可以形成得较薄，可以大致共形地形成。另外，可以经由加工孔形成栅导体层，该层可以形成得较厚，以便填满堆叠内的空隙。
加工孔同样被栅堆叠所填充。为了进一步操作，如图7(a)和7(b)所示，可以清空加工孔。具体地，可以依次选择性刻蚀如RIE栅导体层1025、第二栅介质层1023、浮栅层或电荷捕获层1021和第一栅介质层1019。由于硬掩模1015的存在，加工孔中的栅堆叠被去除，而其余位置处特别是存储单元区中的栅堆叠得以保留。
接下来，可以分离各存储单元的源/漏部。如图8(a)和8(b)所示，可以经由加工孔，(相对于沟道层以及栅堆叠)选择性刻蚀源/漏层1003、1007、1011。在此，由于同样是经由加工孔进行刻蚀，故而如以上结合图4(a)-4(c)以及图20(a)和20(b)所述，在各源/漏层1003、1007、1011中，留下一些分离的岛状部，它们随后充当的存储单元的单元源/漏部。如以上结合图20(a)和20(b)所述，这些岛状部的位置由加工孔的位置确定，因此它们的位置与单元沟道部的位置基本上一致。也即，单元源/漏部与单元沟道部在竖直方向上基本对准。另外，对源/漏层1003、1007、1011的刻蚀量可以相对较少，从而单元沟道部相对于相应的单元源/漏部在横向上凹入。
对于p型器件，在刻蚀之后，由于SiGe在没有应变的情况下的晶格常数大于Si在没有应变的情况下的晶格常数，在Si中产生应变，此应变会使Si的空穴迁移率大于其在没有应变的情况下的空穴迁移率，或Si的轻空穴的有效质量小于其在没有应变的情况下的轻空穴的有效质量，或Si的轻空穴的浓度大于其在没有应变的情况下的轻空穴的浓度，进而使p型器件的开态电流增加并因此增强了p型器件的性能。备选地，对于n型器件，在刻蚀之后，由于Si：C在没有应变的情况下的晶格常数小于Si在没有应变的情况下的晶格常数，在Si中产生应变，此应变会使Si的电子迁移率大于其在没有应变的情况下的电子迁移率，或Si的电子的有效质量小于其在没有应变的情况下的电子的有效质量，进而使n型器件的开态电流增加并以此增强了n型器件的性能。
另外，如果选用SiGe作为沟道层材料而用Si作为源/漏层材料，此选择即可以增加p型器件的开态电流，又可以减小p型器件的关态电流，从而增强了p型器件的性能。原因在于Si的禁带宽度大于SiGe的禁带宽度，而SiGe中空穴迁移率大于Si的空穴迁移率。
因此，在存储单元区中，形成了存储单元的竖直串，每一存储单元包括依次叠置的单元源/漏部、单元沟道部和单元源/漏部。由于相邻的存储单元之间共享单元源/漏部，所以每一串存储单元彼此串联连接在一起。
这样，完成了存储单元区中存储单元的制造。随后，可以填充隔离材料以实现电隔离，另外还可以制造各种电接触部以实现所需的电连接。
例如，如图9(a)和9(b)所示，可以经由加工孔，向堆叠内的空隙中填充电介质材料，以形成层间电介质层1027。例如，可以通过ALD等工艺，来淀积氧化物。在此，层间电介质层1027优选地超出硬掩模1015的顶面，并可以对其进行平坦化处理如化学机械抛光(CMP)。
接下来，可以在层间电介质层1027中形成电接触部。对于三维阵列，本领域存在多种方式来制作互连。例如，可以将接触区中的栅堆叠构图为阶梯状，以便形成到各层栅堆叠的电接触部。以下描述一个具体示例。
例如，如图10所示，例如利用光刻胶(未示出)，选择性刻蚀如RIE层间电介质层1027(以及可能地，氮化物层1015和氧化物层1013)，使得层间电介质层1027在接触区中下凹。然后，如图11所示，修整光刻胶，使其向着存储单元区回缩，并选择性刻蚀如RIE层间电介质层1027(以及氮化物层1015和氧化物层1013)、第一栅介质层1019、浮栅层或电荷捕获层1021以及第二栅介质层1023，刻蚀可以停止于栅导体层1025。随后，如图12所示，进一步修整光刻胶，使其向着存储单元区进一步回缩。同样对对各层进行选择性刻蚀如RIE。这样，就将栅导体层形成为阶梯形。本领域技术人员知道多种技术来将上下叠置的多层在边缘处形成为阶梯形，在此不详细描述。
如图13所示，可以淀积电介质材料(例如，与层间电介质层1027的材料相同)，从而与剩余的层间电介质层1027一起构成层间电介质层1029。在层间电介质层1029中，可以形成到公共地电势面1001w(且因此到所有的最下层存储单元的源/漏区)的电接触部1031-1、到各层栅导体1025的电接触部1013-2和1013-3、以及到各最上层存储单元的源/漏区的电接触部1031-4和1031-5。这种电接触部可以通过在层间电介质层中形成接触孔、并在其中填充导电材料如W来制作。
于是，得到了根据该实施例的存储器件。如图13所示，该存储器件可以包括多个存储单元层(在该示例中，仅示出了两层)，每个存储单元层包括存储单元的阵列。每一存储单元包括单元源/漏部、单元沟道部、单元源/漏部的叠层。存储单元在竖直方向上连接成串，在上端连接到相应的电接触部，在下端连接到公共地电势平面。每一层中的存储单元各自的栅堆叠是一体的。通过到栅导体的电接触部，可以选择某一存储单元层。另外，通过源/漏接触部，可以选择某一存储单元串。
在该示例中，针对最上层的每个存储单元的源/漏区，均形成电接触部。由于存储单元的密度较大，故而这种源/漏接触部的密度较大。根据另一实施例，可以形成与最下层的存储单元的源/漏区电连接的按行(或列)排列的电极，且形成与最上层的存储单元的源/漏区电连接的按列(或行)排列的电极。这样，通过上侧的电极和下侧的电极(彼此交叉形成与存储单元阵列相对应的阵列)，可以选择相应的存储单元串。
图14(a)～15(b)示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的流程图。以下，主要描述该实施例与上述实施例的不同之处。
在如以上结合图8(a)和8(b)所述选择性刻蚀源/漏层之后，并非如以上实施例中直接填充层间电介质层，而是如图14(a)和14(b)所示，可以选择性刻蚀第一栅介质层1019以及浮栅层或电荷捕获层1021。在单元沟道部相对于单元源/漏部如上所述凹入的情况下，第一栅介质层1019以及浮栅层或电荷捕获层1021可以基本上只留在该凹入内，而在其余位置处可以被去除。这样，可以降低各栅之间的寄生电容以及栅与源/漏之间的寄生电容，有助于改善器件性能。随后，可以如图15(a)和15(b)所示，在堆叠内的空隙中填充层间电介质层1027，并可以在其中形成电接触部。可以参见以上的详细描述，在此不再赘述。
图16～19示出了根据本公开又一实施例的制造存储器件的流程中部分阶段的流程图。在该实施例中，绕各单元源/漏部的外周，分别形成电接触层，以降低单元源/漏部的接触电阻。另外，为了抑制电接触层的扩散，还可以形成包封电接触层的扩散阻挡衬层。以下，主要描述该实施例与上述实施例的不同之处。
在如以上结合图8(a)和8(b)所述选择性刻蚀源/漏层之后，并非如以上实施例中直接填充层间电介质层，而是如图16所示，可以经由加工孔，在堆叠内的空隙中形成衬层1041和电接触层1043。例如，可以通过ALD，来淀积衬层1041和电接触层1043。衬层1041可以包括扩散阻挡材料如TiN，电接触层1043可以包括导电材料如W。可以通过选择性刻蚀如RIE，去除加工孔中填充的电接触层部分，以便进一步加工。
然后，如图17所示，可以经由加工孔，通过选择性刻蚀，回蚀电接触层1043，以使得电接触层1043分离为围绕各单元源/漏部外周的岛状部，如以上结合图20(a)和20(b)所述。于是，各单元源/漏部相应的电接触层部分彼此分离。
接着，如图18所示，可以经由加工孔，例如通过ALD，形成了另一衬层1045。该衬层1045可以具有与衬层1041相同的材料。在图18中，为了图示方便起见，只在电接触层1043竖直侧壁的外周示出了衬层1045，事实上其也包括水平延伸部分。
为了避免衬层1041、1045造成不必要的电接触，可以将其修整为只包封电接触层1043的外周。例如，如图18所示，可以通过例如ALD，淀积氧化物1047，以填充堆叠内的空隙。对淀积的氧化物1047进行选择性刻蚀如RIE，去除加工孔中填充的氧化物，以便进一步加工。然后，如图19所示，可以经由加工孔，回蚀氧化物1047，以使得氧化物1047分离为绕各电接触层1043外周的岛状部，如以上结合图20(a)和20(b)所述。然后，再经由加工孔，选择性刻蚀衬层1041、1045。由于氧化物1047的存在，衬层1041、1045基本上只留于电接触层1043的外周(稍有余量)，而其余部分被去除。
随后，可以在堆叠内的空隙中填充层间电介质层，并可以在其中形成电接触部。可以参见以上的详细描述，在此不再赘述。
另外，根据本公开的实施例，还可以在第一柱状有源区和/或第二柱状有源区的最上端和/或最下端增加选择晶体管，在此不再赘述。这种选择晶体管也可以是竖直型器件。
根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过允许存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (38)
1.一种存储器件，包括：
在衬底上依次叠置的多个存储单元层，每一存储单元层包括存储单元的阵列，各存储单元层中的存储单元沿着存储单元层的叠置方向彼此实质上对准，其中每个存储单元包括：
依次叠置的第一源/漏层、沟道层和第二源/漏层，其中，沟道层包括与第一、第二源/漏层不同的半导体材料；以及
绕沟道层的外周形成的存储栅堆叠，
其中，同一存储单元层中各存储单元的存储栅堆叠成一体，以及
其中，对于各存储单元，其第一源/漏层与下层的相应存储单元的第二源/漏层一体，其第二源/漏层与上层的相应存储单元的第一源/漏层一体。
2.根据权利要求1所述的存储器件，其中，存储栅堆叠包括依次叠置的第一栅介质层、浮栅层或电荷俘获层、第二栅介质层和栅导体层。
3.根据权利要求1所述的存储器件，其中，各存储单元的沟道层包括单晶半导体材料，各存储单元的第一、第二源/漏层包括单晶半导体材料。
4.根据权利要求3所述的存储器件，其中，沟道层的单晶半导体材料与第一、第二源/漏层的单晶半导体材料是共晶体。
5.根据权利要求4所述的存储器件，其中，
沟道层的单晶半导体材料为Si，第一、第二源/漏层的单晶半导体材料为SiGe；或
沟道层的单晶半导体材料为Si，第一、第二源/漏层的单晶半导体材料为Si：C；或
沟道层的单晶半导体材料为SiGe，第一、第二源/漏层的单晶半导体材料为Si。
6.根据权利要求1所述的存储器件，其中，存储栅堆叠自对准于沟道层。
7.根据权利要求2所述的存储器件，其中，沟道层的外周相对于第一、第二源/漏层的外周向内凹入。
8.根据权利要求7所述的存储器件，其中，第一栅介质以及浮栅层或电荷俘获层实质上仅位于所述凹入中。
9.根据权利要求1所述的存储器件，其中，每一存储单元阵列中的存储单元按行和列排列成二维阵列。
10.根据权利要求1所述的存储器件，其中，第一源/漏层和第二源/漏层包括相同的半导体材料。
11.根据权利要求1所述的存储器件，其中，
同一存储单元层中各存储单元的沟道层位于实质上平行于衬底表面的相同平面上，且该存储单元层中各存储单元的存储栅堆叠中的栅导体层在该平面上延伸，
同一存储单元层中各存储单元的第一源/漏层位于实质上平行于衬底表面的相同平面上，以及
同一存储单元层中各存储单元的第二源/漏层位于实质上平行于衬底表面的相同平面上。
12.根据权利要求1所述的存储器件，还包括：最下的存储单元层中各存储单元的第一源/漏层共同连接到的地电势面。
13.根据权利要求12所述的存储器件，其中，地电势面是衬底中的掺杂区。
14.根据权利要求1所述的存储器件，还包括：在衬底上存储单元层所在区域之外的区域上形成的电连接各存储单元层的栅导体的电接触部。
15.根据权利要求1所述的存储器件，还包括：在最上的存储单元层上方形成的分别与该存储单元层中各存储单元的第二源/漏层电连接的电接触部。
16.根据权利要求1所述的存储器件，还包括：
分别绕各存储单元的第一源/漏层、第二源/漏层的外周形成的电接触层。
17.根据权利要求16所述的存储器件，还包括：包封电接触层的衬层。
18.根据权利要求1所述的存储器件，其中，存储栅堆叠包括铁电材料。
19.根据权利要求18所述的存储器件，其中，存储栅堆叠包括依次叠置的第一金属层、铁电材料层、第二金属层、栅介质层和栅导体层。
20.根据权利要求19所述的存储器件，其中，铁电材料包括氧化铪、氧化锆、氧化钽、氧化铪锆或氧化铪钽，第一金属层和第二金属层包括TiN。
21.根据权利要求20所述的存储器件，其中，氧化铪包括HfO2，氧化锆包括ZrO2，氧化钽包括TaO2，氧化铪锆包括HfxZr1-xO2，，氧化铪钽包括HfxTa1-xO2，其中x取值为(0，1)的范围。
22.根据权利要求19所述的存储器件，其中，铁电材料包括含Si的HfO2、含Al的HfO2、BaTiO3、KH2PO4或SBTi，第一金属层和第二金属层包括TiN。
23.一种制造存储器件的方法，包括：
在衬底上设置源/漏层和沟道层的交替堆叠，该堆叠的最下方是源/漏层，最上方是源/漏层；
在所述堆叠中形成若干加工孔；
经由加工孔，选择性刻蚀堆叠中的沟道层，以在堆叠中的各沟道层中形成彼此分离的多个单元沟道部的阵列；
经由加工孔，在所述堆叠内的空隙中形成存储栅堆叠；
去除加工孔中的材料，以露出加工孔；以及
经由加工孔，选择性刻蚀堆叠中的源/漏层，以在各单元沟道部的上侧和下侧分别形成单元源/漏部，
其中，各单元沟道部以及其上侧和下侧的相应单元源/漏部构成存储单元。
24.根据权利要求23所述的方法，其中，通过外延生长来设置源/漏层和沟道层的交替堆叠。
25.根据权利要求24所述的方法，其中，在生长源/漏层时对源/漏层进行原位掺杂，掺杂类型对应于器件导电类型。
26.根据权利要求24所述的方法，其中，在生长沟道层时对沟道层进行原位掺杂，掺杂类型与器件导电类型相反。
27.根据权利要求23所述的方法，其中，形成存储栅堆叠包括：
依次形成第一栅介质层、浮栅层或电荷俘获层、第二栅介质层和栅导体层。
28.根据权利要求23所述的方法，还包括：在衬底中形成用于与最下的存储单元电接触的阱区。
29.根据权利要求23所述的方法，其中，衬底包括存储单元区和接触区，
在存储单元区上，加工孔的密度被设置为使得在经由加工孔对沟道层选择性刻蚀了给定时间之后，沟道层位于存储单元区的部分被分离为隔离的岛状部，这些岛状部构成单元沟道部，
在接触区上，加工孔的密度被设置为使得在所述给定时段内沟道层位于接触区的部分被实质上完全去除。
30.根据权利要求29所述的方法，其中，各沟道层中的单元沟道部按行和列排列成二维阵列，且在存储单元区上，加工孔被设置为与该二维阵列相对应的二维阵列，各单元沟道部位于加工孔的二维阵列中的网格的大致中心处。
31.根据权利要求23所述的方法，其中，在选择性刻蚀沟道层且在形成第一栅介质层之前，该方法还包括：
选择性刻蚀源/漏层，以加大源/漏层之间的间隙。
32.根据权利要求23所述的方法，还包括：控制对源/漏层的选择性刻蚀，使得单元源/漏部的外周相对于相应的单元沟道部的外周向外突出。
33.根据权利要求32所述的方法，其中，
形成存储栅堆叠包括：依次形成第一栅介质层、浮栅层或电荷俘获层、第二栅介质层和栅导体层。
在选择性刻蚀源/漏层之后，该方法还包括：
选择性刻蚀第一栅介质层以及浮栅层或电荷俘获层，使得它们实质上仅留于单元沟道部外周相对于相应源/漏部外周的凹入中。
34.根据权利要求23所述的方法，还包括：
经由加工孔，在各单元源/漏部的外周形成电接触层；
去除加工孔中填充的电接触层，然后经由加工孔回蚀电接触层，由此形成分别绕各单元源/漏部外周且彼此分离的电接触部。
35.根据权利要求34所述的方法，其中
在形成电接触层之前，该方法还包括：经由加工孔，形成第一衬层，
在回蚀电接触层之后，该方法还包括：
经由加工孔，形成第二衬层；
经由加工孔，填充绝缘层；
去除加工孔中填充的绝缘层，然后经由加工孔回蚀绝缘层，使绝缘层的剩余部分分别绕各单元源/漏部的外周且彼此分离；以及
对第一和第二衬层进行选择性刻蚀。
36.一种电子设备，包括由如权利要求1～22中任一项所述的存储器件。
37.根据权利要求36所述的电子设备，还包括与所述存储器件相配合的处理器。
38.根据权利要求36所述的电子设备，该电子设备包括智能电话、计算机、平板电脑、可穿戴智能设备、移动电源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610872907.6A CN106206600B (zh) | 2016-09-30 | 2016-09-30 | 存储器件及其制造方法及包括该存储器件的电子设备 |
Applications Claiming Priority (1)
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