JP2018163987A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】好適な特性の抵抗変化膜を備える半導体記憶装置を提供する。【解決手段】一の実施形態によれば、半導体記憶装置は、第1方向に延びる複数の第1配線と、前記第1方向と異なる第2方向に延びる第2配線とを備える。前記装置はさらに、前記複数の第1配線と前記第2配線との間に設けられた抵抗変化膜を備え、前記抵抗変化膜は、シリコンと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの1種類以上の元素とを含む半導体層を備える、または、ゲルマニウムを含む第1層と、シリコンを含む第2層とを備える。【選択図】図2
Description
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
3次元構造の抵抗変化型メモリでは、水平方向に延びる複数のワード線が、上下方向に延びる同じ抵抗変化膜に接続されている。このような抵抗変化膜に起因して、ワード線間のリーク電流、ワード線からの金属原子の拡散、抵抗変化膜内のイオン不足、抵抗変化膜のエンデュランス性の低下などが問題となり得る。
B. Govoreanu et al., "a-VMCO: a novel forming-free, self-rectifying, analog memory cell with low-current operation, nonfilamentary switching and excellent variability", 2015 Symposium on VLSI Technology Digest of Technical Papers
B. Govoreanu et al., "Advanced a-VMCO resistive switching memory through inner interface engineering with wide (>102) on/off window, tunable, μA-range switching current and excellent variability", 2016 Symposium on VLSI Technology Digest of Technical Papers
好適な特性の抵抗変化膜を備える半導体記憶装置およびその製造方法を提供する。
一の実施形態によれば、半導体記憶装置は、第1方向に延びる複数の第1配線と、前記第1方向と異なる第2方向に延びる第2配線とを備える。前記装置はさらに、前記複数の第1配線と前記第2配線との間に設けられた抵抗変化膜を備え、前記抵抗変化膜は、シリコンと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの1種類以上の元素とを含む半導体層を備える、または、ゲルマニウムを含む第1層と、シリコンを含む第2層とを備える。
以下、本発明の実施形態を、図面を参照して説明する。図1〜図10では、同一または類似の構成には同一の符号を付し、重複する説明は省略する。
(第1実施形態)
図1は、第1実施形態の半導体記憶装置の構造を示す斜視図である。図1の半導体記憶装置は、3次元構造の抵抗変化型メモリである。
図1は、第1実施形態の半導体記憶装置の構造を示す斜視図である。図1の半導体記憶装置は、3次元構造の抵抗変化型メモリである。
図1の半導体記憶装置は、複数のグローバルビット線1を備えている。これらのグローバルビット線1は例えば、シリコン基板の一部により形成されていてもよいし、シリコン基板上に絶縁膜を介して設けられたポリシリコン層により形成されていてもよい。前者の場合、グローバルビット線1間には素子分離絶縁膜が形成される。
図1は、基板の表面に平行で互いに垂直なX方向およびY方向と、基板の表面に垂直なZ方向とを示している。グローバルビット線1は、X方向に延びており、Y方向に互いに隣接している。本明細書では、+Z方向を上方向として取り扱い、−Z方向を下方向として取り扱うが、−Z方向は、重力方向と一致していても一致していなくてもよい。
各グローバルビット線1上には、複数の半導体部材2が形成されている。これらの半導体部材2は、X方向およびY方向に沿ってマトリクス状に配列されている。符号2a、2bはそれぞれ、各半導体部材2の下端と上端とを示している。各半導体部材2の下端2aは、1本のグローバルビット線1に電気的に接続されている。
各半導体部材2は、1本のグローバルビット線1上に形成されたn型部分2aと、n型部分2a上に形成されたp型部分2bと、p型部分2b上に形成されたn型部分2cとを備えている。n型部分2a、p型部分2b、およびn型部分2cは、例えばポリシリコン層により形成されている。本実施形態では、n型部分2a、2cをp型部分に置き換え、p型部分2bをn型部分に置き換えてもよい。
図1の半導体記憶装置はさらに、半導体部材2間をY方向に延びる複数のゲート電極3を備えている。これらのゲート電極3は例えば、ポリシリコン層により形成されている。各ゲート電極3は、n型部分2aの上部と、p型部分2bの全体と、n型部分2cの下部の+X方向側面または−X方向側面に、ゲート絶縁膜4を介して設けられている。
各半導体部材2の+X方向側面および−X方向側面には、ゲート絶縁膜4が形成されている。ゲート絶縁膜4は、例えばシリコン酸化膜である。1つの半導体部材2と、1対のゲート電極3と、これらの間のゲート絶縁膜4は、符号Trで示すように、nチャネル型のTFT(Thin Film Transistor)を構成している。このTFTは、電流の導通と遮断を切り替えるスイッチング素子である。
各半導体部材2上には、Z方向に延びるピラー形状を有する1本のローカルビット線5が形成されている。ローカルビット線5は例えば、チタン窒化膜(TiN)により形成されている。符号2c、2dはそれぞれ、各ローカルビット線5の下端および上端を示している。各ローカルビット線5の下端2cは、1つの半導体部材2の上端2bに電気的に接続されている。ローカルビット線5は第2配線の一例であり、Z方向は第2方向の一例である。
各ローカルビット線5の+X方向側面および−X方向側面には、抵抗変化膜6が形成されている。抵抗変化膜6は、供給された電圧または電流に応じて抵抗状態が変化する膜である。抵抗変化膜6の詳細については、後述する。
図1の半導体記憶装置はさらに、ローカルビット線5間をY方向に延びる複数のワード線7を備えている。X方向に隣接するローカルビット線5間には、Z方向に互いに隣接する複数のワード線7が配置されている。ワード線7は例えば、チタン窒化膜(TiN)により形成されている。抵抗変化膜6は、ローカルビット線5とワード線7との間に形成されている。ワード線7は第1配線の一例であり、Y方向は第1方向の一例である。
図2は、第1実施形態の半導体記憶装置の構造を示す断面図である。
図2は、基板8と、基板8の上方に交互に積層された複数の層間絶縁膜9および複数のワード線7と、層間絶縁膜9およびワード線7の側面に抵抗変化膜6を介して設けられたローカルビット線5とを示している。これらのワード線7とローカルビット線5との交差部分には、符号MCで示すように、メモリセルが形成されている。基板8は例えば、シリコン基板などの半導体基板である。層間絶縁膜9は例えば、シリコン酸化膜(SiO2)である。
抵抗変化膜6は、図2に示すように、層間絶縁膜9およびワード線7の側面に順に設けられた第1バリア層11と、第2バリア層12と、第3バリア層13と、スイッチング層14とを備えている。
第1バリア層11は例えば、アモルファスシリコン層などの半導体層であり、5nmの厚さを有している。第2バリア層12は例えば、シリコン酸化膜(SiO2)などの非金属酸化膜であり、1nmの厚さを有している。第3バリア層13は例えば、アルミニウム酸化膜(AlOX)などの金属酸化膜であり、1nmの厚さを有している。第2バリア層12と第3バリア層13は、中間層とも呼ばれる。なお、第1〜第3バリア層11〜13の材料や厚さは、これらの例に限定されるものではない。
スイッチング層14は、導電性が比較的高く、バンドギャップが比較的狭い材料で形成されている。本実施形態のスイッチング層14は、第2バリア層12の材料や第3バリア層13の材料に比べ、導電性が高く、バンドギャップが狭い材料で形成されている。スイッチング層14は例えば、チタン酸化膜(TiOX)などの金属酸化膜であり、10nmの厚さを有している。なお、スイッチング層14の材料や厚さは、この例に限定されるものではない。
抵抗変化膜6に電圧を印加すると、第1〜第3バリア層11〜13からスイッチング層14に酸素イオンが導入される。その結果、抵抗変化膜6のバンド構造が変化して、抵抗変化膜6の抵抗状態が変化する。抵抗状態が主に変化する領域は、スイッチング層14内における第3バリア層13の近傍に位置していると推定される。
図3は、第1実施形態の半導体記憶装置の詳細を説明するための断面図である。
本実施形態の第1バリア層11は、不純物を含有する半導体層であり、具体的には、不純物として酸素(O)、炭素(C)、窒素(N)、リン(P)、ボロン(B)、およびゲルマニウム(Ge)のうちの1種類以上の元素を含有するシリコン層である。このような第1バリア層11は例えば、シリコン層内に不純物を添加することで形成される。
例えば、第1バリア層11に酸素、炭素、または窒素を添加する場合には、第1バリア層11の抵抗率を上昇させ、ワード線7間のリーク電流(矢印A1)を低減することが可能となる。また、第1バリア層11に酸素、炭素、または窒素を添加する場合には、ワード線7からの金属原子の拡散(矢印A2)を抑制し、メモリセルの耐圧を向上させることが可能となる。
これらの場合には、第1バリア層11は、酸素、炭素、および窒素のうちの2種類以上の元素を含有していてもよい。これにより、例えば抵抗率や耐圧を上げることや調整することが可能となる。また、第1バリア層11は、酸素、炭素、または窒素を含有する複数のシリコン層により構成されていてもよいし、酸素、炭素、または窒素を含有する第1シリコン層とこれらの元素を含有しない第2シリコン層とにより構成されていてもよい。
一方、第1バリア層11にリン、ボロン、またはゲルマニウムを添加する場合には、第1バリア層11の抵抗率を低下させ、抵抗変化膜6内の酸素イオン不足を解消することが可能となる(矢印A3)。
この場合には、第1バリア層11は、リン、ボロン、およびゲルマニウムのうちの2種類以上の元素を含有していてもよい。これにより、例えばイオン供給量を増やすことや調整することが可能となる。また、第1バリア層11は、リン、ボロン、またはゲルマニウムを含有する複数のシリコン層により構成されていてもよいし、リン、ボロン、またはゲルマニウムを含有する第1シリコン層とこれらの元素を含有しない第2シリコン層とにより構成されていてもよい。
また、本実施形態の第1バリア層11は、酸素、炭素、および窒素のうちの1種類以上の元素と、リン、ボロン、およびゲルマニウムのうちの1種類以上の元素とを含有していてもよい。例えば、第1バリア層11は、酸素、炭素、または窒素を含有する第1シリコン層とリン、ボロン、またはゲルマニウムを含有する第2シリコン層とにより構成されていてもよい。
図4は、第1実施形態の第1バリア層11に含まれる不純物元素の濃度プロファイルの例を示したグラフである。
各グラフの横軸は、第1バリア層11内のX座標を表す。X座標が増加するほどワード線7から遠ざかり、X座標が減少するほどワード線7に近付く。各グラフの縦軸は、第1バリア層11に含まれる1種類の不純物原子(例えば酸素原子)の濃度を表す。
図4(a)は、X座標が変化しても不純物濃度が変化しない例を示している。図4(b)は、X座標の増加に伴い不純物濃度が減少する例を示している。図4(c)は、X座標の増加に伴い不純物濃度が増加する例を示している。本実施形態では、これらの例のいずれを採用してもよい。ただし、不純物濃度が変化する濃度プロファイルは、図5で説明するような利点がある。
なお、これらの濃度プロファイルは、第1バリア層11が2種類以上の不純物を含有する場合にも適用可能である。例えば、第1バリア層11が酸素と窒素とを含有する場合において、酸素に図4(c)の濃度プロファイルを採用し、かつ、窒素にも図4(c)の濃度プロファイルを採用してもよい。
図5は、第1実施形態の半導体記憶装置のバンド構造の例を示したグラフである。
各グラフは、ワード線7からローカルビット線5に向かう距離とポテンシャルとの関係を示している。各グラフ内の符号7、11、12、13、14、5はそれぞれ、ワード線7、第1バリア層11、第2バリア層12、第3バリア層13、スイッチング層14、およびローカルビット線5を表す。
図5(a)は、第1バリア層11が不純物を含有しない場合のバンド構造の例を示している。図5(b)は、第1バリア層11が不純物として酸素および窒素を含有している場合のバンド構造の例を示している。これらの例から、酸素および窒素の添加により第1バリア層11のバンドオフセットが増加していることが分かる。これにより、ワード線7間のリーク電流を低減することが可能となる。
図5(c)は、第1バリア層11が不純物として酸素および窒素を含有している場合のバンド構造の別の例を示している。この場合、酸素に図4(c)の濃度プロファイルが採用され、かつ、窒素にも図4(c)の濃度プロファイルが採用されている。この例から、濃度変化のある酸素および窒素の添加により第1バリア層11のバンドオフセットがさらに増加していることが分かる。これにより、ワード線7間のリーク電流をさらに低減することが可能となる。
図6は、第1実施形態の半導体記憶装置の動作特性を説明するためのグラフである。
図6の横軸は、ワード線7とローカルビット線5との間の電圧を表す。図6の縦軸は、ワード線7とローカルビット線5との間に流れる電流を表す。
矢印P1〜P3は、第1バリア層11がリン、ボロン、またはゲルマニウムを含有する場合に関し、メモリセルのリセット時における電流−電圧特性のヒステリシスを示している。本実施形態によれば、矢印P1およびP2のような低抵抗のオン動作と、矢印P3のような高抵抗のオフ動作を得ることができる。
図7は、第1実施形態の半導体記憶装置の製造方法を示す断面図である。
まず、基板8の上方に、層間絶縁膜9用の複数のシリコン酸化膜と、ワード線7用の複数のチタン窒化膜とを交互に積層する(図7(a))。次に、これらのシリコン酸化膜およびチタン窒化膜を貫通する開口部Hをエッチングにより形成する(図7(a))。その結果、これらのシリコン酸化膜およびチタン窒化膜は、Y方向およびZ方向に延びるピラー形状を有するように加工され、Y方向に延びるワード線7が形成される。
次に、層間絶縁膜9およびワード線7の側面に、第1バリア層11と、第2バリア層12と、第3バリア層13と、スイッチング層14と、ローカルビット線5用のチタン窒化膜とを順に形成する(図7(b))。
この際、第1バリア層11は、シリコンを含む第1ソースガスと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの1種類以上の元素を含む第2ソースガスとを用いたLPCVD(Low Pressure Chemical Vapor Deposition)により形成される。これにより、第1バリア層11であるシリコン層に上記元素を添加することができる。第1ソースガスと第2ソースガスは、LPCVD用のチャンバ内に同時に供給してもよいし交互に供給してもよい。
第1ソースガスは例えば、Si2H6ガス、SiH4ガス、SiH2Cl2ガス、Si2Cl6ガス等である(Hは水素、Clは塩素を表す)。
酸素を添加する場合の第2ソースガスは例えば、O2ガス、O3ガス、N2Oガス、NOガス、COガス等である。
炭素を添加する場合の第2ソースガスは例えば、CH4ガス、C2H6ガス、C3H8ガス、C4H10ガス、C2H4ガス、C3H6ガス、C4H8ガス、SiH3CH3ガス、SiH2(CH3)2ガス、SiH(CH3)3ガス等である。
窒素を添加する場合の第2ソースガスは例えば、NH3ガス、N2ガス等である。N2ガスは、ラジカルとして使用してもよい。
リン、ボロン、ゲルマニウムを添加する場合の第2ソースガスは例えば、PH3ガス、B2H6ガス、GeH4ガス等である。
なお、第1バリア層11は、その他の方法で形成してもよい。第1バリア層11は例えば、プラズマCVD、シリコン層の熱酸化、シリコン層の窒化により形成してもよい。
その後、第1バリア層11、第2バリア層12、第3バリア層13、スイッチング層14、およびローカルビット線5用のチタン窒化膜を貫通する開口部をエッチングにより形成する。その結果、これらの層は、Z方向に延びるピラー形状を有するように加工され、Z方向に延びるローカルビット線5が形成される(図1参照)。その後、基板8上に種々の絶縁膜や配線層が形成され、本実施形態の半導体記憶装置が製造される。
以上のように、本実施形態の第1バリア層11は、シリコンと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの1種類以上の元素とを含有する半導体層として形成されている。そのため、本実施形態では、適切な元素を採用することで、ワード線7間のリーク電流、ワード線7からの金属原子の拡散、抵抗変化膜6内のイオン不足などの問題に対処することができる。
例えば、第1バリア層11に酸素、炭素、または窒素を添加することで、第1バリア層11の抵抗率を上昇させ、ワード線7間のリーク電流を低減することが可能となる。さらには、第1バリア層11に酸素、炭素、または窒素を添加することで、ワード線7からの金属原子の拡散を抑制し、メモリセルの耐圧を向上させることが可能となる。一方、第1バリア層11にリン、ボロン、またはゲルマニウムを添加することで、第1バリア層11の抵抗率を低下させ、抵抗変化膜6内の酸素イオン不足を解消することが可能となる。
よって、本実施形態によれば、上記のような第1バリア層11を採用することで、好適な特性の抵抗変化膜6を備える半導体記憶装置を実現することが可能となる。
(第2実施形態)
図8は、第2実施形態の半導体記憶装置の構造を示す断面図である。
図8は、第2実施形態の半導体記憶装置の構造を示す断面図である。
図8の半導体記憶装置では、抵抗変化膜6が、図2に示す構成要素に加え、第4バリア層15を備えている。具体的には、抵抗変化膜6は、層間絶縁膜9およびワード線7の側面に順に設けられた第4バリア層15と、第1バリア層11と、第2バリア層12と、第3バリア層13と、スイッチング層14とを備えている。
上述のように、第1および第2バリア層11、12は、シリコンを含有しており、具体的には、第1バリア層11はアモルファスシリコン層、第2バリア層12はシリコン酸化膜である。ただし、本実施形態の第1バリア層11は、シリコン以外の元素である酸素、炭素、窒素、リン、ボロン、ゲルマニウム等を含有していなくてもよい。一方、第4バリア層15は、ゲルマニウムを含有しており、具体的には、アモルファスゲルマニウム層である。このように、本実施形態の抵抗変化膜6は、ゲルマニウムを含有する第1層(第4バリア層15)と、シリコンを含有する第2層(第1および第2バリア層11、12)とを含んでいる。
ここで、抵抗変化膜6が、第1バリア層11を含む第1の場合と、第4バリア層15を含む第2の場合と、第1および第4バリア層11、15を含む第3の場合とを比較する。
第1の場合には、メモリセルのセットとリセットとを繰り返すと、第2バリア層12のシリコン酸化膜の厚さが増加する可能性がある。その結果、メモリセルの動作電圧が上昇し、抵抗変化膜6のエンデュランス性が低下する可能性がある。一方、第2の場合には、メモリセルのセット後やリセット後の抵抗保持特性が悪くなる可能性がある。
そこで、本実施形態では、第3の場合の構造を採用している。この場合、第1バリア層11によりメモリセルの抵抗保持特性を向上させることが可能となり、第4バリア層15により抵抗変化膜6のエンデュランス性を向上させることが可能となる。
なお、第4バリア層15は、アモルファスゲルマニウム層とする代わりに、ゲルマニウム酸化膜としてもよい。また、第4バリア層15は、アモルファスゲルマニウム層とゲルマニウム酸化膜とを含む積層膜としてもよい。これらの場合にも、上記第3の場合と同様の作用を得ることが可能となる。
図9は、第2実施形態の変形例の半導体記憶装置の構造を示す断面図である。
図9の抵抗変化膜6は、層間絶縁膜9およびワード線7の側面に順に設けられたスイッチング層14と、第3バリア層13と、第1バリア層11と、第2バリア層12と、第4バリア層15とを備えている。
このように、図9の抵抗変化膜6を構成する層の順番は、図8の抵抗変化膜6を構成する層の順番と異なっている。上記第3の場合の作用は、図9の抵抗変化膜6によっても得ることが可能である。
図10は、第2実施形態の半導体記憶装置の製造方法を示す断面図である。
まず、基板8の上方に、層間絶縁膜9用の複数のシリコン酸化膜と、ワード線7用の複数のチタン窒化膜とを交互に積層する(図10(a))。次に、これらのシリコン酸化膜およびチタン窒化膜を貫通する開口部Hをエッチングにより形成する(図10(a))。その結果、これらのシリコン酸化膜およびチタン窒化膜は、Y方向およびZ方向に延びるピラー形状を有するように加工され、Y方向に延びるワード線7が形成される。
次に、層間絶縁膜9およびワード線7の側面に、LPCVDにより第4バリア層15を形成する(図10(a))。第4バリア層15は例えば、アモルファスゲルマニウム層であり、GeH4ガスを用いて形成される。
次に、第4バリア層15の側面に、LPCVDにより第1バリア層11を形成する(図10(a))。第4バリア層11は例えば、アモルファスシリコン層であり、SiH4ガス、Si2H6ガス、またはアミノシラン系ガスを用いて形成される。
次に、第1バリア層11の側面に、第1バリア層11の一部の酸化により第2バリア層12(シリコン酸化膜)を形成する(図10(a))。この酸化の後に、第2バリア層12の側面に、O2ガス等を用いたALD(Atomic Layer Deposition)によりさらなるシリコン酸化膜を形成してもよい。この場合、第2バリア層12は、前者のシリコン酸化膜と後者のシリコン酸化膜とを含む層となる。
次に、第2バリア層12の側面に、ALDにより第3バリア層13(アルミニウム酸化膜)を形成する(図10(b))。次に、第3バリア層13の側面に、ALDによりスイッチング層14(チタン酸化膜)を形成する(図10(b))。次に、スイッチング層14の側面に、ローカルビット線5用のチタン窒化膜を形成する(図10(b))。
その後、第4バリア層15、第1バリア層11、第2バリア層12、第3バリア層13、スイッチング層14、およびローカルビット線5用のチタン窒化膜を貫通する開口部をエッチングにより形成する。その結果、これらの層は、Z方向に延びるピラー形状を有するように加工され、Z方向に延びるローカルビット線5が形成される(図1参照)。その後、基板8上に種々の絶縁膜や配線層が形成され、本実施形態の半導体記憶装置が製造される。
以上のように、本実施形態の抵抗変化膜6は、ゲルマニウムを含有する第1層(第4バリア層15)と、シリコンを含有する第2層(第1および第2バリア層11、12)とを含んでいる。よって、本実施形態では、第2層によりメモリセルの抵抗保持特性を向上させることが可能となり、第1層により抵抗変化膜6のエンデュランス性を向上させることが可能となる。本実施形態によれば、このような第1および第2層を採用することで、好適な特性の抵抗変化膜6を備える半導体記憶装置を実現することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
1:グローバルビット線、2:半導体部材、
2a:n型部分、2b:p型部分、2c:n型部分、
3:ゲート電極、4:ゲート絶縁膜、5:ローカルビット線、
6:抵抗変化膜、7:ワード線、8:基板、9:層間絶縁膜、
11:第1バリア層、12:第2バリア層、13:第3バリア層、
14:スイッチング層、15:第4バリア層
2a:n型部分、2b:p型部分、2c:n型部分、
3:ゲート電極、4:ゲート絶縁膜、5:ローカルビット線、
6:抵抗変化膜、7:ワード線、8:基板、9:層間絶縁膜、
11:第1バリア層、12:第2バリア層、13:第3バリア層、
14:スイッチング層、15:第4バリア層
Claims (8)
- 第1方向に延びる複数の第1配線と、
前記第1方向と異なる第2方向に延びる第2配線と、
前記複数の第1配線と前記第2配線との間に設けられた抵抗変化膜であって、シリコンと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの1種類以上の元素とを含む半導体層を備える、または、ゲルマニウムを含む第1層と、シリコンを含む第2層とを備える、抵抗変化膜と、
半導体記憶装置。 - 前記半導体層は、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの2種類以上の元素を含む、請求項1に記載の半導体記憶装置。
- 前記半導体層内のいずれかの前記元素の濃度は、前記第1配線から前記第2配線に向かう第3方向に沿って変化する、請求項1または2に記載の半導体記憶装置。
- 前記第1層は、ゲルマニウムと酸素とを含む、請求項1に記載の半導体記憶装置。
- 前記第2層として、シリコンを含む半導体層と、シリコンと酸素とを含む絶縁膜とを備える、請求項1または4に記載の半導体記憶装置。
- 第1方向に延びる複数の第1配線を形成し、
前記第1配線の側面に抵抗変化膜を形成し、
前記抵抗変化膜の側面に前記第1方向と異なる第2方向に延びる第2配線を形成する、
ことを含み、
前記抵抗変化膜は、シリコンと、酸素、炭素、窒素、リン、ボロン、およびゲルマニウムのうちの1種類以上の元素とを含む半導体層を備える、または、ゲルマニウムを含む第1層と、シリコンを含む第2層とを備える、半導体記憶装置の製造方法。 - 前記半導体層は、シリコンを含む第1ガスと、前記元素を含む第2ガスとを用いて形成される、請求項6に記載の半導体記憶装置の製造方法。
- 前記第1層は、ゲルマニウムを含む第1ガスを用いて形成され、前記第2層は、シリコンを含む第2ガスを用いて形成される、請求項6に記載の半導体記憶装置の製造方法。
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