TW202137563A - 積體電路裝置 - Google Patents

積體電路裝置 Download PDF

Info

Publication number
TW202137563A
TW202137563A TW109142534A TW109142534A TW202137563A TW 202137563 A TW202137563 A TW 202137563A TW 109142534 A TW109142534 A TW 109142534A TW 109142534 A TW109142534 A TW 109142534A TW 202137563 A TW202137563 A TW 202137563A
Authority
TW
Taiwan
Prior art keywords
layer
metal layer
semiconductor
work function
gate
Prior art date
Application number
TW109142534A
Other languages
English (en)
Inventor
莫如娜 阿比里杰斯 柯德博
子韋 方
林耕竹
曹學文
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202137563A publication Critical patent/TW202137563A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種積體電路(IC)裝置包括在基板上方的複數第一半導體層、第一閘極介電層和第一閘極電極。第一閘極電極包括第一填充金屬層和設置在第一閘極介電層與第一填充金屬層之間的功函數金屬層。積體電路裝置更包括在基板上方的複數第二半導體層、第二閘極介電層和第二閘極電極。第二閘極電極包括直接接觸第二閘極介電層的第二填充金屬層。第二填充金屬層的頂表面在第二多個半導體層的最頂層上方延伸。半導體層的材料具有中間能隙。功函數金屬層的功函數低於中間能隙。填充金屬層的功函數高於中間能隙。

Description

積體電路裝置
本揭露係關於一種積體電路裝置。
半導體積體電路(integrated circuit；IC)工業呈指數成長。在IC材料及IC設計的技術進步產生多個IC世代，每一個IC世代比上一個IC世代有更小及更複雜的電路。在IC發展過程中，製程可作出之幾何尺寸(例如：最小部件(或線路))會下降，而功能密度(例如:每一晶片區域的相連元件數量)通常都會增加。此微縮過程藉由增加生產效率及降低相關成本提供了優勢。此微縮亦增加了IC製程及製造的複雜性，為實現這些進步，需要在IC製程及製造有相似的發展。
舉例來說，已經引入了多閘極裝置，以藉由增加閘極-通道耦合、減小關閉狀態(OFF-state)電流以及減小短通道效應(short-channel effect；SCE)來改善閘極控制。一種這樣的多閘極裝置是環繞式閘極(gate-all-around；GAA)電晶體，其閘極結構延伸圍繞通道層並提供對所有側面的通道區的控制(access)。GAA電晶體與常規的互補金屬氧化物半導體(complementary metal-oxide-semiconductor；CMOS)製程相容，允許在保持閘極控制和減輕SCE的同時積極縮小尺寸。然而，常規的GAA裝置可能具有過大的電阻和功函數變化，這可能不利地降低裝置效能。另外，常規的GAA裝置可能具有閘極形成餘量問題(gate formation margin issue)，其可能給可靠的製程帶來挑戰。因此，儘管常規的GAA裝置通常已經足以滿足其預期目的，但它們並非在各個方面都令人滿意。
本揭露提供一種積體電路裝置。積體電路裝置包括半導體基板、複數第一半導體層、第一閘極介電層、第一閘極電極、複數第二半導體層、第二閘極介電層、第二閘極電極。第一半導體層在具有半導體材料的半導體基板上方。第一閘極介電層圓周地圍繞第一半導體層的第一層。第一閘極電極包括功函數金屬層和第一填充金屬層，功函數金屬層具有圓周地圍繞第一閘極介電層第一導電材料，並且第一填充金屬層具有圍繞功函數金屬層的第二導電材料。第二多個半導體層在具有半導體材料的半導體基板上方。第二閘極介電層圓周地圍繞第二多個半導體層的第二層。第二閘極電極包括第二填充金屬層，第二填充金屬層具有圍繞並直接接觸第二閘極介電層的第二導電材料，第二填充金屬層的頂表面在第二多個半導體層的最頂層上方延伸。第一導電材料的功函數低於半導體材料的中間能隙，並且第二導電材料的功函數高於半導體材料的中間能隙。
本揭露提供一種積體電路裝置。積體電路裝置包括半導體基板、第一源極特徵和第一汲極特徵、第二源極特徵和第二汲極特徵、複數第一半導體層、複數第二半導體層、第一閘極介電層、第二閘極介電層、第一閘極電極、第一閘極接點特徵、第二閘極電極、第二閘極接點特徵。半導體基板具有第一主動區和第二主動區。第一源極特徵和第一汲極特徵設置在第一主動區上。第二源極特徵和第二汲極特徵設置在第二主動區上。第一半導體層夾設於第一源極特徵和第一汲極特徵。第二多個半導體層夾設於第二源極特徵和第二汲極特徵。第一閘極介電層圓周地圍繞第一半導體層之每一者。第二閘極介電層圓周地圍繞第二多個半導體層之每一者。第一閘極電極包括圓周地圍繞並直接接觸第一閘極介電層的第一導電層。第一閘極接點特徵在第一閘極電極上方並直接接觸第一閘極電極。第二閘極電極包括功函數金屬層和第二導電層，功函數金屬層圓周地圍繞第二閘極介電層之每一者，並且第二導電層圓周地圍繞並直接接觸功函數金屬層。第二閘極接點特徵在第二閘極電極上方並直接接觸第二閘極電極。第一半導體層包括由第一導電層施加的壓縮應力。
本揭露提供一種積體電路裝置的形成方法。積體電路裝置的形成方法包括在半導體基板的第一區域中形成複數第一懸置半導體層，並且在半導體基板的第二區域中形成複數第二懸置半導體層，其中第一多個懸置半導體層和第二多個懸置半導體層中之每一者彼此間隔；形成閘極介電層以圓周地圍繞第一多個懸置半導體層和第二多個懸置半導體層；在閘極介電層的一部分上方形成功函數金屬層，以圓周地圍繞第二多個懸置半導體層；以及藉由在冷卻時足夠在第一多個懸置半導體層中產生壓縮應力的高溫下的沉積製程，在第一區域中形成在閘極介電層上並直接接觸閘極介電層的填充金屬層，並且在第二區域中形成在功函數金屬層上並直接接觸功函數金屬層的填充金屬層，以及其中填充金屬層包括選自釕、銥、鋨和銠的第一金屬材料。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
此外，當數字或數字範圍以“約”、“近似”等描述時，該術語旨在包括在合理範圍內的數字(包括所描述的數字)，例如在所述數量的+/-10％內或本技術領域中具有通常知識者理解的其他值。舉例來說，術語“約5nm”包括4.5nm至5.5nm的尺寸範圍。
本揭露通常涉及IC和半導體裝置及其形成方法。隨著技術朝著更小的技術節點(例如：20nm、16nm、10 nm、7nm、5nm及以下)發展，IC和半導體裝置效能的優化越來越受到形成不同必要特徵的空間的競爭需求的限制。最近，GAA裝置已被結合到IC和半導體裝置中以解決此問題。GAA裝置包括其閘極結構(或其一部分)形成在通道區的所有側面上(例如：圍繞通道區的一部分)的任何裝置。GAA裝置在半導體晶片的一個小區域上堆疊了多個通道，從而緩解了微縮的挑戰。GAA裝置也可以稱為多橋通道裝置。
然而，GAA裝置具有其各自的挑戰。舉例來說，GAA裝置通常具有有限的通道對通道間距(channel-to-channel spacing)。因此，在奈米範圍(nanometer regime)內，在間隔內形成的特徵(例如閘極結構的部分)也具有有限的尺寸。當導電特徵具有納米範圍的尺寸時，與它們在整體尺寸(bulk dimension)下的電阻相比，它們的電阻通常會急劇增加。換句話說，對常規裝置優化材料選擇可能不是GAA裝置的理想選擇。另外，為了滿足設計需要，材料選擇進一步受到各種其他參數(例如功函數及/或通道層上方的應力)的限制。此外，隨著裝置結構變得越來越複雜，期望合併特徵以執行多種功能，及/或整合製程步驟以簡化製造。在形成可靠的器件時，優化和平衡所有這些因素已是一個重要挑戰。因此，本揭露提出了新的裝置結構和材料選擇，其改善了上面所討論的各種考慮因素。舉例來說，本揭露提供了在相關尺寸上具有低電阻、期望的應力效應以及合適的功函數的閘極填充金屬材料。另外，所提供的閘極填充金屬材料能夠使簡化的裝置結構及/或整合製程的製造成本降低。此外，此處所述的方法和材料允許無鹵素製程，從而提高由此製備的裝置的可靠性。本揭露包括多個實施例。不同的實施例可以具有不同的優點，並且任何實施例都不需要特定的優點。
如上面所述，GAA裝置包括形成在通道區的所有側面上的閘極結構。GAA裝置的通道區可以包括奈米線通道、奈米片通道、奈米棒通道(nanobar channel)及/或其他合適通道配置。在實施例中，GAA裝置的通道區可以具有垂直間隔的多個水平奈米線、奈米片、奈米棒及/或其他適當形狀通道，使GAA裝置成為堆疊的水平GAA(stacked horizontal GAA；S-HGAA)裝置。此外，由於這樣的通道通常具有奈米範圍的尺寸，因此在下文中將它們統稱為“奈米通道”。GAA裝置可以包括P型金屬氧化物半導體GAA裝置或N型金屬氧化物半導體GAA裝置。此外，GAA裝置可以具有與單一、連續的閘極結構或多個閘極結構相關的一或多個通道區。本技術領域中具有通常知識者可以受益於本揭露而可以認識到半導體裝置的其他示例。舉例來說，其他類型的金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)(例如平面MOSFET、鰭式場效電晶體(Fin Field-Effect Transistor；FinFET)、其他多閘極FET、互補式金屬氧化物半導體電晶體(complementary metal-oxide semiconductor transistor；CMOS))可獲得與此處所述的GAA裝置相似的技術優勢。
第1圖至第8A圖是根據本揭露實施例之在各個製程站點的半導體裝置的三維(3D)示意圖。第6B圖至第8B圖和第10圖是根據本揭露實施例之在各個製程站點的半導體裝置的X切割剖面圖。第6C圖是根據本揭露實施例之在各個製程站點的半導體裝置的Y切割剖面圖。第6D圖是根據本揭露實施例之在各個製程站點的半導體裝置的Z切割剖面俯視圖或平面圖。第9A圖是顯示用於閘極電極填充金屬層的多種材料選擇的電阻率和特徵厚度之間的關係的示意圖。第9B圖是顯示沉積後退火對閘極電極填充金屬層的薄膜應力的影響的示意圖。第11圖是根據本揭露實施例之半導體裝置上方的互連結構的剖面圖。第12A圖和第12B圖是根據本揭露實施例之製造半導體結構的方法的流程圖。
在所示的實施例中，半導體裝置包括GAA裝置(例如：HGAA裝置)。可以在IC(或其一部分)的製程期間製造GAA裝置，包括靜態隨機存取記憶體(static random access memory；SRAM)及/或邏輯電路、被動部件(例如電阻、電容和電感)以及主動部件(例如P型場效電晶體(PFET)、N型FET(NFET)、多閘極FET(例如FinFET)、MOSFET、CMOS、雙極型電晶體、高壓電晶體、高頻電晶體、其他記憶體單元和其組合)。
參照第1圖，GAA裝置100包括基板105。基板105包含半導體材料。在一些實施例中，基板105可以在不同區域中包括不同的摻雜物。複數半導體層110和120以交錯或交替的方式垂直地(沿著第1圖所示的“Z”方向)堆疊在基板105上。舉例來說，半導體層110設置在基板105上方，半導體層120設置在半導體層110上方，並且另一半導體層110設置在半導體層120上方，依此類推。半導體層120和110的材料組成被配置為使得它們在後續的蝕刻製程中具有蝕刻選擇性，如下面更詳細的討論。舉例來說，在一些實施例中，半導體層110包含矽鍺(SiGe)，而半導體層120包含矽(Si)。在一些其他實施例中，半導體層120包含矽鍺(SiGe)，而半導體層110包含矽(Si)。
現在參照第2圖，對GAA裝置100執行一或多個蝕刻製程，以將半導體層110和120的堆疊圖案化成為複數鰭片結構，例如成為鰭片結構130和131。鰭片結構130和131可以用作後續形成的裝置的主動區。鰭片結構(或鰭片)可以藉由任何合適方法來圖案化。舉例來說，可以使用一或多種微影製程來圖案化鰭片，包括雙重圖案化或多重圖案化製程。通常來說，雙重圖案化或多重圖案化製程將微影和自我對準製程組合，從而允許產生間距小於使用單一、直接微影製程可獲得的間距的圖案。舉例來說，在一個實施例中，在基板上方形成犧牲層，並且使用微影製程將犧牲層圖案化。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並且接著可以使用剩餘的間隔物或心軸(mandrel)來圖案化鰭片。
因此，每一個鰭片結構130至131包括半導體層110和120的堆疊，其中半導體層110和120以彼此交替的方式設置。如第2圖所示，鰭片結構130和131各自在Y方向上水平地延伸並且在X方向上水平地彼此分開。應理解X方向和Y方向是彼此垂直的水平方向，並且Z方向是與由X方向和Y方向定義的水平平面正交的垂直方向。執行以形成鰭片結構130至131的蝕刻製程也可以蝕刻掉基板105的一部分。後續形成隔離結構150以代替移除的基板105。在一些實施例中，隔離結構150包括淺溝槽隔離(shallow trench isolation；STI)。隔離結構150可以包含電性絕緣材料，例如氧化矽。
冗餘閘極結構160形成在每一個鰭片結構130至131的一部分上方。冗餘閘極結構160圍繞每一個鰭片結構的頂表面和側表面。冗餘閘極結構160包括覆蓋鰭片結構130至131的閘極介電層170和在閘極介電層170上方的冗餘閘極電極層180。冗餘閘極結構160還可包括一或多個罩幕層190，其用於圖案化閘極介電層170和冗餘閘極電極層180。在一些實施例中，閘極介電層170包括氧化矽，並且冗餘閘極電極層180包括多晶矽。
現在參照第3圖，閘極間隔物200可以形成在冗餘閘極結構160的側壁上。閘極間隔物200包含介電材料，例如氮化矽、氧化矽、碳化矽、碳氧化矽、氮碳氧化矽、低k介電材料或其組合。可以藉由任何合適方法來形成閘極間隔物200，其可以包括沉積、蝕刻及/或化學氧化。
另外，在冗餘閘極結構160外部的源極/汲極區中的鰭片結構130至131的部分被凹陷。透過磊晶成長製程在凹陷區中形成磊晶源極/汲極特徵210。在一些實施例中，磊晶源極/汲極特徵可以合併在一起，如第3圖所示。磊晶源極/汲極特徵210可以摻雜有合適的摻雜物。舉例來說，用於N型裝置的磊晶源極/汲極特徵可以摻雜有N型摻雜物，例如磷(P)、砷(As)、其他N型摻雜物或其組合；而P型裝置的磊晶源極/汲極特徵可以摻雜有P型摻雜物，例如硼(B)、碳(C)、其他P型摻雜物或其組合。另外，磊晶源極/汲極特徵210可以包括用於應力效應的合適半導體材料。在一些實施例中，源極/汲極間隔物205也形成在隔離結構150上方。源極/汲極間隔物205可以包括低k介電材料。
現在參照第4圖，在磊晶源極/汲極特徵210上方形成層間介電(interlayer dielectric；ILD)層230。ILD層230可以包括介電材料，例如氧化矽、碳氧化矽、高k材料、低k材料或極低k材料。在其他功能中，ILD層230在GAA裝置100的各種部件之間提供電性隔離。在許多實施例中，ILD層230具有在約50nm和約500nm之間的厚度。ILD層230的形成包括沉積步驟和化學機械研磨(chemical mechanical polishing；CMP)步驟。在一些實施例中，可以在磊晶源極/汲極特徵210和ILD層230之間形成接點(contact)蝕刻停止層220。
參照第5圖，移除冗餘閘極結構160。第5圖顯示了在移除冗餘閘極結構160之後的GAA裝置100的三維(3D)示意圖。如圖所示，移除冗餘閘極結構160會在GAA裝置100中形成凹陷250。凹陷250部分地暴露鰭片結構130和131的頂表面和側表面。
現在參照第6A圖至第6D圖，對GAA裝置100執行通道釋放製程300。通道釋放製程300可以包括一或多個蝕刻製程(例如濕式蝕刻製程及/或乾式蝕刻製程)以移除半導體層110，但不移除半導體層120。如上面所述，由於半導體層110和120之間的材料組成不同，使得這成為可能。換句話說，當執行通道釋放製程300時，在半導體層110和120之間具有蝕刻選擇性。舉例來說，可以以比半導體層120更快的速率(例如：十倍或更多)蝕刻掉半導體層110。
移除半導體層110形成由GAA裝置100中的空隙或間隙310圍繞的懸置的半導體層120的堆疊。因此，每一個半導體層120圓周地(circumferentially)暴露。儘管以非常慢的速率被蝕刻，但是通道釋放製程300也可以重新塑形半導體層120。舉例來說，通道釋放製程300可以使每一個半導體層120具有更圓的或彎曲的輪廓(見第6A圖和第6C圖)。應理解這些半導體層120可以用作GAA裝置100的通道區。
現在參照第7A圖至第7B圖，在不同裝置區中的GAA裝置可以接受相同或不同的後續製程。舉例來說，裝置區105A中的GAA裝置100(表示為100A)可以接受沉積處理350；而裝置區105B中的GAA裝置100(表示為100B)可以接受沉積處理352。沉積處理350和352各自包括多個沉積步驟並形成多個層，其至少部分地填充藉由移除半導體層110而留下的空隙或間隙310。沉積處理350和沉積處理352可以是不同的處理製程。可以藉由在不做沉積處理(或沉積處理的沉積步驟)的區域上形成罩幕層來實現不同的製程，並在製程完成之後移除罩幕層。然而，在一些實施例中，沉積處理350的一些沉積步驟可以與沈積處理352的一些沉積步驟相同。另外，沉積處理350的一些沉積步驟可以與沈積處理352的一些沉積步驟同時執行。在一個實施例中，GAA裝置100A是P型裝置，並且GAA裝置100B是N型裝置。在另一個實施例中，GAA裝置100A是N型裝置，並且GAA裝置100B是P型裝置。沉積處理350及/或352可以是任何合適製程，例如化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、電漿輔助CVD(plasma-enhanced CVD；PECVD)、金屬有機CVD(metal-organic CVD；MOCVD)、原子層沉積(atomic layer deposition；ALD)或其組合。
藉由沉積處理350和352形成的多層可各自包括介電層，其在半導體層120上方共同形成閘極介電質。舉例來說，如第7B圖所示，介電層370可以形成圍繞每一個半導體層120的外表面，使得它以360度圍繞每一個半導體層120。同樣如第7B圖所示，介電層370形成為與磊晶源極/汲極特徵210的側壁直接接觸。介電層370可以包括合適介電材料，並且可以用作界面層(IL)，與用於常規電晶體的通道區和閘極結構之間的界面層相似。在一些實施例中，用於GAA裝置100A的介電層370和用於GAA裝置100B的介電層370是同時(或在相同沉積製程中)形成的。換句話說，形成用於GAA裝置100A和GAA裝置100B的介電層370的沉積步驟是相同的，即使沉積處理350和352的其他方面彼此不同。
此外，沉積處理350和352各自進一步形成用於GAA裝置100A和100​​B兩者的介電層370上的介電層380，使得其以360度圍繞介電層370。因此，兩個介電層，介電層370和介電層380，在裝置區兩者中圍繞半導體層120。同樣如第7A圖的3D示意圖和第7B圖的X切割剖面圖所示，介電層380的一部分設置在閘極間隔物200的側壁上。在一些實施例中，介電層380包含高k介電材料。應理解介電層380可以起到與常規電晶體中的高k閘極介電層相似的作用。在一些實施例中，用於GAA裝置100A的介電層380和用於GAA裝置100B的介電層380是同時或(在相同沉積製程中)形成的。換句話說，形成用於GAA裝置100A和GAA裝置100B的介電層380的沉積步驟是相同的，即使沉積處理350和352的其他方面彼此不同。
在所示的實施例中，沉積處理350和352彼此的不同之處在於沉積處理350包括在裝置區105A中形成用於GAA裝置100A的第三層390，而沉積處理352不包括在裝置區105B中的用於GAA裝置100B的此沉積步驟。舉例來說，在裝置105A中，第三層390可以形成在介電層380上，使得第三層390以360度圍繞介電層380。因此，對於GAA裝置100A，現在三個層圍繞半導體層120，即介電層370、介電層380和第三層390。相反地，對於GAA裝置100B，沒有形成第三層390。因此，仍然只有兩個層圍繞半導體層120，即介電層370和介電層380。
第三層390可以是功函數金屬層。因此，第三層390可以可互換地稱為功函數金屬層390。在一個實施例中，GAA裝置100A是N型裝置，並且GAA裝置100B是P型裝置。換句話說，功函數金屬層390形成在N型裝置中而不形成在P型裝置中。因此，功函數金屬層390可以是N型功函數金屬層。在一些實施例中，功函數金屬層390包括鈦(Ti)、鋁(Al)、鉭(Ta)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭矽(TaSiN)或其組合。在一些實施例中，N型功函數金屬層390的功函數小於半導體基板的中間能隙(或能隙的中點)，例如小於約4.1eV至約4.3eV。
在另一個實施例中，GAA裝置100A是P型裝置，並且GAA裝置100B是N型裝置。換句話說，功函數金屬層390形成在P型裝置中而不形成在N型裝置中。因此，功函數金屬層390可以是P型功函數金屬層。功函數金屬層390包括氮化鈦(TiN)、釕(Ru)、銥(Ir)、鋨(Os)、銠(Rh)或其組合。在一些實施例中，P型功函數金屬層390的功函數大於半導體基板的中間能隙(或能隙的中點)，例如大於約4.1eV至約4.3eV。功函數金屬層390可以被配置以調節閘極電極的功函數，從而藉由摻入摻雜物來調節N型或P型區域中的電晶體的臨界電壓。功函數金屬層390可以包括多個層，並且可以藉由ALD、CVD及/或其他合適製程來沉積。
現在參照第8A圖至第8B圖，在用於GAA裝置100A和100B兩者的半導體層120的頂層上方形成填充金屬層400。GAA裝置100A的填充金屬層400表示為填充金屬層400a；以及GAA裝置100B的填充金屬層400表示為填充金屬層400b。填充金屬層400a和400b可各自用作個別金屬閘極電極的主要導電部分。填充金屬層400a形成在GAA裝置100A的功函數金屬層390上方，並且填充金屬層400b形成在GAA裝置100B的介電層380上方。值得注意的是，在第8A圖至第8B圖中的填充金屬層400a和400b顯示為大部分透明的結構，以便更清楚地顯示在其上方形成填充金屬層400的各種部件。
如第8A圖至第8B圖所示，填充金屬層400a從功函數金屬層390的外表面垂直連續地延伸到閘極溝槽(例如凹陷250a)的頂部，並且從功函數金屬層390的垂直表面(或側壁)水平連續地延伸到功函數金屬層390的相對的垂直表面。填充金屬層400a和功函數金屬層390共同形成金屬閘極電極，作為金屬閘極結構510a的一部分。相似地，填充金屬層400b從介電層380的外表面垂直連續地延伸到閘極溝槽(例如凹陷250b)的頂部，並且從介電層380的垂直表面(或側壁)水平連續地延伸到介電層380的相對的垂直表面。單獨的填充金屬層400b可以形成金屬閘極電極，作為金屬閘極結構510b的一部分。
填充金屬層400a和400b可以包括任何合適填充金屬材料，例如鋁(Al)、銅(Cu)、鈷(Co)、鎢(W)、釕(Ru)、銥(Ir)、鋨(Os)、銠(Rh)、鉬(Mo)、鎳(Ni)或其組合。可以使用任何合適方法來形成填充金屬層400a和400b。這包括ALD、CVD、PVD、電鍍及/或其他合適製程。在一些實施例中，填充金屬層400a及/或400b可以被摻雜以調節金屬電極的功函數，從而調整GAA裝置100A及/或100B的臨界電壓。舉例來說，填充金屬層400a及/或400b可以包括摻雜的釕(Ru)薄膜。釕(Ru)金屬的功函數為約4.6eV至約4.8eV，並且包括氧摻雜物的釕(Ru)金屬的功函數為約5.0eV至約5.2eV。因此，通過包括氧摻雜的釕(Ru)薄膜，可以實現用於填充金屬層400a及/或400b的更高的功函數。在一些實施例中，可以引入鋁(Al)及/或釔(Y)作為替代或額外摻雜物，以實現期望的功函數。
如上面所述，填充金屬層400a和400b可以包括不同的材料。這可能基於不同GAA裝置的不同設計需求。在一些實施例中，填充金屬材料選自釕(Ru)、銥(Ir)、鋨(Os)、銠(Rh)、鉬(Mo)、鎳(Ni)或其組合。這些填充金屬材料具有以下一個或多個優點：(1)低電阻、(2)合適的應力效應、(3)簡化的裝置結構。這些優點將在下面更詳細地描述。
在一些實施例中，釕(Ru)、銥(Ir)、鋨(Os)、銠(Rh)、鉬(Mo)及/或鎳(Ni)的使用提供了具有較低電阻的填充金屬層。如上面所述，常規GAA裝置製程面臨的一個挑戰是填充金屬層中的導電材料的相對較高的電阻。高電阻會導致跨越導電特徵的長度的電壓下降很大(有時是無法忍受的)，並導致可靠性、效能或甚至功能下降。高電阻可以是填充金屬層的高電阻率的結果。雖然通常將電阻率參數考慮為特定材料在整體尺寸上的常數，但該近似值會在較小尺寸的極限崩潰(break down)。當特徵尺寸接近特徵材料的電子平均自由路徑(mean free path；MFP)的數量級時，可以達到較小的尺寸限制。
就這一點來說，MFP是一種材料特性，定義為藉由在連續碰撞(impact)(衝突(collision))之間移動電子的在整體材料(bulk material)中移動的平均距離，其調整了其方向或能量或其他粒子特性。當半導體特徵的尺寸與MFP相似或在MFP之下時，散射會發生在材料界面和晶粒邊界。舉例來說，散射可能發生在與奈米通道相接的GAA裝置的填充金屬層的側壁上，導致閘極電極的電阻率不期望的增加。儘管當特徵尺寸大大超過MFP時，這種增加可以忽略，但是當特徵尺寸接近MFP時，這種增加變得很大甚至是確定的。這就是所謂的標準電阻率尺寸效應(classical resistivity size effect)。此外，特徵尺寸越小，散射效果對整體電阻率越重要。
不同的材料具有不同的MFP。根據資料，銅(Cu)的MFP為39.9nm，鈷(Co)的MFP為7.77nm，鎢(W)的MFP為15.5nm。因此，在具有小特徵(例如尺寸為3nm或更小的特徵)的GAA裝置的情況下，標準電阻率尺寸效應在評估材料的實際電阻率很重要。某些填充金屬材料的實際電阻率已基於電阻率模型評估(見第9A圖)。舉例來說，厚度為約20nm的銅(Cu)、鈷(Co)和鎢(W)個別具有約7.5μΩ-cm、12μΩ-cm和10μΩ-cm的電阻率。相同材料在3nm厚的電阻率個別為約42μΩ-cm、51μΩ-cm和36μΩ-cm。相較之下，釕(Ru)在20nm厚的電阻率為約10μΩ-cm，並且在3nm厚的電阻率為約28μΩ-cm。因此，像釕(Ru)這樣的金屬提供了更好的電阻率分佈，並且在這些小尺寸的情況下可能是填充金屬層材料的更好的選擇。隨著尺寸進一步減小到3nm以下，釕(Ru)的優勢在常規金屬之上。
已經發現當特徵尺寸為MFP的數量級或小於MFP時，具有較小r參數的金屬提供較小的電阻率。r參數考慮了整體電阻率(ρ)和MFP(λ)兩者，並且根據以下公式定義為兩個因素的計算乘積： r=ρ*λ 因此，即使此處揭露的一些材料與常規材料相比不具有最低的整體電阻率ρ(例如：釕(Ru)、銠(Rh)的整體電阻率ρ個別為約7.8μΩ-cm和4.7μΩ-cm，而銅(Cu)的整體電阻率ρ為約1.7μΩ-cm)，但它們的有利MFP λ主導了總體效果，並導致在相應小尺寸範圍下的較低實際電阻率。已發現銥(Ir)、銠(Rh)、鎳(Ni)、釕(Ru)和鋨(Os)的參數r個別為約3.69μΩ-cm-nm、3.23μΩ-cm-nm、4.07μΩ-cm-nm、3.81μΩ-cm-nm和4.33μΩ-cm-nm。相較之下，銅(Cu)、鎢(W)和鈷(Co)的r參數個別為約6.7μΩ-cm-nm、8.2μΩ-cm-nm和4.82μΩ-cm-nm。通常來說，r參數越小，就電阻效能來說，材料越理想。透過理論和實驗，已經發現需要低於約4.5μΩ-cm-nm的r參數來實現本實施例的益處。
在一些實施例中，此處揭露的一些材料(例如釕(Ru))的使用提供了合適的應力效應，並且相對於增加P型裝置中的電洞載子遷移率(hole carrier mobility)特別有利。可以理解金屬閘極，特別是填充金屬層在通道區上方施加應力，並且可能影響裝置的載子遷移率，這與磊晶源極/汲極特徵所產生的應力效應非常相似。通常來說，拉伸應力增加電子載子遷移率，因此對N型裝置有利；而壓縮應力增加了電洞載子遷移率，因此對P型裝置有利。這種現象源自材料內能階的變化。
釕(Ru)具有比半導體層120大的熱膨脹係數(coefficient for thermal expansion；CTE)。因此，釕(Ru)的填充金屬層400a及/或400b在通道區上方施加壓縮應力。壓縮應力導致半導體層120內的半導體晶格失去對稱性，其導致可用於電洞載子的能階的分裂(splitting)。舉例來說，之前由電洞載子的隨機散射可進入的一些能階被推高了能量，因此不再可由簡單的隨機散射進入。結果，抑制了隨機散射。同時，電洞載子的定向運動(directional movement)中使用的一些能階被推低能量，因此促進了定向運動。這兩種效應導致釕(Ru)的填充金屬層400a及/或400b內的總電洞傳導增加。相反地，相同的應力對電子傳導具有相反的影響，並且導致釕(Ru)的填充金屬層400a及/或400b內的總電子傳導減少。因此，期望增加P型GAA裝置中的應力的大小，並且減小N型GAA裝置中的應力的大小。
可以藉由調整處理參數來調節由釕(Ru) 的填充金屬層400a及/或400b所施加的應力的大小，例如沉積溫度、退火環境及/或沉積後退火的溫度。通常來說，由於材料的高遷移率，半導體裝置在沉積及/或退火溫度下經受最小的應力。隨著裝置的冷卻，不同的材料層由於其不同的CTE而收縮到不同的程度，並且在此過程中會產生應力。由於釕(Ru)具有比半導體層120更大的CTE，因此它比半導體層120收縮更多，從而在通道區上方施加壓縮應力。同時，釕(Ru)的填充金屬層400a及/或400b經受拉伸應力。如此產生的應力量是沉積與環境之間的溫度下降幅度的函數，因此可以通過調整沉積及/或沉積後退火溫度來調節。舉例來說，假設釕(Ru)的填充金屬層400b在升高的溫度Te 下沉積在半導體層120的通道區上方，並且釕(Ru)的填充金屬層材料具有楊氏模數Y和αM 的CTE，則應力σ可以計算為： σ= Y·(Te -TRT )·(αM -αS ) 其中，αS 是半導體層中材料的CTE，TRT 是環境溫度。舉例來說， 第9B圖顯示了退火環境的影響。在此示例中，釕(Ru)薄膜形成作為填充金屬層。柱狀圖900顯示了未經過沉積後退火步驟的樣品中的薄膜應力量。柱狀圖910顯示了在包括氫氣(H2 )的退火環境下在約450℃的溫度經過沉積後退火的樣品中的薄膜應力量。柱狀圖920顯示了在僅包括氮氣(N2 )的退火環境下在約450℃的溫度經過沉積後退火的樣品中的薄膜應力量。替代地，也可以通過用鉑(Pt)、氮(N)、鎢(W)、鉬(Mo)、鈷(Co)及/或其他合適摻雜物摻雜填充金屬層來調節應力。透過理論和實驗，已經發現通常需要至少約70MPa至約80MPa的應力以實此實施例的期望益處。可以執行平坦化製程(例如CMP製程)以暴露ILD層230的頂表面。
在一些實施例中，釕(Ru)、銥(Ir)、鋨(Os)、銠(Rh)、鉬(Mo)及/或鎳(Ni)的使用為P型裝置提供了簡化的裝置結構和最大化的形成餘量(formation margin)。如上面所述，GAA裝置100B不包括功函數金屬層。而是，填充金屬層400b直接與介電層380相接並接觸。然而，填充金屬層400b的底部可以執行功函數金屬層的一些功能。舉例來說，GAA裝置100B是P型裝置，並且填充金屬層400b包括釕(Ru)。(Ru)具有約4.7eV的功函數，因此是適合執行P型功函數金屬層的功能的材料。因此，P型GAA裝置100B不需要另外的P型功函數金屬層。而是，釕(Ru)的填充金屬層400b同時提供P型功函數和填充金屬層的雙重功能。因此，藉由將功函數金屬層和填充金屬層整合為一個連續層，簡化了裝置結構，並且降低了生產成本。
此外，這些材料的使用還消除了對額外輔助層(例如阻擋層、阻隔層、襯墊層、覆蓋層及/或粘合層)的需要，並且進一步釋放了用於較大填充窗口的空間。在常規方案中，需要各種額外層以防止不同材料之間的交叉擴散，或保護材料受氟及/或氧的侵入。然而，它們的存在佔用了GAA裝置內的寶貴空間，並且呈現出重大的製造挑戰。舉例來說，用於填充金屬層400a及/或400b的填充金屬材料可以比沒有這種額外層的裝置經受更大的流動阻力。例如在那米通道之間形成凹入特徵(re-entrant feature)可能更具挑戰性，因為由於開口尺寸的減小，填充金屬在移動中受到更多的限制。結果，形成的填充金屬層400b可能包括大量的缺陷(例如氣隙)。然而，透過實驗發現，當使用某些材料(例如Ru，Ir和Rh)作為填充金屬材料時，即使沒有這種額外層，交叉擴散或氟/氧侵入的問題也被最小化。這可能是由於它們與常規填充金屬相比具有良好的擴散特性。因此，可以形成釕(Ru)填充金屬層以直接接觸N型或P型功函數金屬層，而不需考慮層之間的交叉擴散。無需額外的層，允許更大的填充空間，並且可以改善電阻特性和裝置可製造性。當然，如上面所述，除了由於消除功函數金屬層的改善之外，還具有這種可製造性的改善。此外，與常規材料相比，此處揭露的材料(例如釕(Ru)及/或鋁(Al))也具有更好的回流特性。如此一來，可以進一步改善窄空間和凹入特徵的填充。
替代地，在一些實施例中，填充金屬層400a及/或400b可包括鋁(Al)。鋁(Al)還提供良好的回流特性和相對較低的電阻，並且允許調整N型裝置中通道層上方的拉伸應力。舉例來說，GAA裝置100B是N型裝置，並且填充金屬層400b包括鋁(Al)。可以藉由任何合適製程來形成填充金屬層400b，例如上面對釕(Ru) 所述的那些製程。在填充金屬層400b上進行注入製程，使得填充金屬層400b在通道層上方施加拉伸應力。與在釕(Ru)的情況下的壓縮應力相似，由鋁(Al)施加的拉伸應力增加了鋁(Al)的填充金屬層400b內的整體電子傳導。注入的摻雜物可以選自鋁(Al)、矽(Si)、鍺(Ge)以及任何其他合適元素。可以藉由調整注入物的劑量(dose)來調節由鋁(Al)的填充金屬層400b施加的應力的大小。
另外，鋁的使用也相似地為N型裝置提供了簡化的裝置結構和最大化的形成餘量。在一個實施例中，GAA裝置100B是N型裝置，並且填充金屬層400b包括鋁(Al)。鋁(Al)具有約4.2eV的功函數，因此是適合執行N型功函數金屬層的功能的材料。因此，N型GAA裝置100B不需要另外的N型功函數金屬層。而是，鋁(Al)的填充金屬層400b同時提供N型功函數和填充金屬層的雙重功能。可以藉由將摻雜物結合到填充金屬層400b(例如：填充金屬層400b的底部)中來實現金屬電極的功函數的調節。
用於填充金屬層400a和400b的材料選擇取決於設計需要，並且需要平衡上面所述的各種特性，例如形成餘量、電阻、功函數、應力效應、可製造性等。填充金屬層400a和400b可以在彼此之間包括相同或不同的材料。通常來說，如果形成餘量是GAA裝置的主要考量，則裝置可以採用GAA裝置100B的結構，其中填充金屬層400b包括具有合適功函數的填充金屬材料，並且直接形成在介電層380上。相反地，如果具有合適功函數的填充金屬材料不具有合適應力效應或合適電阻，則裝置可以採用GAA裝置100A的結構，並使用另外的材料來達到優化特性。舉例來說，可能期望最大化P型裝置的形成餘量，並且還最大化N型和P型裝置的填充金屬層中的電導(conductance)。在這種情況下，填充金屬層400a和400b兩者可以使用相同的低電阻材料，例如釕(Ru)。填充金屬層400a和400b可以是同時形成(例如：在單一製程步驟中)或在不同時間(例如：在個別製程步驟中)形成。如上面所述，釕(Ru)的填充金屬層400a形成在P型的功函數金屬層390上方，而釕(Ru)的填充金屬層400b形成在介電層380上方。對於另一示例，可能期望最大化N型裝置的形成餘量，並且最大化P型裝置的填充金屬層中的電導。在這種情況下，GAA裝置100B可以配置為具有鋁(Al)填充金屬層而沒有另外的N型功函數金屬層的N型裝置，而GAA裝置100A可以配置為具有釕(Ru)填充金屬層和適當P型功函數金屬層的P型裝置。對於又一個示例，可能期望最大化N型裝置的形成餘量，而P型裝置的電導可能非為關鍵。在這種情況下，GAA裝置100B可以被配置為具有鋁(Al)填充金屬層而沒有另外的N型功函數金屬層的N型裝置；以及GAA裝置100A可以被配置為具有鋁(Al)填充金屬層和適當P型功函數金屬層(例如：氮化鈦(TiN)、釕(Ru)等)的P型裝置。可以在單一步驟中同時形成用於兩個裝置的Al填充金屬層，以降低製造成本。因此，填充金屬層400a和400b可以包括相同或不同的材料，並且可以在相同或不同的製程站點形成。在一些實施例中，金屬閘極結構510b不含常規的填充金屬材料，例如銅(Cu)、鈷(Co)以及鎢(W)。
儘管上面的描述主要集中在具有不同裝置結構的GAA裝置100A和GAA裝置100B，並且沉積處理350和352是不同的製程，但本揭露還考慮兩個具有相同結構的GAA裝置(儘管具有不同的材料)。舉例來說，如第10圖所示，GAA裝置兩者接受相同的沉積處理352。GAA裝置100A是N型裝置，並且具有包括鋁(Al) 並設置在介電層380上方並直接接觸介電層380的填充金屬層400a。同時，GAA裝置100B是P型裝置，並且具有包括釕(Ru)並設置在介電層380上方並直接接觸介電層380的填充金屬層400b。GAA裝置100A或GAA裝置100B均不包括個別的功函數金屬層。此方案進一步整合了GAA裝置的特徵，並且在P型和N型區域最大化了形成餘量。因此，可製造性可以被顯著改善。然而，本揭露還考慮了在N型和P型GAA裝置兩者中包括個別的功函數金屬層的實施例，以實現這裡所述的一些優點。
如上面所述，填充金屬層400(包括填充金屬層400a和填充金屬層400b)、功函數金屬層390(在N型區域中)、介電層380和介電層370可以各自以360度圍繞每一個下方的表面。然而，本揭露不限於此。替代地(未顯示)，介電層370可以僅圍繞半導體層120的子集，而留下的剩餘半導體層120“裸露(naked)”。相似地，介電層380可以僅圍繞其下方的半導體層120的子集上方的表面(半導體層120本身的表面或介電層370(如果存在)的表面)，而留下的剩餘表面“裸露”。功函數金屬層390和填充金屬層400有相同應用。
在許多實施例中，方法繼續形成額外的接點特徵(contact feature)，以及透過接點特徵耦接主動區的互連結構的其他部件。在一些實施例中，相同的材料(例如釕(Ru))也可以用在這些額外的部件中，以進一步整合導電路徑並改善裝置的可製造性。舉例來說，除了在填充金屬層400b中使用Ru之外，Ru還可以用於接點、通孔特徵及/或金屬線中。相似的益處可被實現，例如更大的特徵體積、更低的電阻、提升載子遷移率以及增加可靠性和減少成本。
第11圖顯示了半導體裝置上方的互連結構602的剖面圖。互連結構602包括被配置以將各種裝置耦接到功能電路(例如功能SRAM電路或包括SRAM電路的邏輯電路)的各種導電特徵。在所示的實施例中，互連結構602被設置在半導體裝置(例如GAA裝置100A及/或GAA裝置100B)上方。互連結構602包括在GAA裝置100A及/或GAA裝置100B的磊晶源極/汲極特徵210上方的接點特徵410(也稱為MD接點)。可以在磊晶源極/汲極特徵210和接點特徵410之間設置一層自我對準矽化物材料(也稱為矽化物層)。互連結構602還包括在接點特徵410上方的通孔特徵604(也稱為VD)和在金屬閘極510上方的通孔特徵606(也稱為VG)。通孔特徵604和606將接點特徵和金屬閘極連接到金屬線(例如VD導軌608)，金屬線進一步連接到電源。接點特徵410、通孔特徵604和606以及金屬線608被嵌入在各種ILD層內，例如ILD層230和ILD層232至234，以在各種導電特徵之間提供分隔和隔離。ILD層232設置在ILD層230上方，並且被接點蝕刻停止層(contact-etch stop layer；CESL)220分開；以及ILD層234設置在ILD層232上方，並且被接點蝕刻停止層(CESL)220分開。ILD層232至234在許多方面與ILD層230相似。在一些實施例中，互連結構602包括阻擋層240。值得注意的是，為了清楚和簡單起見，第11圖中未顯示各種裝置特徵及/或額外的金屬層和ILD層。
如上面所述，在一些實施例中，接點特徵410及/或通孔特徵604和606可以包括與填充金屬層400a/400b中相同的材料。舉例來說，填充金屬層400a/400b可以包括釕(Ru)，並且接點特徵410及/或通孔特徵604和606也可以包括釕(Ru)，使得釕(Ru)從閘極介電層的外表面延伸穿過填充金屬層和通孔特徵到通孔特徵的頂表面。另外，Ru還可以從源極/汲極特徵的頂表面延伸穿過接點特徵和通孔特徵到通孔特徵的頂表面。如上面所述，藉由使用相同的材​​料，可以整合各種導電層，並且大抵上簡化了製造。結果，提高了與製造相關的效率、可靠性和成本。在一些實施例中，接點特徵410可具有約0.5nm至約90nm的厚度。在一些實施例中，互連結構602還包括圍繞接點特徵410的低電阻界面阻擋金屬層。界面阻擋金屬層可以包括任何合適金屬，例如鎢(W)、鉬(Mo)、銥(Ir)、鉑(Pt)、鋨(Os)。替代地，界面阻擋金屬層可以包括氮化鈦(TiN)或氮化鉭(TaN)。界面阻擋金屬層644可以具有約0.5nm至約5nm的厚度。然而，在一些其他實施例中，不存在阻擋金屬。可以使用相似的方法來形成通孔特徵604和606。在一些實施例中，可以形成沒有阻擋層的通孔特徵。通孔特徵可具有約0.5nm至約60nm的厚度。取決於裝置的目的和設計，可以形成金屬線。
第12A圖和第12B圖顯示了製造半導體結構(例如積體電路(IC)裝置)的方法800的流程圖。方法800包括操作810，在半導體基板的第一區域中形成第一半導體層和第二半導體層的第一堆疊，並且在半導體基板的第二區域中形成第一半導體層和第二半導體層的第二堆疊。第一半導體層和第二半導體層具有不同的材料組成並且在堆疊內彼此交替。方法800可以進一步包括操作820，在第一區域中的第一堆疊上方形成第一冗餘閘極結構，並且在第二區域中的第二堆疊上方形成第二冗餘閘極結構，其中第一冗餘閘極結構和第二冗餘閘極結構各自個別圍繞第一堆疊和第二堆疊的頂表面和側表面；操作830，在第一區域中的第一冗餘閘極結構的兩側上成長第一對源極/汲極，並且在第二區域中的第二冗餘閘極結構的兩側上成長第二對源極/汲極；操作840，個別在第一和第二區域中的第一對源極/汲極和第二對源極/汲極上方形成層間介電質(ILD)；操作850，個別從第一區域和第二區域中移除第一冗餘閘極結構和第二冗餘閘極結構；操作860，執行通道釋放製程，以移除第一區域和第二區域中的第一半導體層，以個別形成第一多個懸置半導體層和第二多個懸置半導體層；操作870，在第一多個懸置半導體層上方和之間以及第二多個懸置半導體層上方和之間形成閘極介電層；操作880，在第二多個懸置半導體層上方和之間形成功函數金屬層，而不在第一多個懸置的半導體層上方和之間形成功函數金屬層；操作890，在第一區域中的閘極介電層上方形成填充金屬層，並且在第二區域中的功函數金屬層上方形成填充金屬層。方法800可以進一步包括操作900，在裝置上方形成互連結構。在一些實施例中，所製造的IC裝置包括GAA裝置。
填充金屬層可以以無氟製程形成。舉例來說，填充金屬層可以由無鹵素的前驅物形成。使用基於鹵素的前驅物(例如六氟化鎢、六氯化鎢)的製程通常會在填充金屬層中留下相對少量的鹵化物(例如氟化物及/或氯化物)。然而，這些化學物質即使少量也已顯示出會擴散到一或多個下方的層(例如功函數金屬層、介電層)、鰭片(包括通道層)及/或裝置的其他層及/或結構，並且對裝置效能產生不利影響。舉例來說，氟污染物擴散到下方的功函數金屬層可以對功函數產生負面影響，因此對臨界電壓產生負面影響。此外，污染物的不均勻擴散可能導致裝置的閾值電壓不均勻，這降低了裝置的可靠性。儘管已經使用阻擋層來減輕這些問題中的一些，但它們並不總是有效的。舉例來說，已知氟滲透常見的阻擋層，例如氮化鈦(TiN)或氮化鉭(TaN)。另外，如上面所述，阻擋層的使用減少了必要層的形成餘量，並且在製造的其他領域提出了挑戰。相較之下，此處使用的一些前驅物不包含鹵化物(例如氟或氯)，而是基於羰基的或基於MOCVD的前驅物。因此，在這些實施例中，不將鹵化物引入系統中，使得有效地消除這種擔憂。舉例來說，填充金屬層400a及/或400b可以包括釕(Ru)。填充金屬層400a及/或400b可以由十二羰基三釕(triruthenium dodecacarbonyl)(Ru3(CO)12)、三羰基[(1,2,4,5- .eta.)-1-甲基-1,4-環己二烯]釕(tricarbonyl[(1,2,4,5-.eta.)-1-methyl-1,4-cyclohexadiene]ruthenium)(C10 H10 O3 Ru)、(η6 -苯)(η6 -苯)(η4 -1,3-環己二烯)釕((η6 -benzene)((η6 -benzene)(η4 -1,3-cyclohexadiene)ruthenium)(Ru(C6 H6 )(C6 H8 ))、釕(III)乙酰丙酮1,3-環己二烯(ruthenium(III) acetylacetonate 1,3-cyclohexadiene) (Ru(C5 H7 O2 )3 )；(三羰基)釕(0)( (tricarbonyl) ruthenium(0))( Ru(CO)3 (C6 H8 ))、雙(乙基環戊二烯基)釕(II)( bis(ethylcyclopentadienyl) ruthenium(II))( Ru(C5 H4 C2 H5 )2 )、五羰基釕(ruthenium pentacarbonyl)( Ru(CO)5 )、2,3-二甲基丁-1,3-二烯烴三羰基釕(2,3-dimethylbuta-1,3-diene tricarbonyl ruthenium)( Ru(DMBD)(CO3 ))、雙(環戊二烯基)釕(bis(cyclopentadienyl)ruthenium)(RuCp2 )、雙(乙基環戊二烯基)釕(bis(ethylcyclopentadienyl)ruthenium)( Ru(EtCp)2 )、三(2,2,6,6-四甲基-3,5-庚二酮)釕(tris(2,2,6,6‐tetramethyl‐3,5‐heptanedionato)ruthenium)(Ru(thd)3 )或其組合來形成
填充金屬層可以藉由在相對較低但是升高的溫度(高於室溫)下的沉積製程形成，以在冷卻時在奈米通道中產生壓縮應力。低溫的使用減少了臨界電壓的變化，從而增加了製程可靠性。舉例來說，可以藉由CVD在約100℃至約200℃之間的沉積溫度下形成釕(Ru)的填充金屬層400a及/或400b。在一個實施例中，十二羰基三釕(Ru3 (CO)12 )用作形成作為填充金屬層400a及/或400b的釕(Ru)的前驅物。如果沉積溫度太低(例如：低於100℃)，則用於填充金屬的前驅物可能不會在適合用於沉積的物理狀態。舉例來說，十二羰基三釕(Ru3 (CO)12 )在室溫下為固相線材料(solidus material)，並且僅在80℃以上汽化。如果沉積溫度低於100℃，蒸氣壓可能不足以進行有效的沉積。另一方面，如果沉積溫度太高(例如：高於200℃)，則前驅物可能會降解(degradation)，使得沉積的材料包含不期望的雜質(例如釕(Ru)基簇(Ru-based cluster)和基材之間的反應產物)。然而，取決於釕(Ru)前驅物的材料選擇，釕(Ru)沉積的溫度可以在約100℃至約400℃之間變化。如上面所述，可以調節沉積溫度，以便調整由填充金屬施加的壓縮應力。替代地，填充金屬層400a及/或400b可以在相似條件下藉由ALD形成。
在一個實施例中，CVD或ALD沉積製程包括多個沉積循環，每一個沉積循環形成釕(Ru)層。舉例來說，每一個沉積循環可以使用載氣將釕(Ru)前驅物引入反應腔室中，例如流率為約20sccm至約500sccm的氮氣(N2 )、氬氣(Ar)及/或一氧化碳(CO)。反應腔室可以維持約3mTorr至約100mTorr的壓力。也可以將反應室維持在約100℃至約200℃的高溫下，例如在約125℃至約195℃之間。循環(或“脈衝(pulse)”)的反應時間可以為約0.5秒至約3秒。在一個實施例中，在反應之後進行吹掃(purge)操作以移除被物理吸附在基板上的產物。舉例來說，可以以特定持續時間使氮氣(N2 )、氬氣(Ar)及/或一氧化碳(CO)的吹掃氣體通過反應腔室達。在清掃過程中，腔室可維持在約100℃至約200℃的高溫下，例如約125℃至約195℃之間；以及維持在約為0.5Torr至10Torr的壓力下。使用此製程可以形成多層釕(Ru)薄膜(可摻雜有氧)。在一些實施例中，可以形成1至10層。設計這些反應條件(例如溫度、壓力、流率)以實現上述優點(例如產生合適類型和大小的應力)。
在一個實施例中，在沉積循環內的吹掃製程之後進行氧化處理，以便用氧(O)摻雜物摻雜釕(Ru)薄膜。舉例來說，可以引入氧化劑(oxidizing agent)(例如具有RPS自由基、獨立分子氧(stand-alone molecular oxygen)及/或其他合適氧化劑)以與釕(Ru)薄膜反應。替代地或額外地，吹掃製程之後可以進行氨(NH3 )、磷化氫(PH3 )及/或乙硼烷(B2 H6 )處理，以個別使用氮(N)、磷(P)及/或硼(B)摻雜釕(Ru)薄膜。包括這些摻雜物的示例性前驅物氣體可以是磷化氫(PH3 )、氨(NH3 )和乙硼烷(B2 H6 )。此外，順-二氫四(三甲基膦)釕(dihydridotetrakis(trimethylphosphine)ruthenium)(cis -H2 Ru(PMe3 )4 )也可用於形成摻有磷(P的釕(Ru)薄膜。在後續的沉積循環開始之前，可以在此處理製程之後進行另一個吹掃製程。在一些實施例中，所有沉積循環包括摻雜處理製程。在一些其他實施例中，僅前幾個沉積循環包括摻雜處理製程，而後續的沉積循環不包括。因此，摻雜物可以僅分佈在填充金屬層400a及/或400b的底部中。
在一個實施例中，在填充金屬層400a及/或400b上進行沉積後退火製程，以在奈米通道上達到合適的壓縮應力。舉例來說，填充金屬層400a及/或400b可以在約400℃至500℃的溫度下經受退火處理，其中退火環境包括在約1％至約10％的百分比的氫氣(H2 )。舉另一例來說，填充金屬層400a及/或400b可以在約400℃至500℃的溫度下經受退火處理，其中退火環境僅包括氮氣(N2 )。設計這些反應條件(例如溫度、退火環境、百分比)以實現上述優點(例如產生合適類型和大小的應力)。
在另一個實施例中，填充金屬層400a及/或400b包括鋁(Al)。舉例來說，可以使用後續進行回流鋁(Al)製程的CVD Al沉積製程來形成鋁(Al)的填充金屬層。鋁(Al)的填充金屬層可以摻雜有氮(N)、碳(C)及/或鈦(Ti)以實現與純鋁(Al)不同的功函數。
應理解可以在操作810至900的之前、之中或之後執行額外製程。舉例來說，方法800可以包括形成接點開口、自我對準矽化物層、接點金屬以及連接各種特徵的各種接點、通孔、導線的操作，以形成可以包括一或多個多閘極裝置的功能電路。當形成自我對準矽化物層時，它們可以包括鈦(Ti)、鈷(Co)、鎳(Ni)、鎳鈷(NiCo)、鉑(Pt)、鎳鉑(Ni(Pt))、銥(Ir)、鉑銥(Pt(Ir))、鉺(Er)、鐿(Yb)、鈀(Pd)、銠(Rh)、鈮(Nb)、氮化鈦矽(TiSiN)或其組合。
互連結構可以包括接點特徵、通孔特徵和金屬線特徵。這些特徵可以藉由任何合適方法來沉積，例如CVD、PVD、無電沈積(electroless deposition；ELD)、電化學電鍍(electrochemical plating；ECP)或ALD。可以使用金屬有機或無機前驅物(例如包含釕(Ru)、銥(Ir)、鎳(Ni)、鋨(Os)、銠(Rh)、鋁(Al)、鉬(Mo)、鎢(W)、鈷(Co)或其組合的那些金屬有機或無機前驅物)與反應氣體(例如氫(H2 )、氧(O2 )或氨(NH3 ))在約10sccm至約500sccm的流率和約0.0001torr至約10torr的壓力下形成接點特徵、通孔特徵和金屬線特徵。在一些實施例中，互連結構的部分的形成(例如接點特徵)可以與填充金屬層400a及/或400b的形成整合。舉例來說，ALD製程用於形成填充金屬層400a及/或400b的底部。後續，使用CVD製程來形成填充金屬層的頂部以及接點特徵410及/或通孔特徵604及/或606。
基於以上討論，可以看出本揭露的實施例提供了優於常規半導體裝置的優點。然而，應理解不需特定的優點，其他實施例可以提供不同的優點，並且在此處不必揭露所有優點。一個優點是降低了電阻。如上面所述，在常規的GAA裝置中，典型的填充金屬材料包括鈷(Co)、銅(Cu)和鎢(W)。由於特徵的狹窄尺寸和固有的材料特性，這些填充金屬材料不能提供足夠低的電阻以提供期望的效能或甚至功能。在這裡使用了新的填充金屬材料，例如釕(Ru)。它在相應尺寸下提供了較低的電阻率。此外，不再需要阻擋層。因此，釋放了特徵之間的有限空間，從而有利於更大和更好的填充金屬，有效地進一步減小了裝置的電阻。另外，這些新穎的填充金屬材料中的一些，例如釕(Ru)和鋁(Al)，也在通道層上施加合適類型和大小的應力，從而進一步增加了通道區中的載子的遷移率。這些金屬還具有更好的回流特性，因此有利於形成各種特徵，特別是凹入特徵。此外，使用這些新穎的填充金屬材料還可以實現無氟製程。如此一來，本揭露可以改善GAA裝置的效能、可靠性及/或經濟性。
本揭露的一個實施例涉及一種積體電路(IC)裝置。積體電路裝置包括半導體基板、在具有半導體材料的半導體基板上方的複數第一半導體層、圓周地圍繞第一半導體層的第一層的第一閘極介電層、以及第一閘極電極。第一閘極電極包括功函數金屬層和第一填充金屬層，功函數金屬層具有圓周地圍繞第一閘極介電層的第一導電材料，並且第一填充金屬層具有圍繞功函數金屬層的第二導電材料。積體電路裝置還包括在具有半導體材料的半導體基板上方的複數第二半導體層、圓周地圍繞第二半導體層的第二層的第二閘極介電層、以及第二閘極電極。第二閘極電極包括第二填充金屬層，第二填充金屬層具有圍繞並直接接觸第二閘極介電層的第二導電材料。第二填充金屬層的頂表面在第二多個半導體層的最頂層上方延伸。第一導電材料的功函數低於半導體材料的中間能隙，並且第二導電材料的功函數高於半導體材料的中間能隙。
在一些實施例中，第一半導體層接觸N型摻雜源極特徵和N型摻雜汲極特徵；第二多個半導體層接觸P型摻雜源極特徵和P型摻雜汲極特徵；以及第二導電材料的功函數等於或高於4.7eV。在一些實施例中，第二導電材料的熱膨脹係數(CTE)大於半導體材料的熱膨脹係數，並且第二層的通道區包括由第二導電材料施加的至少約70MPa至約80MPa的壓縮應力。在一些實施例中，功函數金屬層包括鈦(Ti)、鋁(Al)、鉭(Ta)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭( TaCN)、氮化鉭矽(TaSiN)中之一者。在一些實施例中，半導體材料包括矽；第一閘極介電層和第二閘極介電層之每一者包括高k介電材料；以及第二導電材料包括釕(Ru)、銥(Ir)、鋨(Os)、銠(Rh)或其組合。在一些實施例中，第二導電材料包括釕(Ru)。
在一些實施例中，第二多個半導體層之每一者在第一方向上延伸，並且具有在垂直於第一方向的第二方向上測量的第一橫向尺寸。第二多個半導體層之每一者在第三方向上彼此堆疊設置，第三方向與由第一方向和第二方向定義的平面正交。第二閘極介電層的第一部分在第三方向上夾設在第二多個半導體層的相鄰層之間。第二填充金屬層直接接觸第二閘極介電層的第二部分，並且從第二部分的第一側壁水平連續地延伸到第二部分的第二側壁。在一些實施例中，積體電路裝置更包括互連結構，其中互連結構包括第二導電材料的閘極接點特徵，並且閘極接點特徵連續地延伸到第二填充金屬層。
本揭露的另一個實施例涉及一種積體電路(IC)裝置。積體電路裝置包括具有第一主動區和第二主動區的半導體基板、設置在第一主動區上的第一源極特徵和第一汲極特徵、以及設置在第二主動區上的第二源極特徵和第二汲極特徵。積體電路裝置還包括夾設於第一源極特徵和第一汲極特徵的複數第一半導體層，以及夾設於第二源極特徵和第二汲極特徵的複數第二半導體層。積體電路裝置還包括圓周地圍繞第一半導體層之每一者的第一閘極介電層，以及圓周地圍繞第二多個半導體層之每一者的第二閘極介電層。積體電路裝置還包括包括了圓周地圍繞並直接接觸第一閘極介電層的第一導電層的第一閘極電極，以及在第一閘極電極上方並直接接觸第一閘極電極的第一閘極接點特徵。積體電路裝置還包括第二閘極電極，第二閘極電極包括功函數金屬層和第二導電層，功函數金屬層圓周地圍繞第二閘極介電層之每一者，並且第二導電層圓周地圍繞並直接接觸功函數金屬層，以及在第二閘極電極上方並直接接觸上第二閘極電極的第二閘極接點特徵。第一半導體層包括由第一導電層施加的壓縮應力。
在一些實施例中，功函數金屬層具有第一側壁和與第一側壁相對的第二側壁；第二閘極介電層具有第三側壁和與第三側壁相對的第四側壁；其中第一導電層的上部從第一側壁水平連續地延伸到第二側壁；以及其中第二導電層的上部從第三側壁水平連續地延伸到第四側壁。在一些實施例中，第一導電層包括第一金屬材料，其中第一金屬材料的功函數等於或高於約4.7eV，並且第二導電層包括第一金屬材料。在一些實施例中，第一金屬材料的熱膨脹係數(CTE)大於半導體基板的熱膨脹係數，並且第二導電層在第二半導體層上方施加至少約70MPa至約80MPa的壓縮應力。在一些實施例中，第一金屬材料包括釕(Ru)、銥(Ir)、鋨(Os)、銠(Rh)中之一者。
本揭露的又一個實施例包括一種積體電路(IC)裝置的形成方法。積體電路(IC)裝置的形成方法包括在半導體基板的第一區域中形成複數第一懸置半導體層，並且在半導體基板的第二區域中形成複數第二懸置半導體層，其中第一懸置半導體層和第二懸置半導體層中之每一者彼此間隔。形成閘極介電層以圓周地圍繞第一懸置半導體層和第二懸置半導體層。在閘極介電層的一部分上方形成功函數金屬層，以圓周地圍繞第二懸置半導體層。在第一區域中形成在閘極介電層上並直接接觸閘極介電層的填充金屬層，並且在第二區域中形成在功函數金屬層上並直接接觸功函數金屬層的填充金屬層。在一些實施例中，填充金屬層藉由在冷卻時足夠在第一懸置半導體層中產生壓縮應力的高溫下的沉積製程形成。在一些實施例中，填充金屬層包括選自釕(Ru)、銥(Ir)、鋨(Os)和銠(Rh)的第一金屬材料。
在一些實施例中，形成第一懸置半導體層和第二懸置半導體層的操作各自包括：形成複數第一半導體層和複數第二半導體層的半導體堆疊，其中第一半導體層和第二半導體層具有不同的材料組成並且在半導體堆疊內彼此交替；在半導體堆疊上方形成冗餘閘極結構，其中冗餘閘極結構圍繞半導體堆疊的頂表面和複數側表面；在冗餘閘極結構的兩側上成長複數源極/汲極；在源極/汲極上方形成層間介電質；移除冗餘閘極結構；以及在移除冗餘閘極結構之後，執行通道釋放製程以移除第一半導體層。在一些實施例中，形成填充金屬層的操作包括形成填充金屬層，使得填充金屬層的上部從閘極介電層的第一側壁連續地延伸到與第一側壁相對的閘極介電層的第二側壁。在一些實施例中，第一金屬材料包括釕(Ru)。在一些實施例中，形成填充金屬層的操作包括在高於100℃的高溫下在閘極介電層上方沉積第一金屬材料。在一些實施例中，沉積第一金屬材料的操作包括在約100℃至約200℃之間調節溫度以調整通道區上方的壓縮應力，使得壓縮應力超過約70MPa至約80MPa。在一些實施例中，積體電路裝置的形成方法更包括在第一懸置半導體層和第二懸置半導體層上方形成互連結構，其中互連結構包括具有第一金屬材料的第一導電特徵，並且第一導電特徵連續地延伸到填充金屬層。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:環繞式閘極裝置 105:基板 110:半導體層 120:半導體層 130:鰭片結構 131:鰭片結構 150:隔離結構 160:冗餘閘極結構 170:閘極介電層 180:冗餘閘極電極層 190:罩幕層 200:閘極間隔物 205:源極/汲極間隔物 210:磊晶源極/汲極特徵 220:接點蝕刻停止層 230:層間介電層 250:凹陷 300:通道釋放製程 310:空隙或間隙 100A:環繞式閘極裝置 100B:環繞式閘極裝置 105A:裝置區 105B:裝置區 250a:凹陷 250b:凹陷 350:沉積處理 352:沉積處理 370:介電層 380:介電層 390:第三層/功函數金屬層 400a:填充金屬層 400b:填充金屬層 510a:金屬閘極結構 510b:金屬閘極結構 900:柱狀圖 910:柱狀圖 920:柱狀圖 232:層間介電層 234:層間介電層 240:阻擋層 410:接點特徵 510:金屬閘極 604:通孔特徵 606:通孔特徵 608:導軌 800:方法 810~900:操作
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製，並且僅用於說明之目的。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1圖、第2圖、第3圖、第4圖、第5圖、第6A圖、第7A圖和第8A圖是根據本揭露實施例之在各個製程站點的半導體裝置的三維(three-dimensional；3D)示意圖。 第6B圖、第7B圖、第8B圖和第10圖是根據本揭露實施例之在各個製程站點的半導體裝置的X切割剖面圖。 第6C圖是根據本揭露實施例之在各個製程站點的半導體裝置的Y切割剖面圖。 第6D圖是根據本揭露實施例之在各個製程站點的半導體裝置的Z切割剖面俯視圖或平面圖。 第9A圖是顯示用於閘極電極填充金屬層的多種材料選擇的電阻率和特徵厚度之間的關係的示意圖。 第9B圖是顯示沉積後退火對閘極電極填充金屬層的薄膜應力的影響的示意圖。 第11圖是根據本揭露實施例之半導體裝置上方的互連結構的剖面圖。 第12A圖和第12B圖是根據本揭露實施例之製造半導體結構的方法的流程圖。
無
100A:環繞式閘極裝置
100B:環繞式閘極裝置
105A:裝置區
105B:裝置區
120:半導體層
210:磊晶源極/汲極特徵
220:接點蝕刻停止層
230:層間介電層
370:介電層
380:介電層
390:第三層/功函數金屬層
400a:填充金屬層
400b:填充金屬層
510a:金屬閘極結構
510b:金屬閘極結構

Claims (1)

  1. 一種積體電路裝置，包括： 一半導體基板； 複數第一半導體層，在具有一半導體材料的上述半導體基板上方； 一第一閘極介電層，圓周地圍繞上述第一半導體層的一第一層； 一第一閘極電極，包括一功函數金屬層和一第一填充金屬層，上述功函數金屬層具有圓周地圍繞上述第一閘極介電層的一第一導電材料，並且上述第一填充金屬層具有圍繞上述功函數金屬層的一第二導電材料； 複數第二半導體層，在具有上述半導體材料的上述半導體基板上方； 一第二閘極介電層，圓周地圍繞上述第二半導體層的一第二層；以及 一第二閘極電極，包括一第二填充金屬層，上述第二填充金屬層具有圍繞並直接接觸上述第二閘極介電層的上述第二導電材料，上述第二填充金屬層的一頂表面在上述第二半導體層的一最頂層上方延伸； 其中上第一導電材料的一功函數低於上述半導體材料的一中間能隙，並且上述第二導電材料的一功函數高於上述半導體材料的上述中間能隙。
TW109142534A 2019-12-17 2020-12-03 積體電路裝置 TW202137563A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/717,433 US11404416B2 (en) 2019-12-17 2019-12-17 Low resistance fill metal layer material as stressor in metal gates
US16/717,433 2019-12-17

Publications (1)

Publication Number Publication Date
TW202137563A true TW202137563A (zh) 2021-10-01

Family

ID=76318231

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109142534A TW202137563A (zh) 2019-12-17 2020-12-03 積體電路裝置

Country Status (3)

Country Link
US (2) US11404416B2 (zh)
CN (1) CN113078151A (zh)
TW (1) TW202137563A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11404416B2 (en) * 2019-12-17 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance fill metal layer material as stressor in metal gates
US20230118088A1 (en) * 2021-10-19 2023-04-20 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103999226B (zh) * 2011-12-19 2017-02-15 英特尔公司 在栅绕式架构中的锗和iii‑v纳米线及纳米带的cmos实现
US20160204218A1 (en) * 2015-01-12 2016-07-14 Globalfoundries Inc. Semiconductor structure comprising an aluminum gate electrode portion and method for the formation thereof
US9761699B2 (en) * 2015-01-28 2017-09-12 International Business Machines Corporation Integration of strained silicon germanium PFET device and silicon NFET device for finFET structures
US9679847B2 (en) * 2015-06-09 2017-06-13 Stmicroelectronics, Inc. Self-aligned bottom up gate contact and top down source-drain contact structure in the premetallization dielectric or interlevel dielectric layer of an integrated circuit
US11121131B2 (en) * 2017-06-23 2021-09-14 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR102295721B1 (ko) * 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10734523B2 (en) * 2018-08-13 2020-08-04 International Business Machines Corporation Nanosheet substrate to source/drain isolation
US10833168B2 (en) * 2019-03-08 2020-11-10 International Business Machines Corporation Complementary metal-oxide-semiconductor (CMOS) nanosheet devices with epitaxial source/drains and replacement metal gate structures
US10879308B1 (en) * 2019-09-19 2020-12-29 International Business Machines Corporation Stacked nanosheet 4T2R unit cell for neuromorphic computing
US20210184001A1 (en) * 2019-12-13 2021-06-17 Intel Corporation Nanoribbon thick gate devices with differential ribbon spacing and width for soc applications
US11404416B2 (en) * 2019-12-17 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance fill metal layer material as stressor in metal gates

Also Published As

Publication number Publication date
US11923367B2 (en) 2024-03-05
US20220384439A1 (en) 2022-12-01
US11404416B2 (en) 2022-08-02
CN113078151A (zh) 2021-07-06
US20210183858A1 (en) 2021-06-17

Similar Documents

Publication Publication Date Title
US10411114B2 (en) Air gap spacer with wrap-around etch stop layer under gate spacer
US10651042B2 (en) Salicide bottom contacts
US8889505B2 (en) Method for manufacturing semiconductor device
US11177364B2 (en) Integrated circuit device and method of manufacturing the same
US11923367B2 (en) Low resistance fill metal layer material as stressor in metal gates
US11557484B2 (en) Contact structures with deposited silicide layers
TW202121544A (zh) 半導體裝置的製造方法
TW202114066A (zh) 半導體裝置及其形成方法
TWI821732B (zh) 半導體結構及其製造方法
CN103855080B (zh) 制造具有低电阻装置接触的集成电路的方法
US20230261051A1 (en) Transistor Gate Structures and Methods of Forming the Same
TWI804804B (zh) 半導體裝置的製作方法及互連結構
US20220278197A1 (en) Semiconductor device and method
TW202139269A (zh) 半導體裝置的形成方法
TW202230792A (zh) 半導體裝置與其形成方法
TWI813402B (zh) 半導體裝置及其形成方法
US20230411477A1 (en) Stepped source drain contact for gate-all-around transistor
US20230343699A1 (en) Field effect transistor with source/drain via and method
US20230378325A1 (en) Semiconductor device structure and methods of forming the same
US20230013102A1 (en) Semiconductor device structure and methods of forming the same
TW202217991A (zh) 製作半導體元件的方法
CN113013226A (zh) 半导体器件和形成半导体器件的方法
TW202312498A (zh) 半導體結構
TW202333303A (zh) 互連結構的形成方法
CN114975258A (zh) 半导体结构的制造方法