CN103855080B - 制造具有低电阻装置接触的集成电路的方法 - Google Patents

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Abstract

本发明提供制造具有低电阻装置接触的集成电路的方法。一种方法包含沉积绝缘材料的ILD层覆于包含金属硅化物区域的装置区域上。蚀刻该ILD层以形成定义接触开口的侧壁，该接触开口穿过该ILD层形成并暴露出该金属硅化物区域。形成衬垫覆于该侧壁和该金属硅化物区域上，以及在该接触开口中定义内部凹洞。形成覆于该衬垫以及至少部分地填充该内部凹洞的铜层。蚀刻该铜层以暴露出该衬垫的上部，并且留下铜部分设置在该内部凹洞的底部。在该铜部分上无电沉积铜，以填充该内部凹洞的余留部分。

Description

制造具有低电阻装置接触的集成电路的方法
技术领域
本发明大体涉及集成电路，且尤涉及用于制造具有低电阻装置接触的集成电路的方法。
背景技术
现今大多数的集成电路(IC)是通过使用多个互连场效晶体管(FET)，亦称为金属氧化物半导体场效晶体管(MOSFET或MOS晶体管)，来实施。IC通常使用P信道和N信道FET来形成，然后将该IC称为互补MOS或CMOS集成电路(IC)。持续有在单一IC芯片上并入越来越多电路的趋势。为了并入数量增加的电路，必须减少电路中每一个个别装置的尺寸和装置组件(特征尺寸)之间的尺寸和间距。
电路的个别装置(包含MOS晶体管和其它被动和主动电路组件)必须通过金属或其它导电体互连以实施所欲的电路功能。某些小电阻与导电体和电路装置之间的每一个接触相关联并且位在该导电体本身内。随着特征尺寸减小，接触电阻会增加而变成占了总电路电阻中越来越多的百分比。当特征尺寸从150纳米(nm)缩减到90纳米，然后到45纳米以及以下时，接触电阻变得越来越重要。在特征尺寸为32纳米时，除非有某些创新改变现今趋势，否则接触电阻可能将支配芯片效能。
电路装置(例如MOS晶体管)的接触通常是通过在覆于该电路装置上的绝缘材料中蚀刻接触开口以暴露该装置的金属硅化物区域以及利用例如钨或铜的导电金属栓塞填充该接触开口而形成。然后导电互连形成覆于绝缘材料上并且电性耦接至接触栓塞。目前，钨和铜二者对于制造低电阻接触栓塞而言皆是项挑战。钨在具有高长宽比(aspect ratio)的接触中典型产生高电阻。尽管比钨展现较低的电阻，当铜沉积在极小的接触开口中时，典型会形成具有孔隙的铜栓塞。铜接触内有孔隙存在可能增加接触件的电阻而不利地影响所得的装置的电性特性。
因此，希望提供制造具有低电阻装置接触的集成电路的方法。此外，从后续的实施方式和所附权利要求书配合随附图式和前述的技术领域和先前技术，本发明的其它期望特征和特性将变得显而易见。
发明内容
在此提供制造具有装置接触的集成电路的方法。根据例示实施例，一种制造具有装置接触的集成电路的方法包含：沉积绝缘材料的ILD层覆于包含金属硅化物区域的装置区域上；蚀刻该ILD层以形成定义接触开口的侧壁，该接触开口穿过该ILD层形成，并暴露出该金属硅化物区域；形成衬垫(liner)覆于该侧壁和该金属硅化物区域上，以及在该接触开口中定义内部凹洞(inner cavity)；形成覆于该衬垫以及至少部分地填充该内部凹洞的铜层；蚀刻该铜层以暴露出该衬垫的上部，并且留下铜部分设置在该内部凹洞的底部；以及在该铜部分上无电沉积铜，以填充该内部凹洞的余留部分。
根据另一例示实施例，提供一种制造具有装置接触的集成电路的方法，该方法包含：形成绝缘材料的ILD层覆于包含金属硅化物区域的装置区域上；蚀刻该ILD层以形成定义接触开口的侧壁，该接触开口穿过该ILD层形成，并暴露出该金属硅化物区域；形成衬垫覆于该侧壁和该金属硅化物区域上，以及在该接触开口中定义内部凹洞；沉积铜晶种层覆于该衬垫上；回流该铜晶种层以形成部分地填充该内部凹洞的经回流的铜晶种层；蚀刻该经回流的铜晶种层以暴露出该衬垫的上部，并且留下铜部分设置在该内部凹洞的底部；以及在该铜部分上无电沉积铜，以填充该内部凹洞的余留部分。
根据另一例示实施例，提供一种制造具有装置接触的集成电路的方法，该方法包含：形成绝缘材料的ILD层覆于包含金属硅化物区域的装置区域上；蚀刻该ILD层以形成定义接触开口的侧壁，该接触开口穿过该ILD层形成，并暴露出该金属硅化物区域；形成衬垫覆于该侧壁和该金属硅化物区域上，以及在该接触开口中定义内部凹洞；以铜填充该内部凹洞，以定义铜填充物；蚀刻该铜填充物以暴露出该衬垫的上部，并且留下铜部分设置在该内部凹洞的底部；以及在该铜部分上无电沉积铜，以填充该内部凹洞的余留部分。
附图说明
以下将配合随附图式描述本发明，其中，相同的组件符号表示类似的组件。
图1至图8是根据各种实施例显示制造具有装置接触的集成电路的方法。图1至图8显示集成电路在各种制造期间的剖面图。
符号说明
10 IC
12 半导体装置
14 装置区域
16 装置接触
18 MOS晶体管
20 硅衬底
22 表面部分
24 栅极绝缘材料层
26 栅极电极
28 侧壁间隔件
30 源极和漏极区域
32 金属硅化物区域
34 ILD层
35 顶部表面
36 侧壁
38 接触开口
40 衬垫形成材料
42 衬垫
44 内部凹洞
53 上部
54 底部
58 部分
60 余留部分
62 铜栓塞
64 退火铜
66 铜填充物
68 间隙、孔隙。
具体实施方式
下列实施方式在本质上仅为例示性且并非意图限制本发明或本发明的应用和用途。此外，无意受到上述的先前技术或下列的实施方式中所提的任何理论所限制。
在此所考虑的各种实施例涉及制造具有低电阻装置接触的集成电路的方法。在制造集成电路(IC)的中间阶段期间，绝缘材料的中间介电(ILD)层形成覆于装置区域上，该装置区域包含金属硅化物区域。ILD层被蚀刻以形成定义接触开口的侧壁。接触开口形成穿过ILD层而暴露金属硅化物区域。衬垫层形成覆于侧壁和金属硅化物区域上并且在接触开口中定义内部凹洞。在例示实施例中，衬垫层包含至少一阻障层，该阻障层有助于避免铜迁移穿过该衬垫层。铜层形成覆于衬垫层上并至少部分地填充内部凹洞。铜层被蚀刻以从衬垫层的上部移除铜，从而暴露该衬垫层的该上部，同时留下一些铜在内部凹洞的底部。在例示实施例中，衬垫层的上部实质上没有铜。然后，将铜无电沉积在底部的铜上以利用铜填充内部凹洞的剩余部分。因为当铜无电沉积时，衬垫层的上部实质没有铜，所以铜实质上从内部凹洞的底部至顶端朝一个方向生长以形成实质上无孔隙的铜栓塞，而不是朝多个方向生长铜，例如从内部凹洞的底部以及衬垫层的上部二者，这可能会在铜栓塞中形成受限空间或孔隙。因此，实质上无孔隙的铜栓塞是实质上实心、高度导电的铜栓塞，其有效地作用为极低电阻装置接触。
图1至图8是根据各种实施例图标制造包含半导体装置12的IC10的方法，该半导体装置12以装置接触16沿着装置区域14设置。所描述的工艺步骤、程序和材料仅被视为例示性实施例以对该技术领域的技术人员说明实施本发明的方法，本发明不受限于这些例示性实施例。IC10的所示部分仅包含单一半导体装置12，但该技术领域的技术人员将了解到实际IC能包含大量的此种半导体装置。半导体装置12可以是二极管、双极性晶体管、MOS装置等等。为了说明，图1至图8将半导体装置12图标为MOS装置。制造IC与MOS装置的各种步骤为已知，故为求简洁，许多传统步骤在此将仅大略提及或完全省略而不提供已知的工艺细节。虽然用语「MOS装置」严格来说指具有金属栅极电极以及氧化物栅极绝缘体的半导体装置，但该用语在全文中将用来指包含导电栅极电极(无论是金属或其它导电材料)的任何半导体装置，该导电栅极电极置于栅极绝缘体(无论是氧化物或其它绝缘体)上方，该栅极绝缘体置于半导体衬底上方。
图1是根据例示实施例以剖面图显示在制造的中间阶段的IC10的一部分。如图所示，半导体装置12是MOS晶体管18，其可以是N信道MOS晶体管或P信道MOS晶体管。MOS晶体管18是制造在硅衬底20上，该硅衬底20可以是如图所示的块状硅晶圆或是绝缘衬底上的薄硅层(SOI)。如在此所使用者，用语「硅层」和「硅衬底」将用来涵盖典型用在半导体工业中的极纯或轻杂质掺杂的单晶硅材料以及与例如锗、碳等等混合的硅以形成实质单晶半导体材料。硅衬底20的至少表面部分22掺杂P型导电率决定杂质用以制造N信道MOS晶体管或掺杂N型导电率决定杂质用以制造P信道MOS晶体管。表面部分22可例如通过植入以及后续的掺质离子(例如硼或砷离子)的热退火而被杂质掺杂。
栅极绝缘材料层24形成在表面部分22的表面而栅极电极26形成覆于该栅极绝缘材料层24和该表面部分22上。栅极绝缘材料层24可以是热生长氧化硅层、或者沉积的绝缘体(例如氧化硅、氮化硅)、高介电常数绝缘体(例如铪硅酸盐(HfSiOx，其中x大于0))等等。沉积的绝缘体可例如通过化学气相沉积(CVD)、低压化学气相沉积(LPCVD)或等离子增强化学气相沉积(PECVD)来进行沉积。栅极绝缘材料层24可具有大约1至大约10纳米的厚度，但实际厚度可基于所实施的电路中所应用的晶体管而决定。栅极电极26包含电性传导材料(例如金属或金属合金)或能被制成电性传导的材料并且通过沉积、图案化和蚀刻例如一层多晶硅(例如一层未掺杂的多晶硅)而形成。栅极电极26一般具有从大约50至大约300纳米的厚度。例如，可通过在CVD反应中还原硅烷而沉积多晶硅。侧壁间隔件28形成在栅极电极26的侧壁上。侧壁间隔件28通过沉积绝缘材料层(例如氧化硅及/或氮化硅)以及后续通过反应性离子蚀刻(RIE)而非等向性蚀刻该绝缘层而形成。或者，能在例如CHF3、CF4或SF6化学中蚀刻氧化硅和氮化硅。导电率决定离子植入硅衬底20中以形成源极和漏极区域30。如果硅衬底20的表面部分22是P型，则植入N型导电率决定离子以在硅衬底20中形成N型源极和漏极区域以及用N型杂质导电掺杂栅极电极26。植入的离子可以是例如磷或砷离子。或者，如果硅衬底20的表面部分22是N型，则植入P型导电率决定离子以在硅衬底20中形成P型源极和漏极区域以及用P型杂质导电掺杂栅极电极26。植入的离子可以是例如硼离子。源极和漏极区域30与栅极电极26自我对准。该技术领域的技术人员将了解到，可利用额外的侧壁间隔件和额外的植入以产生漏极延伸、环形植入、深源极和漏极等等。
根据例示实施例，硅化物形成金属层(未图标)沉积在装置区域14上方且与源极和漏极区域30以与栅极电极26接触。硅化物形成金属层的范例包含(但不限于)镍、钴和其合金。硅化物形成金属能例如通过溅镀沉积成大约4至大约50纳米的厚度，例如大约10纳米。在一个实施例中，具有硅化物形成金属层的装置区域14例如通过RTA被加热而造成该硅化物形成金属层与暴露的硅反应以在源极和漏极区域30以与栅极电极26的表面处形成金属硅化物区域32。金属硅化物仅形成在有暴露的硅的区域。金属硅化物不形成在没有暴露的硅的区域，例如在侧壁间隔件28上。未反应的硅化物形成金属能通过在H2O2/H2SO4或HNO3/HCl溶液中蚀刻而被移除。在形成金属硅化物区域32后，绝缘材料(例如氧化硅的介电材料)的ILD层34沉积覆于装置区域14上。在例示实施例中，ILD层34通过低温工艺沉积且可例如通过LPCVD工艺沉积。
参考图2，在例示实施例中，例如通过化学机械平坦化(CMP)工艺平坦化ILD层34的顶部表面35。ILD层34被蚀刻形成侧壁36，该侧壁36对应地定义形成穿过ILD层34暴露金属硅化物区域32的接触开口38(例如通孔)。如图所示，接触开口38暴露金属硅化物区域32在源极和漏极区域30以与栅极电极26上的部分。然而，取决于所实施的电路，可对栅极电极26形成或不形成接触开口38。
图3是根据例示实施例以剖面图说明在进一步先进制造阶段的IC10。衬垫形成材料40沉积覆于ILD层34的顶部表面35、侧壁36和金属硅化物区域32上以定义对应地设置在接触开口38中的衬垫42。如图所示，衬垫42直接形成在侧壁36和金属硅化物区域32上并且在接触开口38中对应地定义内部凹洞44。
图4A和图4B是根据各种例示实施例在图3中沿着单向箭头4所指的区域所绘的其中一个衬垫42的放大图。参考图3和图4A，在例示实施例中，衬垫42各包含至少阻障层46，该阻障层46实质上避免铜迁移通过对应的衬垫42。在一个范例中，阻障层46由氮化钛(TiN)形成。在另一个范例中，阻障层46由氮化钽(TaN)形成。阻障层46可通过使用CVD工艺或原子层沉积(ALD)工艺沉积TiN或TaN覆于侧壁36和金属硅化物区域32上而形成。在例示实施例中，阻障层46具有从大约1至大约10纳米的厚度(由双向箭头47所指)，例如大约2至大约4纳米，例如大约3纳米。
如图所示，一个或多个衬垫42也可包含导电层48用以对应地降低在装置接触16(见图8)与金属硅化物区域32之间的电阻。在例示实施例中，导电层48通过在沉积阻障层46前先沉积实质纯的钛(Ti)直接地覆于侧壁36和金属硅化物区域32上而形成。如在此所使用者，用语「实质纯的钛」意指具有不超过大约2%杂质的钛。在一个范例中，导电层48通过使用物理气相沉积(PVD)工艺沉积实质纯的Ti而形成。在例示实施例中，导电层48具有从大约1至大约10纳米的厚度(由双向箭头49所指)，例如大约4至大约6纳米，例如大约5纳米。
参考图3和图4B，在例示实施例中，一个或多个衬垫42也可包含核心层50。如图所示，核心层50沉积于阻障层46上，该阻障层46覆于侧壁36和金属硅化物区域32上。核心层50有助于铜和对应的衬垫42之间的接合。在例示实施例中，核心层50由钨(W)及/或钌(Ru)形成。在一个范例中，核心层50通过使用CVD工艺或ALD工艺沉积钨及/或钌于阻障层46上而形成。在例示实施例中，核心层50具有从大约1至大约10纳米的厚度(由双向箭头51所指)，例如大约1至大约3纳米，例如大约2纳米。
图5A至图5E是根据例示实施例以剖面图说明在进一步先进制造阶段中的IC10的一部分，该IC10包含代表一个或多个接触开口38的其中一个接触开口38。工艺如图5A所示通过沉积铜晶种层52于衬垫形成材料40上面继续。因此，铜晶种层52沉积于内部凹洞44内的衬垫42上面以及覆于ILD层34的顶部表面35上的衬垫形成材料40上面。在一个范例中，铜晶种层52使用CVD工艺沉积。在例示实施例中，铜晶种层52具有从大约1至大约10纳米的整体厚度。应注意到，如图5A所示，虽然铜晶种层52为极薄层，但铜的沉积会因为材料的增长(buildup)而实质上在邻接ILD层34的顶部表面35横向地窄化接触开口38，使得后续要使用传统工艺将铜填充内部凹洞44而不形成有空隙变得相当有挑战性。
参考图5B，铜晶种层52被回流(reflow)而将位在ILD层34的顶部表面35上方以及衬垫42的上部53上的衬垫形成材料40上方的某些铜重新分布至内部凹洞44的底部54以形成经回流的铜晶种层56。如图所示，经回流的铜晶种层56部分地填充内部凹洞44。在例示实施例中，经回流的铜晶种层56通过暴露铜晶种层52于大约200至大约300℃的温度大约30秒至大约15分钟而形成。
工艺通过使用干或湿蚀刻工艺蚀刻经回流的铜晶种层56而继续，如图5C所示。湿蚀刻的一个范例以大约1：1.5：26的比例使用NH4OH：H2O2：H2O在大约25至大约60℃持续大约1至大约10分钟。另一个范例在大约室温的温度使用非常稀释的HCl。第三范例在铜被含有氧化剂(例如过氧化物)氧化后使用大约1%的柠檬酸。在例示实施例中，在蚀刻后，衬垫42的上部被暴露而实质上没有铜，而铜的一部分58则余留在内部凹洞44的底部54。在凹陷后，底部54可能具有大约2至大约20纳米的铜余留(定义出部分58的厚度)在底部78中。
也参考图5D，在例示实施例中，然后通过将装置区域14暴露于无电沉积溶液中而无电沉积铜，该无电沉积溶液仅在装置区域14中已经存在有铜的区域沉积和生长铜。如图所示，铜沉积在位在底部54(见图5C)的铜的部分58上并向上生长以填充内部凹洞44的余留部分60而形成铜栓塞62。因为铜在装置区域14暴露于无电沉积溶液时仅存在内部凹洞44的底部54，所以铜实质上从该内部凹洞44的底部54朝单一方向向上生长以填充内部凹洞44，使得铜栓塞62实质上无空隙。
铜的无电沉积溶液为已知且典型包含例如铜离子源、还原剂和复合剂及/或钳合剂。在例示实施例中，无电沉积工艺以无电沉积溶液于温度从大约20至大约100℃进行并持续一段时间足以让铜回填接触开口38的内部凹洞44。
在例示实施例中，工艺如图5E所示通过退火铜栓塞62以形成退火铜64而继续。在一个范例中，铜栓塞62通过暴露该铜栓塞62于大约100至大约400℃的温度持续大约15分钟至大约2小时来进行退火。接着，覆于ILD层34的顶部表面35上的衬垫形成材料40、最上部的衬垫42和设置邻接于该最上部的衬垫42的任何多余的退火铜64利用CMP工艺移除以完成装置接触16的制造并形成如图8所示的IC10。
图6A至图6F是根据另一例示实施例以剖面图显示在如图3所示的制造阶段后的进一步先进制造阶段的包含其中一个接触开口38(代表一个或多个接触开口38)的IC10的一部分。工艺如图6A所示通过如上参考图5A所述沉积铜晶种层52于衬垫形成材料40之上而继续。因此，铜晶种层52沉积于内部凹洞44内的衬垫42之上以及沉积覆于ILD层34的顶部表面35上的衬垫形成材料40之上。
参考图6B，工艺通过沉积一层铜在铜晶种层52上以形成填充内部凹洞44的铜填充物66而继续。如图所示，如果接触开口38非常窄及/或具有极高的长宽比，则特别有可能在铜填充物66中形成间隙或孔隙68。在例示实施例中，该层铜使用电镀工艺或物理气相沉积(PVD)工艺沉积在铜晶种层52上。
参考图6C和图6D，沉积在覆于ILD层34的顶部表面35上的衬垫形成材料40之上的铜经由CMP工艺移除，而铜填充物66使用已知干或湿蚀刻工艺蚀刻。在例示实施例中，在蚀刻后，衬垫42的上部53被暴露并且实质没有铜，同时铜的部分58余留在内部凹洞44的底部54中。如图所示，铜填充物66中存在的孔隙68在蚀刻后被移除，使得在内部凹洞44的底部54中的铜的部分58是实质实心。
参考图6D和图6E，在例示实施例中以及如图5C和图5D所讨论者，铜通过将装置区域14暴露于无电沉积溶液而被无电沉积，该无电沉积溶液仅在该装置区域14中已经存在有铜的区域中沉积和生长铜。如图所示，铜沉积在底部54的铜的部分58上并向上生长(见图6D)以填充内部凹洞44的余留部分60而形成实质上无孔隙的铜栓塞62。
在例示实施例中，工艺如图6F所示以及如上参考图5E所讨论通过退火铜栓塞62以形成退火铜64而继续。接着，覆于ILD层34的顶部表面35上的衬垫形成材料40、最上部的衬垫42和设置邻接于该最上部的衬垫42的任何多余的退火铜64利用CMP工艺移除以完成装置接触16的制造并形成如图8所示的IC10。
图7A至图7F是根据另一例示实施例以剖面图显示在如图3所示的制造阶段后的进一步先进制造阶段的包含其中一个接触开口38(代表一个或多个接触开口38)的IC10的一部分。工艺除了没有如图6A所示沉积铜晶种层52之外，类似图6A至图6F所示的例示实施例继续。相反地，如图7A至图7B所示，一层铜直接沉积在包含衬垫42的衬垫形成材料40上以形成填充内部凹洞44的铜填充物66。如图所示，如果接触开口38非常窄及/或具有极高的长宽比，则特别有可能在铜填充物66中形成间隙或孔隙68。
参考图7C和图7D，沉积在覆于ILD层34的顶部表面35上的衬垫形成材料40之上的铜经由CMP工艺移除，而铜填充物66使用已知干或湿蚀刻工艺蚀刻。在例示实施例中，在蚀刻后，衬垫42的上部53被暴露并且实质没有铜，同时铜的部分58余留在内部凹洞44的底部54中。如图所示，铜填充物66中存在的孔隙68在蚀刻后被移除，使得在内部凹洞44的底部54中的铜的部分58是实质实心。
参考图7D和图7E，在例示实施例中以及如上所讨论者，铜通过将装置区域14暴露于无电沉积溶液而被无电沉积，该无电沉积溶液仅在该装置区域14中已经存在有铜的区域中沉积和生长铜。如图所示，铜沉积在底部54的铜的部分58上并向上生长(见图7D)以填充内部凹洞44的余留部分60而形成实质上无孔隙的铜栓塞62。
在例示实施例中，工艺如图7F所示以及如上所讨论通过退火铜栓塞62以形成退火铜64而继续。接着，覆于ILD层34的顶部表面35上的衬垫形成材料40、最上部的衬垫42和设置邻接于该最上部的衬垫42的任何多余的退火铜64利用CMP工艺移除以完成装置接触16的制造并形成如图8所示的IC10。
因此，已经描述用于制造具有低电阻装置接触的集成电路的方法。在制造集成电路的中间阶段期间，绝缘材料的ILD层形成覆于包含金属硅化物区域的装置区域上。ILD层被蚀刻而形成定义接触开口的侧壁。接触开口形成穿过ILD层暴露出金属硅化物区域。衬垫形成覆于侧壁和金属硅化物区域上并且在接触开口中定义内部凹洞。铜层形成覆于衬垫上并且至少部分地填充内部凹洞。铜层被蚀刻而移除衬垫的上部的铜，从而暴露衬垫的上部，同时在内部凹洞的底部留下某些铜。然后将铜无电沉积在底部的铜上以将铜填充于内部凹洞的余留部分而形成实质上无孔隙的铜栓塞。在例示实施例中，实质上无孔隙的铜栓塞是实质实心、高度导电的铜栓塞，其有效地作用为极低电阻的装置接触。
虽然已在本发明的上述实施方式中提出至少一个例示实施例，但应了解到，存在多种变化。也应了解到，例示实施例仅为范例，且无意以任何方式限制本发明的范围、应用性或组构。相反地，前述实施方式将提供该技术领域的技术人员用于实施本发明的例示实施例的方便蓝图。应了解到，在不脱离如所附权利要求书中所提出的本发明的范围下，可对例示实施例中所述的功能和配置做出各种改变。

Claims (18)

1.一种制造具有装置接触的集成电路的方法，该方法包括：
沉积绝缘材料的ILD层覆于包含金属硅化物区域的装置区域上；
蚀刻该ILD层以形成定义接触开口的侧壁，该接触开口穿过该ILD层而形成，并暴露出该金属硅化物区域；
形成衬垫覆于该侧壁和该金属硅化物区域上，以及在该接触开口中定义内部凹洞；
形成覆于该衬垫以及至少部分地填充该内部凹洞的铜层，其中，该铜层实质上在邻接该ILD层的顶部表面横向地窄化该接触开口；
回流该铜层而将某些铜重新分布至该内部凹洞的底部，以形成部分地填充该内部凹洞的经回流铜层；
蚀刻该经回流铜层以暴露出该衬垫的上部，并且留下铜部分设置在该内部凹洞的该底部；以及
在该铜部分上无电沉积铜，以填充该内部凹洞的余留部分。
2.根据权利要求1所述的方法，其中，形成该衬垫包括沉积阻障层覆于该侧壁和该金属硅化物区域上，且其中，该阻障层包括氮化钛及/或氮化钽。
3.根据权利要求2所述的方法，其中，沉积该阻障层包括使用化学气相沉积工艺或原子层沉积工艺形成该阻障层。
4.根据权利要求2所述的方法，其中，沉积该阻障层包括形成具有1至10纳米的厚度的该阻障层。
5.根据权利要求2所述的方法，其中，形成该衬垫包括沉积实质纯的钛覆于该侧壁和该金属硅化物区域上以形成导电层，以及其中，沉积该阻障层包括沉积该阻障层覆于该导电层上。
6.根据权利要求5所述的方法，其中，沉积该实质纯的钛包括使用物理气相沉积工艺形成该导电层。
7.根据权利要求5所述的方法，其中，沉积该实质纯的钛包括形成具有1至10纳米的厚度的该导电层。
8.根据权利要求2所述的方法，其中，形成该衬垫包括沉积核心层覆于该阻障层上，以及其中，该核心层包括钨及/或钌。
9.根据权利要求8所述的方法，其中，沉积该核心层包括使用化学气相沉积工艺或原子层沉积工艺形成该核心层。
10.根据权利要求8所述的方法，其中，沉积该核心层包括形成具有1至10纳米的厚度的该核心层。
11.根据权利要求1所述的方法，进一步包括：
在无电沉积铜后对设置在该内部凹洞中的铜进行退火，以形成经退火的铜。
12.根据权利要求11所述的方法，其中，对铜进行退火包括将设置在该内部凹洞中的铜暴露于100至400℃的温度。
13.根据权利要求12所述的方法，其中，对铜进行退火包括将设置在该内部凹洞中的铜暴露于该温度30分钟至2小时的时间。
14.根据权利要求11所述的方法，进一步包括：
使用化学机械平坦化工艺移除该衬垫的最上部以及邻接该衬垫的该最上部的该经退火的铜的多余部分。
15.一种制造具有装置接触的集成电路的方法，该方法包括：
形成绝缘材料的ILD层覆于包含金属硅化物区域的装置区域上；
蚀刻该ILD层以形成定义接触开口的侧壁，该接触开口穿过该ILD层而形成，并暴露出该金属硅化物区域；
形成衬垫覆于该侧壁和该金属硅化物区域上，以及在该接触开口中定义内部凹洞；
沉积铜晶种层覆于该衬垫上，其中，该铜晶种层的沉积实质上在邻接该ILD层的顶部表面横向地窄化该接触开口；
回流该铜晶种层而将某些铜重新分布至该内部凹洞的底部，以形成部分地填充该内部凹洞的经回流的铜晶种层；
蚀刻该经回流的铜晶种层以暴露出该衬垫的上部，并且留下铜部分设置在该内部凹洞的该底部；以及
在该铜部分上无电沉积铜，以填充该内部凹洞的余留部分。
16.根据权利要求15所述的方法，其中，回流该铜晶种层包括暴露该铜晶种层于200至300℃的温度。
17.一种制造具有装置接触的集成电路的方法，该方法包括：
形成绝缘材料的ILD层覆于包含金属硅化物区域的装置区域上；
蚀刻该ILD层以形成定义接触开口的侧壁，该接触开口穿过该ILD而形成，并层暴露出该金属硅化物区域；
形成衬垫覆于该侧壁和该金属硅化物区域上，以及在该接触开口中定义内部凹洞；
沉积铜晶种层覆于该衬垫上，其中，该铜晶种层的沉积实质上在邻接该ILD层的顶部表面横向地窄化该接触开口；
回流该铜晶种层而将某些铜重新分布至该内部凹洞的底部，以形成部分地填充该内部凹洞的经回流的铜晶种层；
沉积铜在该经回流的铜晶种层上以形成铜填充物；
蚀刻该铜填充物以暴露出该衬垫的上部，并且留下铜部分设置在该内部凹洞的该底部；以及
在该铜部分上无电沉积铜，以填充该内部凹洞的余留部分。
18.根据权利要求17所述的方法，其中，沉积该铜晶种层覆于该衬垫上是使用电镀工艺或物理气相沉积工艺。
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