CN101325176A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN101325176A
CN101325176A CNA2008101095889A CN200810109588A CN101325176A CN 101325176 A CN101325176 A CN 101325176A CN A2008101095889 A CNA2008101095889 A CN A2008101095889A CN 200810109588 A CN200810109588 A CN 200810109588A CN 101325176 A CN101325176 A CN 101325176A
Authority
CN
China
Prior art keywords
gas
film
manufacture method
effect transistor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008101095889A
Other languages
English (en)
Other versions
CN101325176B (zh
Inventor
二濑卓也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN101325176A publication Critical patent/CN101325176A/zh
Application granted granted Critical
Publication of CN101325176B publication Critical patent/CN101325176B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C23C16/0281—Deposition of sub-layers, e.g. to promote the adhesion of the main coating of metallic sub-layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/08—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
    • C23C16/14—Deposition of only one other metal element
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • C23C16/4554—Plasma being used non-continuously in between ALD reactions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • C23C16/45542—Plasma being used non-continuously during the ALD reactions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Plasma & Fusion (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明可以避免在阻挡金属膜与经由阻挡金属膜在绝缘膜中打开的连接孔中填充的金属膜之间的耦合部分处的不利问题，其中该阻挡金属膜是通过在钛膜上沉积氮化钛膜并因而具有膜层叠结构来得到的。半导体器件的制造方法包括以下步骤：形成接触孔并使硅化镍层从接触孔的底部暴露；通过使用TiCl4气体的热反应形成热反应Ti膜，通过使用TiCl4气体的等离子体反应形成等离子体反应Ti膜，使用H2气体执行等离子体处理以降低等离子体反应Ti膜的氯浓度，同时还原硅化镍层表面上的氧化物膜；在等离子体反应Ti膜的表面之上形成富含氮的TiN膜，并同时通过利用NH3气体的热氮化处理和利用NH3气体的等离子体处理来还原硅化镍层表面上的氧化物膜。

Description

半导体器件的制造方法
相关申请的交叉引用
在此通过参考引入2007年6月15日提交的日本专利申请No.2007-158238的全部公开内容，包括说明书、附图和摘要。
技术领域
本发明涉及一种半导体器件的制造技术，特别地涉及一种在应用于半导体器件的以下制造步骤时有效的技术，其中该制造步骤用于经由阻挡金属膜在绝缘膜中打开的连接孔中填充金属膜。
背景技术
日本专利公开No.2004-363402公开了一种方法，其中至少在穿透绝缘层的接触孔的内壁和底部上形成Ti层，利用N基氮化该Ti层以在Ti层上形成TiN层，以及在接触孔中填充导电层(参见日本专利公开No.2004-363402，第0026-0028段，图4和图5)。
日本专利公开No.2006-179645公开了一种方法，其中在层间绝缘膜中形成接触孔，形成Ti膜使之覆盖该接触孔，以及使Ti膜经受等离子体氮化处理以在接触孔的底表面上形成TiN膜(参见日本专利公开No.2006-179645，第0038-0040段，图2)。
日本专利公开No.2005-79543公开了一种方法，其中通过CVD在衬底之上形成Ti膜，使Ti膜的表面氧化，以及使Ti膜的表面氮化以形成TiN膜(参见日本专利公开No.2005-79543，第0044-0048段，图5)。
发明内容
在半导体器件中，半导体衬底和互连经由在穿透位于它们之间的绝缘膜的连接孔中填充的导电部件例如钨或铜制成的插塞而彼此耦合。在与连接孔的底部邻接的半导体衬底的表面上，形成允许形成浅结的低电阻硅化物层。在硅化物层中，硅化镍(NiSi)层具有低至14-20Ω/cm的电阻，并且可以通过硅化技术在相对较低的温度下例如在400-600℃下形成，所以近来已经对针对需要变小的半导体器件采用硅化镍层进行了研究。
通常的实践是在连接孔中填充的插塞与在半导体衬底的表面之上形成的硅化镍层之间形成阻挡金属膜，该阻挡金属膜是通过在钛膜上沉积氮化钛膜并从而具有膜层叠结构来得到的。钛膜用作硅化镍层的表面的还原材料，因为在其固体溶液中可以包含原子百分比高达25％的氧原子。钛膜具有降低与硅化镍层的接触电阻的功能。另一方面，氮化钛膜具有抑制或者防止插塞的构成原子扩散的功能。
然而，通过在钛膜上沉积氮化钛膜并从而具有膜层叠结构来得到的阻挡金属膜存在如下所述的各种技术问题。
一般而言，通过使用TiCl4气体和H2气体的PECVD(等离子体增强化学气相沉积)或CVD来形成钛膜，而通过使用TiCl4气体和NH3气体的CVD来形成氮化钛膜。考虑到硅化镍层的热电阻，这些膜的形成温度必须设定在550℃或更低。当在550℃或更低的这种低温下形成钛膜和氮化钛膜时，氯气即原材料气体留在具有膜层叠结构的阻挡金属膜中并且增加了阻挡金属膜的电阻率。这导致插塞和硅化镍层之间的接触电阻增加。除了这种问题之外，还有另外的问题发生，例如，由于留在阻挡金属膜中的氯气所引起的钛膜和氮化钛膜之间的剥离，或者由于留在阻挡金属膜中的氯气释放到空气中所导致的氮化钛膜中的微裂纹。
当在连接孔中填充将作为插塞的钨膜时，在形成阻挡金属膜上部的氮化钛膜上沉积钨膜。在利用H2气体还原WF6气体的同时，通过CVD形成钨膜，而包含在WF6气体中的氟甚至经由氮化钛膜的晶界穿透钛膜并可能引起钛膜的起泡或剥离。氮化钛膜形成在钛膜和钨膜之间，并且通过加厚氮化钛膜可以防止氟的穿透。然而，阻挡金属膜的电阻随着氮化钛膜的加厚而增大，所以必须将氮化钛膜的厚度制成薄至10nm或更小。因此无法容易地防止包含在WF6气体中的氟的穿透。
由于阻挡金属膜的形成，在硅化镍层的表面上形成氧化物膜，并出现了一些妨碍形成阻挡金属膜下部的硅化镍膜与钛膜之间导电的部分。本发明人已证实：例如在彼此相邻形成并且具有由多晶硅膜制成的栅电极和在栅电极之上形成的硅化镍层的第一和第二场效应晶体管中，这种不导电部分往往出现在共享接触处，该共享接触由与第一场效应晶体管的栅电极相接触形成的连接孔和与第二场效应晶体管的漏极(或源极)相接触形成的连接孔共同保持；以及当形成第一场效应晶体管的栅电极的多晶硅膜或硅化镍层的端部由于过刻蚀而暴露时也经常出现这种不导电部分。
当使用铜作为将填充在连接孔中的导电部件来形成插塞时，在连接孔内部形成由铜或钌制成的种子层，然后通过电镀将铜膜置于种子层之上，以将铜膜填充在连接孔中。然而阻挡金属膜的表面上的污染物等会阻碍均匀种子层的形成以及利用铜膜对连接孔的完全填充。这会导致插塞的导电不良。
通过在钛膜上沉积氮化钛膜并因而具有膜层叠结构所得到的阻挡金属膜，通过使用多室型膜形成装置的连续膜形成来形成，以便提供钛膜与氮化钛膜之间良好的界面状态。但与使用另一半导体材料的膜形成相比，钛膜和氮化钛膜的形成伴随着相对大量的外来杂质的生成。这不可避免地需要在每当完成在500个半导体晶片之上的钛膜和氮化钛膜的形成时就终止膜形成装置的操作并进行室清洗。这就限制了目标操作速率的实现。另外，当终止了用于形成钛膜的室或用于形成氮化钛膜的室中的任一个室时，即使另一室可以使用，膜形成装置也必须停止。这种室的终止造成膜形成装置的操作速率的进一步降低。
本发明的目的之一在于提供一种技术，其能够避免在通过在钛膜上沉积氮化钛膜并因而具有膜层叠结构所得到的阻挡金属膜与经由该阻挡金属膜在绝缘膜中打开的连接孔中填充的金属膜之间的耦合部分处的不利问题。
本发明的另一目的在于提供一种技术，其能够提高将用于形成阻挡金属膜的多室型膜形成装置的操作速率。
本发明的上述以及其它目的和新颖特征将从这里的说明书和附图中变得显而易见。
接下来将简要地概述本申请所公开的发明中的典型发明。
在本发明的一个方面，因而提供一种半导体器件的制造方法，其包括：在绝缘膜中打开连接孔，以从连接孔的底部暴露硅化物层；通过使用TiCl4气体的热反应形成钛膜；通过使用TiCl4气体的等离子体反应，在已经通过热反应形成的该钛膜之上形成钛膜；使通过等离子体反应形成的钛膜的表面经受5-30秒的使用H2气体的第一等离子体处理；以及使所得到的表面经受25-75秒的使用NH3气体的第二等离子体处理，以形成具有比其化学计量组分的氮含量大的氮含量的氮化钛膜。
在本发明的另一方面，还提供一种半导体器件的制造方法，其包括：将半导体晶片放置在膜形成装置的第一室的晶片台上，并对连接孔的底部进行干法清洗；将半导体晶片放置在膜形成装置的第二室的晶片台上，并对半导体晶片进行热处理；将半导体晶片放置在膜形成装置的第三室的晶片台上，通过使用TiCl4气体的热反应在绝缘膜中打开的连接孔的底部之上形成钛膜，通过使用TiCl4气体的等离子体反应在已经通过热反应形成的该钛膜之上形成钛膜，使等离子体反应形成的钛膜的表面经受利用H2气体的第一等离子体处理，并使等离子体反应形成的钛膜的表面经受利用NH3气体的第二等离子体处理，以形成具有比其化学计量组分的氮含量大的氮含量的氮化钛膜；将半导体晶片放置在膜形成装置的第四室的晶片台上，以在氮化钛膜之上形成种子层；以及通过电镀在该种子层之上形成金属膜。
在本发明的又一方面，还提供一种半导体器件的制造方法，其包括：将半导体晶片放置在第一室的晶片台上，并对连接孔的底部进行干法清洗；将半导体晶片放置在第二室的晶片台上，并对半导体晶片进行热处理；将半导体晶片放置在第三室的晶片台上，通过使用TiCl4气体的热反应在绝缘膜中打开的连接孔的底部之上形成钛膜，通过使用TiCl4气体的等离子体反应在已经通过热反应形成的该钛膜之上形成钛膜，使等离子体反应形成的钛膜的表面经受利用H2气体的第一等离子体处理，并使等离子体反应形成的钛膜的表面经受利用NH3气体的第二等离子体处理，以形成具有比其化学计量组分的氮含量大的氮含量的氮化钛膜。
[本发明的优势]
接下来将简要地描述本申请公开的发明中的典型发明所得到的优势。
本发明使得可以避免在通过在钛膜之上层叠氮化钛膜而具有膜层叠结构所得到的阻挡金属膜与经由阻挡金属膜在绝缘膜中打开的连接孔中填充的钨或铜膜之间的耦合部分处的不利问题。本发明还使得可以提高将用于形成阻挡金属膜的多室型膜形成装置的操作速率。
附图说明
图1是示出根据本发明的一个实施例的SRAM(静态随机访问存储器)的存储单元的等效电路图；
图2是示出根据本发明的一个实施例的SRAM的制造方法的半导体衬底的局部平面图；
图3是示出根据本发明的一个实施例的SRAM的制造方法的半导体衬底的局部横截面图，其中图3(a)示出存储单元区域的一部分(图2的A-A’线)，并且图3(b)示出外围电路区域的一部分；
图4是示出与图2所示相同的部分在图2和图3步骤之后的制造步骤中的局部平面图；
图5是示出与图3所示相同的部分在图2和图3步骤之后的制造步骤中的局部横截面图；
图6是示出与图3所示相同的部分在图4和图5步骤之后的制造步骤中的局部横截面图；
图7是示出与图2所示相同的部分在图6步骤之后的制造步骤中的局部平面图；
图8是示出与图3所示相同的部分在图6步骤之后的制造步骤中的局部横截面图；
图9是示出与图3所示相同的部分在图7和图8步骤之后的制造步骤中的局部横截面图；
图10是根据本发明的一个实施例的阻挡金属膜形成装置的示意平面图；
图11示出在根据本发明的一个实施例的阻挡金属膜形成步骤中的第一膜形成方法的工艺步骤；
图12是示出根据本发明的一个实施例在具有直径为80nm的接触孔的底部上形成的热反应Ti膜的厚度与热处理时间之间的关系的图示；
图13是示出在图9的制造步骤之后的SRAM制造步骤期间接触孔内部的插塞和阻挡金属膜的局部放大的横截面图；
图14示出在根据本发明的一个实施例的阻挡金属膜形成步骤中的第二膜形成方法的工艺步骤；
图15是示出与图13所示相同的部分在图9的制造步骤之后的SRAM制造步骤期间的局部放大的横截面图；
图16示出在根据本发明的一个实施例的阻挡金属膜形成步骤中的第三膜形成方法的工艺步骤；
图17是示出与图13所示相同的部分在图9的制造步骤之后的SRAM制造步骤期间的局部放大的横截面图；
图18是示出与图13所示相同的部分在图9的制造步骤之后的SRAM制造步骤期间的局部放大的横截面图；
图19示出根据本发明的一个实施例的阻挡金属膜形成步骤中的另一工艺步骤；
图20是示出在图13、图15、图17或图18所示制造步骤之后的SRAM制造步骤期间接触孔内部的局部放大的横截面图；
图21示出在根据本发明的一个实施例的钨膜形成步骤中的第一膜形成方法的工艺步骤；
图22示出在根据本发明的一个实施例的钨膜形成步骤中的第二膜形成方法的工艺步骤；
图23示出在根据本发明的一个实施例的钨膜形成步骤中的第三膜形成方法的工艺步骤；
图24是示出与图3所示相同的部分在图20的制造步骤之后的制造步骤中的局部横截面图；
图25是示出与图2所示相同的部分在图24的制造步骤之后的制造步骤中的局部平面图；
图26是示出与图3所示相同的部分在图24的制造步骤之后的制造步骤中的局部横截面图；
图27是示出与图2所示相同的部分在图25和图26的制造步骤之后的制造步骤中的局部平面图；
图28是示出与图3所示相同的部分在图25和图26的制造步骤之后的制造步骤中的局部横截面图；
图29是示出根据本发明的一个实施例的在插塞和硅化镍层之间的接触电阻的曲线图。
具体实施方式
在下述实施例中，必要时为了方便起见，将分成多个部分或多个实施例来进行描述。除非另外特别指出，否则这些多个部分或实施例彼此并非独立，而是存在这样的关系：一个部分或实施例是另一个部分或实施例的部分或全部的修改示例、细节或补充描述。在下述实施例中，当涉及元件数目(包括数目、数值、数量和范围)时，除非另外特别指出或者在原则上该数目明显限于特定数目的情况下，否则该元件数目并不限于该特定数目，而是可以大于或小于该特定数目。而且在下述实施例中，除非另外特别指出或者在原则上它们明显是必需的情况下，否则不用说，构成元件(包括要素步骤)并不总是必需的。类似地，在下述实施例中，当涉及构成元件的形状或位置关系时，除非另外特别指出或者在原则上完全不同的情况下，否则也包括那些基本类似或相似的形状或位置关系。这也适用于上述数值和范围。
在本实施例中，将表示场效应晶体管的MIS·FET(金属绝缘体半导体场效应晶体管)缩写为MIS，将p沟道MIS·FET缩写为pMIS，将n沟道MIS·FET缩写为nMIS。即使为了方便起见使用“MOS”，也并不排除非氧化物膜。在本实施例中，术语“晶片”主要指“单晶Si(硅)晶片”，但术语“晶片”还指用于在其上形成集成电路的绝缘膜衬底或SOI(绝缘体上硅)晶片。晶片的形状不限于圆盘状或基本圆盘状，而是还可以包括方形和矩形晶片。除非另外很明显不是或者特别指出不是，否则不用说，术语“硅膜”、“硅部分”、“硅部件”等不仅是指由纯硅构成的膜、部分或部件，而且指包含杂质的膜、部分或部件，以硅作为主要组分的诸如SiGe或SiGeC的合金(包括应变硅)，以及包含添加剂的膜、部分或部件。除非另外很明显不包括或者特别指出不包括，否则不用说，术语“多晶硅”不仅包括典型的多晶硅而且包括非晶硅等。
在所有用于描述下述实施例的附图中，将通过类似的参考标号指示具有类似功能的元件，并将省略对其的重复描述。以下将基于附图具体地描述本发明的实施例。
在Ichinose等人的日本专利申请No.2006-30704(2006年1月11日提交)、Ichinose等人的日本专利申请No.2006-12355(2006年1月20日提交)、Ichinose等人的日本专利申请No.2006-107780(2006年4月10日提交)或Ichinose等人的日本专利申请No.2006-138949(2006年5月18日提交)中已公开干法清洗技术，所以这里原则上将不进行重复描述。
在本实施例中，将本发明人做出的发明应用于SRAM的存储单元，这是对应于本发明背景技术的一个产业领域。
图1是示出根据本实施例的SRAM的存储单元的等效电路图。
如图所示，存储单元MC放置在一对互补数据线(数据线DL，数据线DL)与字线WL之间的交叉处，并且具有一对驱动MIS(Dr1和Dr2)、一对负载MIS(Ld1和Ld2)和一对传输MIS(Tr1和Tr2)。驱动MIS(Dr1和Dr2)和传输MIS(Tr1和Tr2)由nMIS制成，而负载MIS(Ld1和Ld2)由pMIS制成。
在构成存储单元MC的六个MIS中，驱动MIS(Dr1)和负载MIS(Ld1)形成CMOS反相器INV1，而驱动MIS(Dr2)和负载MIS(Ld2)形成CMOS反相器INV2。用于该一对CMOS反相器INV1和INV2的共有输入/输出端子(存储节点A和B)交叉耦合，并构成触发器电路作为用于存储一位数据的数据存储单元。该触发器电路的一个输入/输出端子(存储节点A)耦合到传输MIS(Tr1)的源极和漏极中的一个，另一输入/输出端子(存储节点B)耦合到传输MIS(Tr2)的源极和漏极中的一个。
传输MIS(Tr1)的源极和漏极中的另一个耦合到数据线DL，并且传输MIS(Tr2)的源极和漏极中的另一个耦合到数据线DL。触发器电路的一端(负载MIS(Ld1和Ld2)的各源极)耦合到电源电压(Vcc)，另一端(驱动MIS(Dr1和Dr2)的各源极)耦合到参考电压(Vss)。
接下来将描述上述电路的操作。当CMOS反相器INV1的存储节点A的电位为高(“H”)时，驱动MIS(Dr2)导通，使得CMOS反相器INV2的存储节点B的电位变为低(“L”)。相应地，驱动MIS(Dr1)截止并且存储节点A的电位保持为高“H”。这意味着存储节点A和B二者的状态被锁存器电路保持，其中成对的CMOS反相器INV1和INV2已经交叉耦合，并且在施加电源电压期间数据被存储。
字线WL耦合到传输MIS(Tr1和Tr2)的相应栅电极，并由该字线WL控制传输MIS(Tr1和Tr2)的导通或非导通。具体而言，当字线WL的电位为高(“H”)时，传输MIS(Tr1和Tr2)导通并且触发器电路和互补数据线(数据线DL和DL)电耦合，使得存储节点A和B的电位状态(“H”或“L”)出现在数据线DL和DL上，并作为存储单元MC的数据读出。
通过将字线WL的电位电平设置为“H”，使传输MIS(Tr1和Tr2)导通，以及将数据线DL和DL的数据传送到存储节点A和B，这样将数据写入到存储单元MC中。
接下来将参照图2至图28按照步骤顺序描述根据本发明实施例的SRAM的制造方法的一个示例。图2至图9均是SRAM的局部平面图或局部横截面图；图10是阻挡金属膜形成装置的示意平面图；图11、图14和图16示出阻挡金属膜形成步骤的工艺步骤；图12是示出在具有直径为80nm的接触孔的底部上形成的热反应Ti膜的厚度和热处理时间之间关系的图示；图13、图15、图17和图18是示出接触孔内部的插塞和阻挡金属膜的局部放大的横截面图；图19示出阻挡金属膜形成步骤的工艺步骤；图20是示出接触孔内部的局部放大的横截面图；图21至图23示出钨膜形成步骤的工艺步骤；以及图24至图28均是SRAM的局部平面图或局部横截面图。
图2是示出对应于大致一个存储单元的区域的半导体衬底的局部平面图；图3(a)是示出存储单元区域的一部分(图2的A-A’线)的半导体衬底的局部横截面图；图3(b)是示出外围电路区域的一部分的半导体衬底的局部横截面图。在外围电路区域中，作为示例示出了构成逻辑电路的低击穿电压MIS。
首先，提供半导体衬底1。半导体衬底1具有衬底1a和外延层1b，衬底1a由具有约1-10Ωcm的电阻率的p型单晶硅制成，外延层1b例如通过外延生长形成。
元件隔离物2形成在半导体衬底1的主表面中。元件隔离物2以下列方式形成。在通过利用由光刻形成的抗蚀剂图案作为掩膜对半导体衬底1进行刻蚀来形成具有深度例如约为0.3-0.5μm的元件隔离沟槽之后，在约1000℃的温度下对半导体衬底1进行热氧化以在沟槽的内壁上形成具有厚度例如约为0.01μm的氧化硅膜。形成该氧化硅膜以便恢复刻蚀引起的对沟槽内壁的损坏，同时减轻在半导体衬底1与将在下一步骤中填充在沟槽内部中的绝缘膜之间的界面处产生的应力。
在半导体衬底1的主表面之上，包括沟槽的内部，通过CVD沉积具有厚度例如约为0.45-0.5μm的绝缘膜。然后通过化学机械抛光(CMP)对沟槽之上的绝缘膜进行抛光以将表面平坦化。
然后，将p型杂质(例如硼)或n型杂质(例如磷)离子注入到半导体衬底1的主表面中，接着在约1000℃下进行热处理以使杂质扩散。从而在半导体衬底1的主表面中形成p阱4和n阱5。
如图2所示，在存储单元MC中，在半导体衬底1的主表面之上形成有源区域An1、An2、Ap1和Ap2，这些有源区域An1、An2、Ap1和Ap2是两个p阱4和两个n阱5的主表面。这些有源区域被其中填充有绝缘膜的元件隔离物2所包围。如稍后将描述的，在构成存储单元MC的六个MIS(传输MIS(Tr1和Tr2)、驱动MIS(Dr1和Dr2)和负载MIS(Ld1和Ld2))中，nMIS(传输MIS(Tr1)和驱动MIS(Dr1))将形成在有源区域Ap1(p阱4)之上，而nMIS(传输MIS(Tr2)和驱动MIS(Dr2))将形成在有源区域Ap2(p阱4)之上。pMIS(负载MIS(Ld2))将形成在有源区域An1(n阱5)之上，pMIS(负载MIS(Ld1))将形成在有源区域An2(n阱5)之上。
图4是示出与图2所示相同的部分在图2和图3的步骤之后的制造步骤中的局部平面图。图5(a)是示出与图3(a)所示相同的部分在图2和图3的步骤之后的制造步骤中的局部横截面图。图5(b)是示出与图3(b)所示相同的部分在图2和图3的步骤之后的制造步骤中的局部横截面图。
nMIS(传输MIS(Tr1和Tr2)、驱动MIS(Dr1和Dr2))和pMIS(负载MIS(Ld1和Ld2))形成在半导体衬底1的存储单元区域的主表面之上，而nMIS(QnL)和pMIS(QpL)形成在半导体衬底1的外围电路区域的主表面之上。
首先，在利用氢氟酸型清洗溶液对半导体衬底1的表面(p阱4和n阱5)进行湿法清洗之后，在约800℃下对衬底进行热氧化以在p阱4和n阱5的相应表面之上形成具有厚度例如约为6nm的清洁的栅绝缘膜6。
然后在栅绝缘膜6之上形成栅电极G。栅电极G以下列方式形成。首先，通过CVD在栅绝缘膜6之上形成具有厚度例如约为0.2μm的低电阻多晶硅膜。利用通过光刻形成的抗蚀剂图案作为掩膜，对多晶硅膜进行干法刻蚀以形成均由多晶硅膜制成的栅电极G。
如图4所示，在存储单元MC中，传输MIS(Tr1)的栅电极G和驱动MIS(Dr1)的栅电极G形成在有源区域Ap1之上，而传输MIS(Tr2)的栅电极G和驱动MIS(Dr2)的栅电极G形成在有源区域Ap2之上。另外，负载MIS(Ld2)的栅电极G形成在有源区域An1之上，而负载MIS(Ld1)的栅电极G形成在有源区域An2之上。负载MIS(Ld1)和驱动MIS(Dr1)具有共同的栅电极G，并且该栅电极G在其端部处具有引出部分GM1，在稍后步骤中本地互连将耦合到该引出部分GM1。类似地，负载MIS(Ld2)和驱动MIS(Dr2)具有共同的栅电极G，并且该栅电极G在其端部处具有引出部分GM2，在稍后步骤中本地互连将耦合到该引出部分GM2。引出部分GM1和GM2形成在元件隔离物2之上。
将n型杂质(例如磷)离子注入到栅电极G两侧上的p阱4中以形成n-型半导体区域7，而将p型杂质(例如砷)离子注入到栅电极G两侧上的n阱5中以形成p-型半导体区域8。
图6(a)是示出与图3(a)所示相同的部分在图4和图5的步骤之后的制造步骤中的局部横截面图，图6(b)是示出与图3(b)所示相同的部分在图4和图5的步骤之后的制造步骤中的局部横截面图。
在通过CVD在半导体衬底1的主表面之上沉积具有厚度例如约为0.01μm的氧化硅膜9之后，沉积具有厚度例如约为0.1μm的氮化硅膜。然后通过RIE(反应离子刻蚀)对所形成的氮化硅膜进行各向异性刻蚀，以在栅电极G的侧壁之上形成侧壁10。在该刻蚀中，氮化硅膜相对于氧化硅膜的刻蚀选择比率可以设定为约7-10，使得在形成侧壁10时氧化硅膜9可以用作刻蚀停止层。
然后，通过将n型杂质(例如磷或砷)离子注入到栅电极G的两侧上的p阱4中来形成n+型半导体区域(源极和漏极)12，而通过将p杂质(例如硼)离子注入到栅电极G的两侧上的n阱5中来形成p+型半导体区域(源极和漏极)13。然后去除暴露的氧化硅膜9。
然后通过自对准硅化技术在栅电极G的表面以及半导体衬底1的暴露部分(n+型半导体区域12和p+型半导体区域13)之上形成低电阻硅化镍(NiSi)层14。这里作为一个示例形成硅化镍层14，而它也可以是其它硅化物层，诸如镍合金硅化物层、硅化钴层、硅化钨层或硅化铂层。硅化镍层14例如以下列方式形成。
首先，通过溅射在半导体衬底1的主表面之上连续沉积镍膜和氮化钛膜。镍膜具有例如0.01μm的厚度，氮化钛膜具有例如0.015μm的厚度。将氮化钛膜形成在镍膜之上以便防止镍膜氧化，并且可以用钛膜代替氮化钛膜。然后通过RTA(快速热退火)在例如约410℃的温度下对半导体衬底1进行约30秒的热处理，以引起在构成栅电极G的多晶硅膜和镍膜之间，以及在构成其中已形成n+型半导体区域12或p+型半导体区域13的半导体衬底1的单晶硅与镍膜之间的选择性反应，由此形成硅化镍层14。在通过利用硫酸的湿法清洗或者利用硫酸和过氧化氢水溶液的湿法清洗去除未反应的镍膜和氮化钛膜之后，通过使用RTA在例如约550℃下对半导体衬底1进行约30秒的热处理，以降低硅化镍层14的电阻。
通过至此描述的步骤，完成了构成存储单元MC的六个MIS(驱动MIS(Dr1和Dr2)、传输MIS(Tr1和Tr2)和负载MIS(Ld1和Ld2))以及外围电路区域的nMIS(QnL)和pMIS(QpL)。
图7是示出与图2所示相同的部分在图6的步骤之后的制造步骤中的局部平面图，图8(a)是示出与图3(a)所示相同的部分在图6的步骤之后的制造步骤中的局部横截面图，图8(b)是示出与图3(b)所示相同的部分在图6的步骤之后的制造步骤中的局部横截面图。
通过CVD在半导体衬底1之上沉积具有厚度例如约为0.03-0.05μm的氮化硅膜15。氮化硅膜15在稍后将描述的接触孔等的形成期间用作刻蚀停止层。
然后在氮化硅膜15之上形成PSG(磷硅玻璃)膜16，之后进行热处理以将其平坦化。然后沉积氧化硅膜17。通过等离子体CVD例如使用四乙氧基硅烷(tetraethoxysilane)作为原材料形成氧化硅膜17。氮化硅膜15、PSG膜16和氧化硅膜17将成为例如稍后形成的互连与栅电极G之间的层间电介质。可替选地，在氮化硅膜15之上沉积具有厚度例如约为0.7-0.8μm的氧化硅膜17之后，可以通过CMP对氧化硅膜17的表面进行抛光以将其表面平坦化。
利用通过光刻形成的抗蚀剂图案作为掩膜，对氧化硅膜17和PSG膜16进行干法刻蚀，之后对氮化硅膜15进行干法刻蚀，以在n+型半导体区域12和p+型半导体区域13之上形成接触孔C1。此外，形成第一和第二互连沟槽(共享开口部分(共享接触))HM1和HM2。在传输MIS(Tr1和Tr2)的栅电极G的引出部分之上形成接触孔C1。
在这些第一和第二互连沟槽HM1和HM2中，第一互连沟槽HM1从负载MIS(Ld1)的漏极的上部延伸到构成CMOS反相器INV2的负载MIS(Ld2)和驱动MIS(Dr2)所共有的栅电极G的引出部分GM2的上部。这意味着第一互连沟槽HM1是既用作用于将栅电极G的引出部分GM2与随后将形成的本地互连相耦合的接触孔又用作用于将负载MIS(Ld1)的漏极与本地互连相耦合的接触孔的沟槽。第二互连沟槽HM2从负载MIS(Ld2)的上部延伸到CMOS反相器INV1的负载MIS(Ld1)和驱动MIS(Dr1)所共有的栅电极G的引出部分GM1的上部。这意味着第二互连沟槽HM2是既用作用于将栅电极G的引出部分GM1与随后将形成的本地互连相耦合的接触孔又用作用于将负载MIS(Ld2)的漏极与本地互连相耦合的接触孔的沟槽。
在形成接触孔C1以及第一和第二互连沟槽HM1和HM2时，利用氮化硅膜15作为刻蚀停止层，对氧化硅膜17和PSG膜16进行干法刻蚀。氧化硅膜17或PSG膜16相对于氮化硅膜15的刻蚀选择比率例如约为20-30，使得氮化硅膜15可以用作氧化硅膜17和PSG膜16的刻蚀停止层。
然后对所暴露的氮化硅膜15进行干法刻蚀。在该刻蚀期间，对氮化硅膜15进行过刻蚀，以便完全暴露出在将形成第一和第二互连沟槽HM1和HM2的区域中的p+型半导体区域13之上形成的硅化镍层14、以及在构成CMOS反相器INV1的负载MIS(Ld1)和驱动MIS(Dr1)所共有的栅电极G的引出部分GM1的表面以及构成CMOS反相器INV2的负载MIS(Ld2)和驱动MIS(Dr2)所共有的栅电极G的引出部分GM2的表面之上形成的硅化镍层14。通过该过刻蚀，可以刻蚀在构成CMOS反相器INV1的负载MIS(Ld1)和驱动MIS(Dr1)所共有的栅电极G的引出部分GM1的侧壁以及构成CMOS反相器INV2的负载MIS(Ld2)和驱动MIS(Dr2)所共有的栅电极G的引出部分GM2的侧壁之上形成的侧壁10，以暴露出构成栅电极G的引出部分GM1和GM2的多晶硅膜或硅化镍层14的端部。作为结果，氧化物膜可以生长在硅化镍层14的表面的一些部分处。
图9(a)是示出与图3(a)所示相同的部分在图7和图8的步骤之后的制造步骤中的局部横截面图，图9(b)是示出与图3(b)所示相同的部分在图7和图8的步骤之后的制造步骤中的局部横截面图。
通过CVD在包括第一和第二互连沟槽HM1和HM2以及接触孔C1的内部的氧化硅膜17之上连续形成钛膜和氮化钛膜，以形成由所得膜层叠制成的阻挡金属膜21。钛膜允许形成其中包含氧原子百分比达25％的固体溶液，使其用作硅化镍层14表面的还原材料并具有降低与硅化镍层14的接触电阻的作用。另一方面，氮化钛膜具有抑制或防止构成稍后将填充在接触孔C1以及第一和第二互连沟槽HM1和HM2中的金属膜的原子扩散的作用。阻挡金属膜21具有3-10nm的厚度。应注意到，钛膜和在其之上形成的氮化钛膜将合起来称为“阻挡金属膜21”，并且与将填充在接触孔C1以及第一和第二互连沟槽HM1和HM2中并用作主导电材料的诸如钨膜或铜膜的金属膜相区分。
采用如图10所示的膜形成装置50来形成阻挡金属膜21。膜形成装置50是装备有传送室51、加载互锁真空室(loadlock chamber)53以及四个室54、55、56、57的多室型装置，加载互锁真空室53和四个室54、55、56、57经由门阀52作为切换装置而布置在传送室51周围。该膜形成装置在加载互锁真空室53的与传送室51相反的一侧上具有晶片载入载出室(wafer carrying in-and-out chamber)58。在晶片载入载出室58的与加载互锁真空室53相反的一侧上，膜形成装置具有用于附接FOUP(前端开口片盒：Front Open UnifiedPod)59的端口60，其中在FOUP中容纳半导体晶片SW(在本实施例中为具有如上所述以及图9所示的结构的半导体衬底)。
传送室51通过排气机构等保持在预定真空度下，并且在其中心处具有传送机器人61，该传送机器人具有用于传送半导体晶片SW的多关节臂结构。
传送室51具有用于进行干法清洗处理的室(第一室)54、用于在例如150℃或更高的高温下进行热处理的室(第二室)55以及用于形成阻挡金属膜的室(第三室)56和57。应注意到，该膜形成装置50的传送室51的室不限于这四个室，而是可以添加具有相同用途的室或具有其它用途的室。
首先，通过传送机器人62从任意一个FOUP 59中取出单个半导体晶片SW，放置在晶片载入载出室58中并传送到任一个加载互锁真空室53中。FOUP 59是用于半导体晶片SW的批量传送的气密性密封容器，并且通常其中存储一批25个、12个或6个半导体晶片。FOUP 59的容器的外壁除了微小通气过滤部分之外具有气密结构，并且将灰尘从FOUP基本上完全消除。因此，即使当在清洁等级1000的氛围中传送它们时，容器的内部也可以保持在清洁等级1。通过朝着晶片载入载出室58向内拉开已经附接到端口60的FOUP 59的门，在保持清洁度的同时进行与膜形成装置50的对接(dock)。在将加载互锁真空室53抽真空之后，借助于传送机器人61将半导体晶片SW运送到传送室51中。
然后借助于传送机器人61将半导体晶片SW从传送室51真空传送到用于进行干法清洗处理的室54并放置在室54的晶片台上。室54的晶片台装备有通过静电吸附保持晶片的机构，由此可以有效地控制晶片的温度。在干法清洗处理期间，经由喷头将诸如添加有HF气体和NH3气体的Ar气体之类的还原气体(第七反应气体)引入到室54中并供给到半导体晶片SW的主表面上。通过在还原气体与硅化镍层14的表面上形成的自然氧化物膜之间发生的例如由公式(1)表示的还原反应，去除自然氧化物膜。干法清洗处理例如在下列条件下执行：晶片台温度为25℃，HF气体流速为80sccm，NH3气体流速为38sccm，Ar气体流速为5sccm，压力为1.3Pa。
SiO2+6HF+2NH3→(NH4)2SiF6+2H2O    (1)
上述还原反应形成的产物((NH4)2SiF6)留在半导体晶片SW的主表面之上，包括接触孔C1以及第一和第二沟槽HM1和HM2的内部。
然后借助于传送机器人61经由传送室51将半导体晶片SW从干法清洗室54真空传送到热处理室55，然后将其放置在室55的台上。通过将半导体晶片SW放置在室55的台上，将半导体晶片SW在预定温度下加热，并通过升华去除留在晶片SW的主表面上的产物。作为半导体晶片SW的主表面上的温度，150-400℃的范围是适当的(不用说，该温度不限于这种范围而是可以根据条件而变化)。适于大规模生产的温度范围可以为165-350℃，但180-220℃的范围，也就是以200℃作为中心值的温度，是最适合的。
然后形成阻挡金属膜21。由于干法清洗处理期间在接触孔C1以及第一和第二沟槽HM1和HM2的底部和侧部表面上形成的产物已经在干法清洗处理之后通过对半导体衬底1施加150-400℃的热处理去除，所以可以减小在接触孔C1以及第一和第二沟槽HM1和HM2的底部表面上的硅化镍层14和阻挡金属膜21之间的接触电阻的变化。另外，可以防止在接触孔C1以及第一和第二沟槽HM1和HM2的侧部表面上的阻挡金属膜21的剥离。然而，通过上述干法清洗处理和热处理无法去除已经生长在硅化镍层14表面上的氧化物膜，并且该氧化物膜仍留在一些部分上，其中在上述形成接触孔C1以及第一和第二沟槽HM1和HM2期间通过过刻蚀，构成栅电极G的引出部分GM1和GM2的多晶硅膜或硅化镍层14的端部从这些部分中暴露。
在上述干法清洗处理中，采用HF气体和NH3气体作为还原气体。然而，不对诸如还原气体之类的反应气体施加任何特殊限制，只要作为在相对较低温度下与氧化物膜反应的结果，该反应气体能够形成汽化的反应物即可。例如，NF3气体和H2气体可以用作还原气体。
在上述干法清洗处理中，将诸如还原气体的反应气体引入到室54中以通过还原反应去除自然氧化物膜。代替气体，可以使用等离子体。例如，通过激发添加有还原气体例如NF3气体或NH3气体的Ar气体(Ar气体通常用作用于等离子体激发的气体，但也可使用其它稀释气体或其混合物)形成等离子体，并且将生成的等离子体引入到室54中以通过还原反应去除自然氧化物膜。
然后借助于传送机器人61经由传送室51将半导体晶片SW从热处理室55真空传送到阻挡金属膜形成室56或室57并放置在室56或57的台上。
膜形成装置50装备有具有相同功能和相同结构的两个阻挡金属膜形成室56和57。由于膜形成装置50装备有功能和结构相同的两个室56和57，所以即使这两个室之一例如室56停止，也可以通过使用另一个室例如室57来在不停止膜形成装置50的情况下形成阻挡金属膜21。这使得提高了膜形成装置50的操作速率。
在室56(或室57)中，通过将在稍后描述的PECVD在半导体晶片SW的主表面之上形成阻挡金属膜21。接下来这里将描述阻挡金属膜21的第一至第四膜形成方法。但需要注意的是，形成阻挡金属膜21的方法并不限于此而是可以采用它们的各种变形。
接下来将参照图11和图13描述阻挡金属膜21的第一膜形成方法。
[步骤1]将半导体晶片SW放置在通过加热器加热到预定温度例如450℃的台上。在从[步骤1]到[步骤10]的过程中，台被持续加热到预定温度例如450℃。通过排气机构将Ar气体和H2气体引入到室中以将其中的压力在步骤1中预定的时间例如5秒内调整到预定压力例如667Pa。Ar气体的流速例如为800sccm，而H2气体的流速例如为4000sccm。
[步骤2]在将压力以及Ar气体和H2气体的流速调整到预定值之后，对半导体晶片SW进行预定时间的加热。在从[步骤2]到[步骤9]的过程中，室内的压力保持在预定水平(例如667Pa)，并且在从[步骤2]到[步骤10]的过程中，将Ar气体和H2气体以预定流速(例如分别为800sccm和4000sccm)持续地引入到室中。
[步骤3]从TiCl4气体的供给源供给TiCl4气体(第一反应气体)，但仅将其向室的上游转移，直到流速变得稳定为止。TiCl4气体的流速例如为6.7sccm。
[步骤4]在TiCl4气体的流速变得稳定之后，将TiCl4气体引入到室中以通过热反应在硅化镍层14的表面上选择性地形成钛膜(以下将称为“热反应Ti膜”；第一金属膜)21a。TiCl4气体的流速例如为6.7sccm，以及热处理时间例如为5-30秒。热反应Ti膜21a具有例如1nm或更小的厚度。热反应Ti膜21a仅形成在从接触孔C1的底部表面以及第一和第二沟槽HM1和HM2的底部表面暴露出的硅化镍层14的表面上，而不形成在接触孔C1的侧壁、第一和第二沟槽HM1和HM2的侧壁以及氧化硅膜17的上表面上。即使在第一和第二互连沟槽HM1和HM2的底部表面上，当硅化镍层14在其表面上具有氧化物膜时，热反应Ti膜21a也不形成在第一和第二互连沟槽HM1和HM2的底部表面上。
[步骤5]通过施加RF功率在室中生成等离子体，在热反应Ti膜21a上形成钛膜(以下将称为“等离子体反应Ti膜”；第二金属膜)21b。TiCl4气体的流速例如为6.7sccm，RF功率例如为800W，膜形成时间例如为25秒。等离子体反应Ti膜21b的厚度为2nm-5nm。
[步骤6]在只停止将TiCl4气体引入到室中的同时，使用H2气体(第二反应气体)执行等离子体反应Ti膜21b的等离子体处理(第一等离子体处理)。等离子体反应Ti膜21b的氯浓度降低并且已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14和等离子体反应Ti膜21b之间的氧化物膜被还原(当在第一和第二互连沟槽HM1和HM2的底部上存在氧化物膜时不形成热反应Ti膜21a)。等离子体处理时间例如为5秒。
[步骤7]终止施加RF功率并将TiCl4气体从室中清除(purge)。
[步骤8]将NH3气体(第三反应气体)引入到室中以通过热反应将等离子体反应Ti膜21b的表面氮化，并还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14和等离子体反应Ti膜21b之间的氧化物膜。NH3气体的流速例如为500sccm，热处理时间例如为0-75秒。
[步骤9]通过施加RF功率产生等离子体(第二等离子体处理)，在等离子体反应Ti膜21b的表面上形成具有比其化学计量组分的氮含量稍高的氮含量的氮化钛膜(以下将称为“富含氮的TiN膜”；第一金属氮化物膜)21c例如Ti1N1.1膜，并且还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14和等离子体反应Ti膜21b之间的氧化物膜。RF功率例如为800W，氮化时间例如为25秒或更长，例如25-75秒。
[步骤10]在停止施加RF功率之后，停止将NH3气体引入到室中，并将NH3气体从室中清除。
通过第一膜形成方法，形成了由热反应Ti膜21a、等离子体反应Ti膜21b和富含氮的TiN膜21c组成的阻挡金属膜21。热反应Ti膜21a具有例如1nm或更小的厚度，等离子体反应Ti膜21b具有例如5nm的厚度，富含氮的TiN膜21c具有例如3-5nm的厚度。
热反应Ti膜21a允许与硅化镍层14的接触电阻的减小。推定该低接触电阻导致：(1)在硅化镍层14和热反应Ti膜21a之间的界面上形成(Ni1Ti1-x)Si，(2)热反应Ti膜21a比等离子体反应Ti膜21b具有更小的杂质浓度，因为纯钛是通过利用硅化镍作为催化剂的热分解反应形成的，以及(3)由于干法清洗处理之后留下的微量氟引起的氯化钛的还原。富含氮的TiN膜21c作为用于抑制或防止插塞的构成原子扩散的阻挡膜是有效的。而且，通过[步骤6]中的等离子体处理，在等离子体反应Ti膜21b中包含的诸如氯之类的杂质的浓度减少。在形成热反应Ti膜21a/等离子体反应Ti膜21b之后，使膜经受5-30秒的利用H2气体的等离子体处理。然后，使等离子体反应Ti膜21b的表面经受0-75秒的利用NH3气体的热氮化处理以及25-75秒的利用NH3气体的等离子体处理，由此经过等离子体反应Ti膜21b的H原子可以还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。
接下来将参照图14和图15描述阻挡金属膜21的第二膜形成方法。
第二膜形成方法的[步骤1]至[步骤6]类似于第一膜形成方法，所以省略对这些步骤的描述。然而，应注意到，在[步骤5]中的等离子体反应Ti膜21b的形成时间例如为5秒，在[步骤6]中的等离子体处理时间例如为5秒。
[步骤7]从TiCl4气体供给源供给TiCl4气体，并仅将其向室的上游转移，直到流速变得稳定为止。TiCl4气体的流速例如为6.7sccm。
[步骤8]在TiCl4气体的流速变得稳定之后，通过将TiCl4气体引入到室中并施加RF功率以生成等离子体，来在等离子体反应Ti膜21b上形成另一等离子体反应Ti膜21b。TiCl4气体的流速例如为6.7sccm，RF功率例如为800W，膜形成时间例如为5秒。另一等离子体反应Ti膜21b具有厚度例如为1-2nm。
[步骤9]通过仅停止将TiCl4气体引入到室中以及利用H2气体对等离子体反应Ti膜21b执行等离子体处理，降低等离子体反应Ti膜21b的氯浓度，并还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。将[步骤7]至[步骤9]的步骤执行多次，例如四次。[步骤9]中单次等离子体处理所花费的时间例如设定为5秒，因此[步骤6]和[步骤9]中总等离子体处理时间将为25-75秒。等离子体反应Ti膜21b的总厚度变为例如5-10nm。
[步骤10]终止施加RF功率，并将TiCl4气体从室中清除。
[步骤11]将NH3气体引入到室中以通过热反应将等离子体反应Ti膜21b的表面氮化，并还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。NH3气体的流速例如为500sccm，热处理时间例如为0-75秒。
[步骤12]利用通过施加RF功率生成的等离子体，在等离子体反应Ti膜21b的表面上形成富含氮的TiN膜21c，并还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。RF功率例如为800W，氮化处理时间例如为25秒或更长，例如25-75秒。
[步骤13]在停止施加RF功率并且也停止引入NH3气体之后，将NH3气体从室中清除。
通过第二膜形成方法，形成了由热反应Ti膜21a、(多级)等离子体反应Ti膜21b和富含氮的TiN膜21c组成的阻挡金属膜21。热反应Ti膜21a具有例如1nm或更小的厚度，等离子体反应Ti膜21b具有例如5nm的厚度，富含氮的TiN膜21c具有例如3-5nm的厚度。
如在第一膜形成方法中那样，热反应Ti膜21a允许与硅化镍层14的接触电阻的减小，并且富含氮的TiN膜21c作为用于抑制或防止插塞的构成原子扩散的阻挡膜是有效的。另外，可以还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。
此外，在具有[步骤5和6]+([步骤7、8和9])×4的工艺中，可以以相对较短的时间交替地执行等离子体反应Ti膜21b的形成和还原，所以可降低不仅在等离子体反应Ti膜21b的表面上而且在其中的诸如氯的杂质的浓度，使得可以获得具有低比电阻率并因此具有高质量的等离子体反应Ti膜21b。
接下来将参照图16和图17描述阻挡金属膜21的第三膜形成方法。
第三膜形成方法的[步骤1]至[步骤10]类似于第一膜形成方法，所以省略对这些步骤的描述。然而应注意到，在[步骤5]中的等离子体反应Ti膜21b的膜形成时间例如为5秒，而在[步骤6]中的等离子体处理时间例如为5秒，[步骤8]中的热氮化时间例如为10秒，[步骤9]中的等离子体处理时间例如为5秒。
[步骤11]从TiCl4气体供给源供给TiCl4气体，并仅将其向室的上游转移，直到流速变得稳定为止。TiCl4气体的流速例如为6.7sccm。
[步骤12]在TiCl4气体的流速变得稳定之后，通过将TiCl4气体引入到室中并施加RF功率以生成等离子体，来在富含氮的TiN膜21c之上形成等离子体反应Ti膜21b。TiCl4气体的流速例如为6.7sccm，RF功率例如为800W，膜形成时间例如为5秒。等离子体反应Ti膜21b具有厚度例如为1-2nm。
[步骤13]通过仅停止将TiCl4气体引入到室中，以及利用H2气体对等离子体反应Ti膜21b执行等离子体处理，降低等离子体反应Ti膜21b的氯浓度，并还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。等离子体处理时间例如为5秒。
[步骤14]停止施加RF功率，并将TiCl4气体从室中清除。
[步骤15]将NH3气体引入到室中以通过热反应将等离子体反应Ti膜21b的表面氮化，并还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。NH3气体的流速例如为500sccm，热处理时间例如为10秒。
[步骤16]通过施加RF功率生成等离子体，以在等离子体反应Ti膜21b的表面上形成富含氮的TiN膜21c，并还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。RF功率例如为800W，氮化时间例如为5秒。
[步骤17]在停止施加RF功率并且也停止将NH3气体引入室中之后，将NH3气体从室中清除。
将[步骤11]至[步骤17]的步骤执行多次，例如四次。尽管将[步骤6]和[步骤13]中利用H2气体的等离子体处理时间设定为例如5秒，将[步骤8]和[步骤15]中利用NH3气体的热氮化时间设定为例如10秒，将[步骤9]和[步骤16]中利用NH3气体的等离子体处理时间设定为例如5秒，但处理时间并不限于此。可以设定每个步骤的处理时间，使得利用H2气体的总等离子体处理时间将为5-30秒，利用NH3气体的热氮化时间将为0-75秒，利用NH3气体的总等离子体处理时间将为25-75秒。
通过第三膜形成方法，形成了由热反应Ti膜21a和(等离子体反应Ti膜21b和富含氮的TiN膜21c)×5组成的阻挡金属膜21。热反应Ti膜21a具有例如1nm或更小的厚度，(等离子体反应Ti膜21b+富含氮的TiN膜21c)×5具有5-10nm的厚度。
如在第一膜形成方法中那样，热反应Ti膜21a允许与硅化镍层14的接触电阻的减小，并且富含氮的TiN膜21c作为用于抑制或防止插塞的构成原子扩散的阻挡膜是有效的。另外，可以还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。
此外，在具有[步骤5、6、7、8、9和10]+([步骤11、12、13、14、15、16和17])×4的工艺中，通过以相对较短的时间多次执行包括等离子体反应Ti膜21b的形成、还原和氮化的一系列过程，可以降低诸如氯的杂质的浓度，并因此可以获得具有低电阻率并具有高质量的等离子体反应Ti膜21b。同时，可以在等离子体反应Ti膜21b的表面上形成能够有效起到阻挡膜作用的富含氮的TiN膜21c。
接下来将参照图14和图18描述阻挡金属膜21的第四膜形成方法。
第四膜形成方法的[步骤1]至[步骤6]类似于第二膜形成方法，所以省略对这些步骤的描述。而第四膜形成方法与第二膜形成方法的不同之处在于，在[步骤5]中的等离子体反应Ti膜21b的膜形成时间例如为5-15秒，并且第一级等离子体反应Ti膜21b比通过第二膜形成方法形成的第一级等离子体反应Ti膜21b厚。第四膜形成方法的[步骤7]至[步骤13]类似于第二膜形成方法的[步骤7]至[步骤13]，所以也省略对这些步骤的描述。
通过第四膜形成方法形成了由热反应Ti膜21a、等离子体反应Ti膜21b、(多级)等离子体反应Ti膜21b和富含氮的TiN膜21c组成的阻挡金属膜21。热反应Ti膜21a具有例如1nm或更小的厚度，位于下层的等离子体反应Ti膜21b具有例如3nm的厚度，位于上层的等离子体反应Ti膜21b具有例如4-5nm的厚度。
如在第一膜形成方法中那样，热反应Ti膜21a允许与硅化镍层14的接触电阻的减小，并且富含氮的TiN膜21c作为用于抑制或防止插塞的构成原子扩散的阻挡膜是有效的。另外，可以还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。
此外，在[步骤5和6]和[步骤7、8和9]的工艺中，通过以相对较短的时间执行等离子体反应Ti膜21b的形成和还原，诸如氯的杂质的浓度降低，并因此可以获得具有低电阻率并具有高质量的等离子体反应Ti膜21b。
通过第一至第四膜形成方法中的任何一种方法可以形成具有低杂质浓度例如低氯浓度的阻挡金属膜21。这有助于减小硅化镍层14的电阻以及防止阻挡金属膜21的剥离或微裂纹。另外，可以还原已经留在第一和第二互连沟槽HM1和HM2的底部上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。
然后借助于传送机器人61将半导体晶片SW从阻挡金属膜形成室56(或室57)真空传送到任一个加载互锁真空室53，并且之后借助于传送机器人62经由晶片载入载出室58从加载互锁真空室53返回到任一个FOUP 59。
通过第一至第四膜形成方法中的任何一种方法形成的阻挡金属膜21作为用于抑制或防止插塞的构成原子扩散的阻挡膜是有效的，并且具有富含氮的TiN膜21c。在使用例如TiCl4气体和NH3气体(第四反应气体)的同时，通过热CVD在约450-480℃下在阻挡金属膜21之上形成具有厚度例如0-5nm的氮化钛膜(第二金属氮化物膜)，可以赋予阻挡金属膜21较高的阻挡功能。
以下将参照图19简要地描述通过热CVD在阻挡金属膜21之上形成氮化钛膜的膜形成方法。该氮化钛膜可以在与上述膜形成装置50耦合的另一室中形成。可替选地，可以使用与上述膜形成装置50不同的CVD装置来形成该氮化钛膜。氮化钛膜的膜形成方法不限于以下一种方式，而是可以采用其各种变型。
[步骤1]将半导体晶片SW放置在台上，该台通过加热器加热到例如480℃的预定温度。在从[步骤1]至[步骤12]的过程中，将台持续地加热到预定温度。将作为TiN4气体和NH3气体的载体气体的N2气体和NH3气体分别引入到室中，通过排气机构使得室中的压力在[步骤1]设定的时间内成为预定压力。
[步骤2]在将N2气体和NH3气体的流速和压力调整为预定值之后，将半导体晶片SW加热预定时间。
[步骤3]同时，从TiN4气体供给源供给TiN4气体，并仅将其向室的上游转移，直到流速变得稳定为止。
[步骤4]至[步骤10]当通过使用TiN4气体和NH3气体沉积氮化钛膜时，将TiN4气体和NH3气体同时引入到室中。TiN4气体和NH3气体的流速例如为60sccm，压力例如为260Pa，沉积时间例如为6秒。当形成厚氮化钛膜时，将[步骤4]至[步骤10]的步骤执行多次。例如，通过将[步骤4]至[步骤10]的步骤执行六次，可以形成5nm厚的氮化钛膜。
[步骤11]和[步骤12]在停止施加RF功率以及停止将TiN4气体和NH3气体引入室中之后，将N2气体引入到室中以将TiN4气体和NH3气体从中清除。然后停止将N2气体引入到室中，并将室抽真空。
如图20所示，通过CVD，在阻挡金属膜21上包括接触孔C1以及第一和第二互连沟槽HM1和HM2的内部，沉积例如钨膜22的金属膜。在形成钨膜22中，在阻挡金属膜21上形成钨的成核(nucleation)膜(以下将称为“钨成核膜”；金属成核膜)22a，之后沉积钨膜(以下将称为“均厚钨膜”；金属膜)22b，以其填充接触孔C1以及第一和第二互连沟槽HM1和HM2的内部。在本实施例中，这样形成的钨成核膜22a具有厚度为例如0.01μm或更小的多层结构。钨成核膜22a呈现与作为阻挡金属膜21最上层存在的富含氮的TiN膜21c的良好附着，并且具有抑制或防止WF6气体(用于形成钨膜的气体)中包含的氟穿透到阻挡金属膜21中的功能，从而可以避免氟引起的对阻挡金属膜21的侵蚀(例如，等离子体反应Ti膜21b的起泡或剥离)。
以下将描述钨膜22的第一、第二和第三形成方法。在第一膜形成方法中，在同时将WF6气体、SiH4气体和H2气体供给到室中之后，连续形成钨成核膜22a和均厚钨膜22b。在第二膜形成方法中，在通过使用WF6气体将钨和氟吸附到阻挡金属膜21的表面上之后，通过使用SiH4气体的还原反应去除氟，以形成钨成核膜22a，之后形成均厚钨膜22b。在第三膜形成方法中，在通过使用WF6气体将钨和氟吸附到阻挡金属膜21的表面上之后，通过使用B2H6气体的还原反应去除氟，以形成钨成核膜22a，之后形成均厚钨膜22b。钨膜22(钨成核膜22a和均厚钨膜22b)的膜形成方法不限于上述方法，而是可以采用其各种变型。
例如根据如图21所示的工艺步骤，如下所述地执行第一膜形成方法。
[步骤1]和[步骤2]通过以相应的预定流速引入WF6气体(第五反应气体)、SiH4气体和H2气体(第一还原气体)，在阻挡金属膜21的表面上形成具有预定厚度的钨成核膜22a。室内压力和半导体晶片的温度分别设定为例如2667Pa和390℃。通过控制[步骤2]的时间(A1)，可以形成具有期望厚度的钨成核膜22a。钨成核膜22a具有例如7nm的厚度。通过同时将WF6气体和SiH4气体引入到室中，可以同时完成膜的形成和氟的去除，使得可以形成具有低氟含量的钨成核膜22a。
[步骤3]至[步骤6]在以预定流速将H2气体(第二还原气体)引入到室中之后，将WF6气体(第六反应气体)以例如250sccm的预定流速引入到室中，由此通过H2还原在钨成核膜22a上形成均厚钨膜22b。室内压力设定为例如10666Pa，以及半导体晶片的温度设定为例如400℃或更低，例如390℃。通过控制[步骤5]的时间(A2)，可以形成具有期望厚度的均厚钨膜22b。均厚钨膜22b具有例如0.193μm的厚度。在形成均厚钨膜22b之后，将WF6气体的流速和压力分别降低到0sccm和0Pa。
通过使用利用SiH4的还原来成核的第一膜形成方法，可以形成由具有低氟含量的钨成核膜22a和均厚钨膜22b组成的钨膜22。均厚钨膜22b的膜形成温度例如为390℃。以不大于400℃的相对较低的温度形成钨膜22使得可以抑制在形成均厚钨膜22b时WF6气体中包含的氟的穿透。因此可以抑制或防止WF6气体中包含的氟穿透到阻挡金属膜21中，使得可以防止氟引起的对阻挡金属膜21的侵蚀。
例如根据如图22所示的工艺步骤，如下所述地执行第二膜形成方法。
[步骤1]和[步骤2]以例如160sccm的预定流速将WF6气体(第五反应气体)引入到室中，以使得将钨和氟吸附到阻挡金属膜21的表面，并形成约1nm厚的钨成核膜。室内压力例如为1000Pa，半导体晶片的温度例如为350℃。然后停止将WF6气体供给到室中。
[步骤3]和[步骤4]以例如400sccm的预定流速将SiH4气体(第一还原气体)引入到室中，并通过SiH4还原从钨成核膜去除氟。室内压力例如为1000Pa，半导体晶片的温度例如为350℃。然后停止将SiH4气体供给到室中。将[步骤1]至[步骤4]的步骤执行多次，例如七次，以形成具有多层结构的钨成核膜22a。钨成核膜22a具有厚度例如7nm。
[步骤5]至[步骤9]在以例如4000sccm的预定流速将H2气体(第二还原气体)引入到室中之后，以例如60sccm的预定流速将WF6气体(第六反应气体)引入到室中。然后将WF6气体的流速增加到例如350sccm，并将压力提高到例如10666Pa。也提高半导体晶片的温度但设定在400℃或更低，例如390℃。然后通过使用H2还原在钨成核膜22a之上形成均厚钨膜22b。在形成具有期望厚度的均厚钨膜22b之后，将WF6气体的流速和压力分别降低到0sccm和0Pa。均厚钨膜22b具有厚度例如0.193μm。
通过采用SiH4还原进行成核的第二膜形成方法，形成由钨成核膜22a和均厚钨膜22b组成的钨膜22。由于钨成核膜22a具有多层结构，所以层之间的界面变得不连续，这阻止了在形成均厚钨膜22b时WF6气体中包含的氟容易穿透经过钨成核膜22a。另外，均厚钨膜22b的膜形成温度例如为390℃。在不大于400℃的相对较低的温度下形成钨膜22使得可以防止在形成均厚钨膜22b时WF6气体中包含的氟的穿透。因此可以抑制或防止WF6气体中包含的氟穿透到阻挡金属膜21中，从而防止氟引起的对阻挡金属膜21的侵蚀。
例如根据图23所示的工艺步骤，如下所述地执行第三膜形成方法。
[步骤1]和[步骤2]通过以例如160sccm的预定流速将WF6气体(第五反应气体)引入到室中，并使得将钨和氟吸附到阻挡金属膜21的表面，来形成约1nm厚的钨成核膜。室内压力例如为1000Pa，半导体晶片的温度例如为350℃。然后终止将WF6气体供给到室中。
[步骤3]和[步骤4]以例如1000sccm的预定流速将用H2气体稀释的5％的B2H6气体(第一还原气体)引入到室中，并通过B2H6还原从钨成核膜去除氟。室内压力例如为1000Pa，半导体晶片的温度例如为350℃。然后终止将用H2气体稀释的5％的B2H6气体供给到室中。将[步骤1]至[步骤4]的步骤执行多次，例如八次，由此形成具有多层结构的钨成核膜22a。钨成核膜22a具有例如7nm的厚度，并且它具有非晶结构。
[步骤5]至[步骤10]在以例如4000sccm的预定流速将H2气体(第二还原气体)引入到室中之后，以例如60sccm的预定流速将WF6气体(第六反应气体)引入到室中。WF6气体的流速和室内压力分别增加到例如200sccm和10666Pa。半导体晶片的温度也增加，但不超过400℃，该温度例如为390℃。通过使用H2还原在钨成核膜22a之上形成均厚钨膜22b。在形成具有期望厚度的均厚钨膜22b之后，将WF6气体的流速和压力分别降低到0sccm和0Pa。均厚钨膜22b具有厚度例如0.193μm。
根据采用通过B2H6还原成核的第三膜形成方法，形成了由钨成核膜22a和均厚钨膜22b组成的钨膜22。类似于采用通过SiH4还原成核的第二膜形成方法，钨成核膜22a的多层结构使得层之间的界面不连续。此外，钨成核膜22a的非晶结构阻止了在形成均厚钨膜22b时在WF6气体中包含的氟穿透经过钨成核膜22a。此外，在例如390℃下形成均厚钨膜22b。在不大于400℃的相对较低的温度下形成钨膜22使得可以防止在形成均厚钨膜22b时在WF6气体中包含的氟的穿透。这些使得能够抑制或防止WF6气体中包含的氟穿透到阻挡金属膜21中，从而防止氟引起的对阻挡金属膜21的侵蚀。
图24(a)是示出与图3(a)中所示相同的部分在图20的步骤之后的制造步骤中的局部横截面图；图24(b)是示出与图3(b)中所示相同的部分在图20的步骤之后的制造步骤中的局部横截面图。
如图24所示，执行回刻蚀或CMP，直到露出氧化硅膜17的表面，并去除接触孔C1以及第一和第二互连沟槽HM1和HM2外部的钛膜、氮化钛膜和钨膜，由此在接触孔C1内部形成使用钨膜22作为主导电材料的插塞P1，并在第一和第二互连沟槽HM1和HM2的内部形成本地互连23a(参见图25)和23b。
本地互连23a与栅电极G的引出部分GM2耦合，其中构成CMOS反相器INV2的负载MIS(Ld2)和驱动MIS(Dr2)、负载MIS(Ld1)的漏极、传输MIS(Tr1)的源极共有该栅电极G的引出部分GM2。另一本地互连23b与栅电极G的引出部分GM1耦合，其中构成CMOS反相器INV1的负载MIS(Ld1)和驱动MIS(Dr1)、负载MIS(Ld2)的漏极、传输MIS(Tr2)的源极共有该栅电极G的引出部分GM1。
在接触孔C1以及第一和第二互连沟槽HM1和HM2中形成插塞P1的上述步骤中，将钨膜22用作插塞P1的主导电材料，并使用通过在钛膜21a和21b之上层叠氮化钛膜21c得到的膜层叠作为阻挡金属膜21，但它们不限于此，而是可以以各种方式进行修改。例如，可以作为通过在氮化钛膜21a和21b之上层叠氮化钛膜21c得到的膜层叠来形成阻挡金属膜21，以及使用铜膜作为插塞的主导电材料。在这种情况下，在以类似于以上采用的方式形成阻挡金属膜21之后，通过CVD或溅射在阻挡金属膜21上形成种子层例如铜或钌的种子层，并通过电镀在种子层上形成铜镀膜，以将铜镀膜填充在接触孔C1以及第一和第二互连沟槽HM1和HM2中。
使用上述膜形成装置50形成阻挡金属膜21和种子层。如上所述，膜形成装置50的传送室51装备有四个室。当钨膜22用作插塞P1的主导电材料时，室(第一室)54用于进行干法清洗处理，室(第二室)55用于进行热处理，室(第三室)56和57用于形成阻挡金属膜。当铜膜用作插塞P1的主导电材料时，室(第一室)54用于进行干法清洗处理，室(第二室)55用于进行热处理，室(第三室)56用于形成阻挡金属膜，室(第四室)57用于形成种子层。使用具有这种结构的装置使得可以形成均匀种子层，因为该种子层持续形成在其表面没有暴露于空气并因此不被污染的阻挡金属膜21上。在形成该种子层之后，通过电镀将铜膜填充在接触孔C1以及第一和第二互连沟槽HM1和HM2中。由于种子层均匀地形成，所以铜膜几乎完全填充在其中，使得可以实现插塞P1的平稳导电。
然后形成上部互连，例如第0级、第1级和第2级互连。接下来将描述这些互连的形成步骤。
图25是示出与图2中所示相同的部分在图24的步骤之后的制造步骤中的局部平面图；图26(a)是示出与图3(a)中所示相同的部分在图24的步骤之后的制造步骤中的局部横截面图；图26(b)是示出与图3(b)中所示相同的部分在图24的步骤之后的制造步骤中的局部横截面图。
通过溅射，在本地互连23a和23b以及插塞1之上沉积具有厚度例如约为0.1μm的钨膜。然后对该钨膜进行构图以形成第0级互连M0。
然后通过CVD，在本地互连23a和23b、第0级互连M0以及氧化硅膜17之上沉积氧化硅膜24。通过刻蚀去除第0级互连M0上的氧化硅膜24，以形成接触孔C2。
然后在氧化硅膜24上，包括接触孔C2的内部，形成阻挡金属膜25。阻挡金属膜25例如是通过在氮化钛膜、氮化钽膜和氮化钽膜之上层叠钽膜得到的膜层叠，或者通过在氮化钽膜之上层叠钌膜得到的膜层叠。在形成阻挡金属膜25之前，执行如上所述的干法清洗处理。这里同样在干法清洗处理中，可以将半导体晶片在100-150℃的温度下加热，并且在高于150℃的温度下加热来去除在接触孔C2的侧壁和底表面之上形成的产物。这使得可以减小阻挡金属膜25与第0级互连M0之间的接触电阻的变化。也可以防止阻挡金属膜25从氧化硅膜24剥离。
通过CVD或溅射，在阻挡金属膜25上形成铜种子层，之后通过电镀，在该种子层上形成铜镀膜。铜镀膜填充在接触孔C2中。然后通过CMP去除在接触孔C2外部的区域中的铜镀膜、种子层和阻挡金属膜25，以形成使用铜膜作为主导电材料的插塞P2。在图25的平面图中，省略了对栅电极G和有源区域An1的表示。
然后在氧化硅膜24和插塞P2之上形成第1级互连(图25中的阴影)M1。首先，通过溅射连续地沉积约0.01μm厚的钛膜和约0.05μm厚的氮化钛膜，然后使半导体衬底1经受在例如约500-700℃的温度下的约1分钟的热处理。然后通过CVD沉积钨膜，之后进行构图以形成第1级互连M1。在第1级互连M1中，用于经由插塞P1和P2耦合传输MIS(Tr1和Tr2)的栅电极G的第1级互连M1用作字线WL。
图27是与图2所示相同的部分在图25和图26的步骤之后的制造步骤中的局部平面图；图28(a)是与图3(a)所示相同的部分在图25和图26的步骤之后的制造步骤中的局部横截面图；图28(b)是与图3(b)所示相同的部分在图25和图26的步骤之后的制造步骤中的局部横截面图。
在通过CVD在第1级互连M1和氧化硅膜24上沉积氧化硅膜26之后，刻蚀掉第1级互连M1上的氧化硅膜26以形成接触孔C3。
接下来，在氧化硅膜26上形成第2级互连(图27中的阴影)M2。首先，通过溅射连续地沉积约0.01μm厚的钛膜和约0.05μm厚的氮化钛膜，然后在例如约500-700℃的温度下对半导体衬底1进行约1分钟的热处理。然后通过CVD沉积钨膜并进行构图以形成第2级互连M2。经由第2级互连M2将参考电位Vss供给到驱动MIS(Dr1和Dr2)的源极。另一方面，经由第2级互连M2将电源电位Vcc供给到负载MIS(Ld1和Ld2)的源极。耦合到驱动MIS(Dr1和Dr2)的一端的第2级互连M2将分别成为数据线DL和DL。
根据以上工艺，基本完成了SRAM的存储单元以及外围电路。
根据本实施例，如上所述，在接触孔C1以及第一和第二互连沟槽HM1和HM2内部形成阻挡金属膜21之前执行干法清洗处理。与其化学计量组分稍有不同的产物留在接触孔C1以及第一和第二互连沟槽HM1和HM2的底表面和侧表面上，但可以通过在干法清洗处理之后执行的在高于150℃的温度下的热处理去除。因此可以减小在接触孔C1以及第一和第二互连沟槽HM1和HM2的底表面上的阻挡金属膜21与硅化镍层14之间的接触电阻的变化。也可以防止在接触孔C1以及第一和第二互连沟槽HM1和HM2的侧表面上的阻挡金属膜21的剥离。
此外，由于具有低浓度的杂质例如氯的热反应Ti膜21a可以形成为将与硅化镍层14相邻接的阻挡金属膜21的底层，并且通过使用H2气体的等离子体处理可以降低包含在阻挡金属膜21中的诸如氯的杂质的浓度，因此所形成的阻挡金属膜21具有与硅化镍层14的低接触电阻，并且没有诸如剥离和微裂纹之类的缺陷。另外，通过将富含氮的TiN膜21c形成为将与插塞相邻接的阻挡金属膜21的最上层，可以抑制或防止插塞的构成原子扩散。
即使氧化物膜生长在硅化镍层14的表面上并且通过干法清洗处理和热处理未去除而留下，在插塞1和硅化镍层14之间也可以实现良好的导电性，因为由于5-30秒的利用H2气体的等离子体处理、利用NH3气体对等离子体反应Ti膜21b的表面进行0-75秒的热氮化处理、以及25-75秒的利用NH3气体的等离子体处理，所以氢原子穿过等离子体反应Ti膜21b，并还原已经留在第一和第二互连沟槽HM1和HM2的底表面上的硅化镍层14与等离子体反应Ti膜21b之间的氧化物膜。图29示出了当应用本发明时插塞与硅化镍层之间的接触电阻。使用链状结构图案测量该接触电阻，在该链状结构图案中，链接了7200对在具有长边直径为200nm以及短边直径为90nm的互连沟槽中填充的插塞和硅化镍层。如图29所示，通过利用NH3气体的热氮化处理或利用NH3气体的等离子体处理，插塞和硅化镍层之间的接触电阻降低。
此外，通过SiH4还原反应或B2H6还原反应形成具有多层结构的钨成核膜22a作为形成插塞并与阻挡金属膜21相邻接的钨膜22的一层，可以改善钨膜22与富含氮的TiN膜21c之间的附着。另外，由于钨成核膜22a具有抑制WF6气体中包含的氟穿透的作用，并且可以通过H2还原形成均厚钨膜22b，由此在不大于400℃的相对较低的温度下形成钨膜22，所以可抑制或防止WF6气体中包含的氟穿透到阻挡金属膜21中，并可以防止由氟引起的对阻挡金属膜21的侵蚀。
当使用由铜作为将填充在接触孔C1以及第一和第二互连沟槽HM1和HM2中的导电部件制成的插塞时，具有用于干法清洗处理的室(室54)、用于热处理的室(室55)、用于阻挡金属膜形成的室(室56)和用于种子层形成的室(室57)的膜形成装置50能够使得在阻挡金属膜21上连续地形成种子层，而不将其暴露于空气中。因此可以均匀地形成种子层，并且可以通过电镀将铜膜几乎完全填充在接触孔C1以及第一和第二互连沟槽HM1和HM2中，带来插塞的良好导电性。
此外，膜形成装置50可以装备有具有用于形成阻挡金属膜的相同结构和相同功能的两个室56和57。即使停止两个室中的一个例如室56，也可使用例如室57来形成钛膜或氮化钛膜，而无需停止膜形成装置50。这使得可以提高膜形成装置50的操作速率。
基于本发明的实施例具体地描述了本发明人所做出的本发明。但应理解到，本发明并不限于这些实施例或者不受这些实施例的限制，而是可以在不脱离本发明的范围的情况下进行改变。
本发明可以应用于具有在绝缘膜中打开的连接孔中填充金属膜的步骤的半导体器件的制造。

Claims (56)

1.一种半导体器件的制造方法，其中具有第一栅电极的第一场效应晶体管通过元件隔离物而与具有第二栅电极的第二场效应晶体管电隔离，并且在所述元件隔离物之上延伸的第二栅电极的引出部分经由导电部件而与用作所述第一场效应晶体管的源极或漏极的半导体区域电耦合，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成所述元件隔离物以及通过所述元件隔离物电隔离的第一和第二有源区域；
(b)在所述第一有源区域中形成所述第一场效应晶体管的所述第一栅电极，在所述第二有源区域中形成所述第二场效应晶体管的所述第二栅电极，以及使所述第二栅电极的引出部分在所述元件隔离物之上延伸；
(c)在所述步骤(b)之后，在所述半导体衬底的主表面之上形成第一绝缘膜，并对所述第一绝缘膜进行各向异性刻蚀以在所述第一和第二栅电极的侧壁之上形成由所述第一绝缘膜制成的侧壁；
(d)在所述步骤(c)之后，在所述第一场效应晶体管的所述第一栅电极和用作源极或漏极的半导体区域的表面以及在所述第二场效应晶体管的所述第二栅电极和用作源极或漏极的半导体区域的表面之上形成硅化物层；
(e)在所述步骤(d)之后，在所述半导体衬底的主表面之上沉积第二绝缘膜；
(f)通过刻蚀在用作所述第一场效应晶体管的源极或漏极的半导体区域的一部分以及所述第二场效应晶体管的第二栅电极的引出部分的一部分之上延伸的区域中的第二绝缘膜，形成开口部分，在用作所述第一场效应晶体管的源极或漏极的半导体区域之上的硅化物层的一部分以及在所述第二场效应晶体管的第二栅电极的引出部分之上的硅化物层的一部分从所述开口部分中暴露；
(g)通过使用第一反应气体的热反应，在所述开口部分的底部之上形成第一金属膜；
(h)通过使用所述第一反应气体的等离子体反应，在所述第一金属膜之上形成第二金属膜；
(i)利用含氮的第三反应气体，使所述第二金属膜的表面经受热氮化；以及
(j)利用所述第三反应气体，使所述第二金属膜的表面经受第二等离子体处理，以在所述第二金属膜的表面之上形成第一金属氮化物膜；
其中所述步骤(i)中的热氮化时间为0-75秒，以及
其中所述步骤(j)中的第二等离子体处理时间为25-75秒。
2.根据权利要求1所述的半导体器件的制造方法，其中所述步骤(j)中形成的第一金属氮化物膜具有比对应的化学计量组分的氮含量更大的氮含量。
3.根据权利要求1所述的半导体器件的制造方法，在所述步骤(h)和步骤(i)之间进一步包括以下步骤：
(k)利用第二反应气体，使所述第二金属膜的表面经受第一等离子体处理，
其中所述步骤(k)中的第一等离子体处理时间为5-30秒。
4.根据权利要求1所述的半导体器件的制造方法，在所述步骤(j)之后进一步包括以下步骤：
(l)通过使用第四反应气体的热CVD，在所述第一金属氮化物膜之上形成第二金属氮化物膜。
5.根据权利要求1所述的半导体器件的制造方法，其中所述第一反应气体为TiCl4气体。
6.根据权利要求3所述的半导体器件的制造方法，其中所述第二反应气体为H2气体。
7.根据权利要求1所述的半导体器件的制造方法，其中所述第三反应气体为NH3气体。
8.根据权利要求4所述的半导体器件的制造方法，其中所述第四反应气体为TiCl4气体和NH3气体。
9.根据权利要求1所述的半导体器件的制造方法，其中将所述步骤(h)重复多次。
10.根据权利要求1或3所述的半导体器件的制造方法，其中将所述步骤(h)到(j)重复多次。
11.根据权利要求1所述的半导体器件的制造方法，在所述步骤(f)和步骤(g)之间进一步包括以下步骤：
(m)利用第七反应气体，对所述开口部分的底部进行干法清洗。
12.根据权利要求11所述的半导体器件的制造方法，其中所述第七反应气体包含HF气体、NF3气体、NH3气体和H2气体中的至少任意一种。
13.根据权利要求11所述的半导体器件的制造方法，在所述步骤(m)到步骤(g)之间进一步包括以下步骤：
(n)对所述半导体衬底进行热处理。
14.根据权利要求1所述的半导体器件的制造方法，其中所述开口部分的底部在硅化镍层、镍合金硅化物层、硅化钴层、硅化钨层或硅化铂层之上开口。
15.一种半导体器件的制造方法，其中具有第一栅电极的第一场效应晶体管通过元件隔离物而与具有第二栅电极的第二场效应晶体管电隔离，并且在所述元件隔离物之上延伸的第二栅电极的引出部分经由导电部件而与用作所述第一场效应晶体管的源极或漏极的半导体区域电耦合，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成所述元件隔离物以及通过所述元件隔离物电隔离的第一和第二有源区域；
(b)在所述第一有源区域中形成所述第一场效应晶体管的所述第一栅电极，在所述第二有源区域中形成所述第二场效应晶体管的所述第二栅电极，以及使所述第二栅电极的引出部分在所述元件隔离物之上延伸；
(c)在所述步骤(b)之后，在所述半导体衬底的主表面之上形成第一绝缘膜，并对所述第一绝缘膜进行各向异性刻蚀以在所述第一和第二栅电极的侧壁之上形成由所述第一绝缘膜制成的侧壁；
(d)在所述步骤(c)之后，在所述第一场效应晶体管的所述第一栅电极和用作源极或漏极的半导体区域的表面以及在所述第二场效应晶体管的所述第二栅电极和用作源极或漏极的半导体区域的表面之上形成硅化物层；
(e)在所述步骤(d)之后，在所述半导体衬底的主表面之上沉积第二绝缘膜；
(f)通过刻蚀在用作所述第一场效应晶体管的源极或漏极的半导体区域的一部分以及所述第二场效应晶体管的第二栅电极的引出部分的一部分之上延伸的区域中的第二绝缘膜，形成开口部分，在用作所述第一场效应晶体管的源极或漏极的半导体区域之上的硅化物层的一部分以及在所述第二场效应晶体管的第二栅电极的引出部分之上的硅化物层的一部分从所述开口部分中暴露；
(g)将所述半导体衬底放置在膜形成装置的第一室的晶片台之上，并利用供给到所述第一室中的第七反应气体对所述开口部分的底部进行干法清洗；
(h)将所述半导体衬底放置在所述膜形成装置的第二室的晶片台之上，并且之后对所述半导体衬底进行热处理；
(i)将所述半导体衬底放置在所述膜形成装置的第三室的晶片台之上；
(j)通过使用第一反应气体的热反应，在所述开口部分的底部之上形成第一金属膜；
(k)通过使用所述第一反应气体的等离子体反应，在所述第一金属膜之上形成第二金属膜；
(l)利用含氮的第三反应气体，使所述第二金属膜的表面经受热氮化；以及
(m)利用所述第三反应气体，使所述第二金属膜的表面经受第二等离子体处理，以在所述第二金属膜的表面之上形成第一金属氮化物膜，
其中所述步骤(j)、步骤(k)、步骤(l)和步骤(m)在所述第三室中执行，
其中所述步骤(l)中的热氮化时间为0-75秒，以及
其中所述步骤(m)中的第二等离子体处理时间为25-75秒。
16.根据权利要求15所述的半导体器件的制造方法，其中所述步骤(m)中形成的第一金属氮化物膜具有比对应的化学计量组分的氮含量更大的氮含量。
17.根据权利要求15所述的半导体器件的制造方法，在所述步骤(k)和步骤(l)之间进一步包括以下步骤：(n)利用第二反应气体，使所述第二金属膜的表面经受第一等离子体处理，
其中所述步骤(n)中的第一等离子体处理时间为5-30秒。
18.根据权利要求15所述的半导体器件的制造方法，其中所述第一反应气体为TiCl4气体。
19.根据权利要求17所述的半导体器件的制造方法，其中所述第二反应气体为H2气体。
20.根据权利要求15所述的半导体器件的制造方法，其中所述第三反应气体为NH3气体。
21.根据权利要求15所述的半导体器件的制造方法，其中所述第七反应气体包含HF气体、NF3气体、NH3气体和H2气体中的至少任意一种。
22.根据权利要求15所述的半导体器件的制造方法，其中将所述步骤(k)重复多次。
23.根据权利要求15或17所述的半导体器件的制造方法，其中将所述步骤(k)到(m)重复多次。
24.根据权利要求15所述的半导体器件的制造方法，其中所述开口部分的底部在硅化镍层、镍合金硅化物层、硅化钴层、硅化钨层或硅化铂层之上开口。
25.一种半导体器件的制造方法，其中具有第一栅电极的第一场效应晶体管通过元件隔离物而与具有第二栅电极的第二场效应晶体管电隔离，并且在所述元件隔离物之上延伸的第二栅电极的引出部分经由导电部件而与用作所述第一场效应晶体管的源极或漏极的半导体区域电耦合，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成所述元件隔离物以及通过所述元件隔离物电隔离的第一和第二有源区域；
(b)在所述第一有源区域中形成所述第一场效应晶体管的所述第一栅电极，在所述第二有源区域中形成所述第二场效应晶体管的所述第二栅电极，以及使所述第二栅电极的引出部分在所述元件隔离物之上延伸；
(c)在所述步骤(b)之后，在所述半导体衬底的主表面之上形成第一绝缘膜，并对所述第一绝缘膜进行各向异性刻蚀以在所述第一和第二栅电极的侧壁之上形成由所述第一绝缘膜制成的侧壁；
(d)在所述步骤(c)之后，在所述第一场效应晶体管的所述第一栅电极和用作源极或漏极的半导体区域的表面以及在所述第二场效应晶体管的所述第二栅电极和用作源极或漏极的半导体区域的表面之上形成硅化物层；
(e)在所述步骤(d)之后，在所述半导体衬底的主表面之上沉积第二绝缘膜；
(f)通过刻蚀在用作所述第一场效应晶体管的源极或漏极的半导体区域的一部分以及所述第二场效应晶体管的第二栅电极的引出部分的一部分之上延伸的区域中的第二绝缘膜，形成开口部分，在用作所述第一场效应晶体管的源极或漏极的半导体区域之上的硅化物层的一部分以及在所述第二场效应晶体管的第二栅电极的引出部分之上的硅化物层的一部分从所述开口部分中暴露；
(g)通过使用第一反应气体的等离子体反应，在所述开口部分的底部之上形成第二金属膜；
(h)利用含氮的第三反应气体，使所述第二金属膜的表面经受热氮化；
(i)利用所述第三反应气体，使所述第二金属膜的表面经受第二等离子体处理，以在所述第二金属膜的表面之上形成第一金属氮化物膜；
(j)使用第五反应气体和第一还原气体，通过CVD在所述第一金属氮化物膜之上形成金属成核膜；以及
(k)使用第六反应气体和第二还原气体，通过CVD在所述金属成核膜之上形成金属膜；
其中所述步骤(h)中的热氮化时间为0-75秒，以及
其中所述步骤(i)中的第二等离子体处理时间为25-75秒。
26.根据权利要求25所述的半导体器件的制造方法，其中所述步骤(j)包括多次重复以下过程：利用所述第五反应气体通过CVD在所述第一金属氮化物膜之上形成所述金属成核膜，以及利用所述第一还原气体对所述金属成核膜进行还原。
27.根据权利要求25所述的半导体器件的制造方法，其中所述步骤(k)中的所述半导体衬底的温度为400℃或更低。
28.根据权利要求25所述的半导体器件的制造方法，其中所述第五反应气体为WF6气体，而所述第一还原气体为含SiH4气体的气体。
29.根据权利要求25所述的半导体器件的制造方法，其中所述第五反应气体为WF6气体，而所述第一还原气体为含B2H6气体的气体。
30.根据权利要求29所述的半导体器件的制造方法，其中所述金属成核膜具有非晶结构。
31.根据权利要求25所述的半导体器件的制造方法，其中所述第六反应气体为WF6气体，而所述第二还原气体为H2气体。
32.根据权利要求25所述的半导体器件的制造方法，其中所述金属成核膜具有0.01μm或更小的厚度。
33.根据权利要求25所述的半导体器件的制造方法，其中所述步骤(i)中形成的所述第一金属氮化物膜具有比对应的化学计量组分的氮含量更大的氮含量。
34.根据权利要求25所述的半导体器件的制造方法，在所述步骤(g)和步骤(h)之间进一步包括以下步骤：
(l)利用第二反应气体使所述第二金属膜的表面经受第一等离子体处理，
其中所述步骤(l)中的第一等离子体处理时间为5-30秒。
35.根据权利要求25所述的半导体器件的制造方法，在所述步骤(i)和步骤(j)之间进一步包括以下步骤：
(m)利用第四反应气体，通过热CVD，在所述第一金属氮化物膜之上形成第二金属氮化物膜。
36.根据权利要求25所述的半导体器件的制造方法，其中所述第一反应气体为TiCl4气体。
37.根据权利要求34所述的半导体器件的制造方法，其中所述第二反应气体为H2气体。
38.根据权利要求25所述的半导体器件的制造方法，其中所述第三反应气体为NH3气体。
39.根据权利要求35所述的半导体器件的制造方法，其中所述第四反应气体为TiCl4气体和NH3气体。
40.一种半导体器件的制造方法，其中具有第一栅电极的第一场效应晶体管通过元件隔离物而与具有第二栅电极的第二场效应晶体管电隔离，并且在所述元件隔离物之上延伸的第二栅电极的引出部分经由导电部件而与用作所述第一场效应晶体管的源极或漏极的半导体区域电耦合，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成所述元件隔离物以及通过所述元件隔离物电隔离的第一和第二有源区域；
(b)在所述第一有源区域中形成所述第一场效应晶体管的所述第一栅电极，在所述第二有源区域中形成所述第二场效应晶体管的所述第二栅电极，以及使所述第二栅电极的引出部分在所述元件隔离物之上延伸；
(c)在所述步骤(b)之后，在所述半导体衬底的主表面之上形成第一绝缘膜，并对所述第一绝缘膜进行各向异性刻蚀以在所述第一和第二栅电极的侧壁之上形成由所述第一绝缘膜制成的侧壁；
(d)在所述步骤(c)之后，在所述第一场效应晶体管的所述第一栅电极和用作源极或漏极的半导体区域的表面以及在所述第二场效应晶体管的所述第二栅电极和用作源极或漏极的半导体区域的表面之上形成硅化物层；
(e)在所述步骤(d)之后，在所述半导体衬底的主表面之上沉积第二绝缘膜；
(f)通过刻蚀在用作所述第一场效应晶体管的源极或漏极的半导体区域的一部分以及所述第二场效应晶体管的第二栅电极的引出部分的一部分之上延伸的区域中的第二绝缘膜，形成开口部分，在用作所述第一场效应晶体管的源极或漏极的半导体区域之上的硅化物层的一部分以及在所述第二场效应晶体管的第二栅电极的引出部分之上的硅化物层的一部分从所述开口部分中暴露；
(g)通过使用第一反应气体的等离子体反应，在所述开口部分的底部之上形成第二金属膜；
(h)利用含氮的第三反应气体，使所述第二金属膜的表面经受热氮化处理；
(i)使用所述第三反应气体，使所述第二金属膜的表面经受第二等离子体处理，以在所述第二金属膜的表面之上形成第一金属氮化物膜；
(j)在所述第一金属氮化物膜之上形成种子层；以及
(k)通过镀覆，在所述种子层之上形成金属膜，
其中所述步骤(h)中的热氮化时间为0-75秒，以及
其中所述步骤(i)中的第二等离子体处理时间为25-75秒。
41.根据权利要求40所述的半导体器件的制造方法，其中所述金属膜为铜膜。
42.根据权利要求40所述的半导体器件的制造方法，其中所述步骤(i)中形成的所述第一金属氮化物膜具有比对应的化学计量组分的氮含量更大的氮含量。
43.根据权利要求40所述的半导体器件的制造方法，在所述步骤(g)和步骤(h)之间进一步包括以下步骤：
(l)利用第二反应气体，使所述第二金属膜的表面经受第一等离子体处理，
其中所述步骤(l)中的第一等离子体处理时间为5-30秒。
44.根据权利要求40所述的半导体器件的制造方法，在所述步骤(i)和步骤(j)之间进一步包括以下步骤：
(m)利用第四反应气体，通过热CVD，在所述第一金属氮化物膜之上形成第二金属氮化物膜。
45.根据权利要求40所述的半导体器件的制造方法，其中所述第一反应气体为TiCl4气体。
46.根据权利要求43所述的半导体器件的制造方法，其中所述第二反应气体为H2气体。
47.根据权利要求40所述的半导体器件的制造方法，其中所述第三反应气体为NH3气体。
48.根据权利要求44所述的半导体器件的制造方法，其中所述第四反应气体为TiCl4气体和NH3气体。
49.一种半导体器件的制造方法，其中具有第一栅电极的第一场效应晶体管通过元件隔离物而与具有第二栅电极的第二场效应晶体管电隔离，并且在所述元件隔离物之上延伸的第二栅电极的引出部分经由导电部件而与用作所述第一场效应晶体管的源极或漏极的半导体区域电耦合，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成所述元件隔离物以及通过所述元件隔离物电隔离的第一和第二有源区域；
(b)在所述第一有源区域中形成所述第一场效应晶体管的所述第一栅电极，在所述第二有源区域中形成所述第二场效应晶体管的所述第二栅电极，以及使所述第二栅电极的引出部分在所述元件隔离物之上延伸；
(c)在所述步骤(b)之后，在所述半导体衬底的主表面之上形成第一绝缘膜，并对所述第一绝缘膜进行各向异性刻蚀以在所述第一和第二栅电极的侧壁之上形成由所述第一绝缘膜制成的侧壁；
(d)在所述步骤(c)之后，在所述第一场效应晶体管的所述第一栅电极和用作源极或漏极的半导体区域的表面以及在所述第二场效应晶体管的所述第二栅电极和用作源极或漏极的半导体区域的表面之上形成硅化物层；
(e)在所述步骤(d)之后，在所述半导体衬底的主表面之上沉积第二绝缘膜；
(f)通过刻蚀在用作所述第一场效应晶体管的源极或漏极的半导体区域的一部分以及所述第二场效应晶体管的第二栅电极的引出部分的一部分之上延伸的区域中的第二绝缘膜，形成开口部分，在用作所述第一场效应晶体管的源极或漏极的半导体区域之上的硅化物层的一部分以及在所述第二场效应晶体管的第二栅电极的引出部分之上的硅化物层的一部分从所述开口部分中暴露；
(g)将所述半导体衬底放置在膜形成装置的第一室的晶片台之上，并利用供给到所述第一室中的第七反应气体对所述开口部分的底部进行干法清洗；
(h)将所述半导体衬底放置在所述膜形成装置的第二室的晶片台之上，并且之后对所述半导体衬底进行热处理；
(i)将所述半导体衬底放置在所述膜形成装置的第三室的晶片台之上；
(j)通过使用第一反应气体的热反应，在所述开口部分的底部之上形成第一金属膜；
(k)通过使用所述第一反应气体的等离子体反应，在所述第一金属膜之上形成第二金属膜；
(l)利用含氮的第三反应气体，使所述第二金属膜的表面经受热氮化；
(m)利用所述第三反应气体，使所述第二金属膜的表面经受第二等离子体处理，以在所述第二金属膜的表面之上形成第一金属氮化物膜；
(n)将所述半导体衬底放置在所述膜形成装置的第四室的晶片台之上，并在所述第一金属氮化物膜之上形成种子层；以及
(o)通过镀覆，在所述种子层之上形成金属膜，
其中所述步骤(j)、步骤(k)、步骤(l)和步骤(m)在所述第三室中执行，
其中所述步骤(l)中的热氮化时间为0-75秒，以及
其中所述步骤(m)中的第二等离子体处理时间为25-75秒。
50.根据权利要求49所述的半导体器件的制造方法，其中所述金属膜为铜膜，并且所述种子层为铜或钌层。
51.根据权利要求49所述的半导体器件的制造方法，其中所述步骤(m)中形成的第一金属氮化物膜具有比对应的化学计量组分的氮含量更大的氮含量。
52.根据权利要求49所述的半导体器件的制造方法，在所述步骤(k)和步骤(l)之间进一步包括以下步骤：
(p)利用第二反应气体，使所述第二金属膜的表面经受第一等离子体处理，
其中所述步骤(p)中的第一等离子体处理时间为5-30秒。
53.根据权利要求49所述的半导体器件的制造方法，其中所述第一反应气体为TiCl4气体。
54.根据权利要求52所述的半导体器件的制造方法，其中所述第二反应气体为H2气体。
55.根据权利要求49所述的半导体器件的制造方法，其中所述第三反应气体为NH3气体。
56.根据权利要求49所述的半导体器件的制造方法，其中所述第七反应气体包含HF气体、NF3气体、NH3气体和H2气体中的至少任意一种。
CN2008101095889A 2007-06-15 2008-06-04 半导体器件的制造方法 Expired - Fee Related CN101325176B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007158238A JP2008311457A (ja) 2007-06-15 2007-06-15 半導体装置の製造方法
JP2007158238 2007-06-15
JP2007-158238 2007-06-15

Publications (2)

Publication Number Publication Date
CN101325176A true CN101325176A (zh) 2008-12-17
CN101325176B CN101325176B (zh) 2011-07-20

Family

ID=40132734

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101095889A Expired - Fee Related CN101325176B (zh) 2007-06-15 2008-06-04 半导体器件的制造方法

Country Status (5)

Country Link
US (1) US7994049B2 (zh)
JP (1) JP2008311457A (zh)
KR (1) KR101379614B1 (zh)
CN (1) CN101325176B (zh)
TW (1) TW200908221A (zh)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165439A (zh) * 2013-03-15 2013-06-19 上海华力微电子有限公司 接触孔中的阻隔层及其制造方法
CN103515201A (zh) * 2012-06-29 2014-01-15 林慧珍 利用化学键结形成化合物磊晶层的方法及磊晶产品
CN103855080A (zh) * 2012-11-30 2014-06-11 格罗方德半导体公司 制造具有低电阻装置接触的集成电路的方法
CN104157562A (zh) * 2014-08-26 2014-11-19 上海华虹宏力半导体制造有限公司 半导体结构的形成方法
CN105390499A (zh) * 2014-08-29 2016-03-09 瑞萨电子株式会社 半导体器件及其制造方法
CN105762105A (zh) * 2014-12-17 2016-07-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN105762104A (zh) * 2014-12-16 2016-07-13 中芯国际集成电路制造(上海)有限公司 接触孔结构的制作方法及半导体器件
CN107408589A (zh) * 2015-01-05 2017-11-28 纽约州立大学研究基金会 包括波导材料的集成光子器件
CN109216264A (zh) * 2018-08-31 2019-01-15 上海华力微电子有限公司 一种连接孔粘附层优化方法
CN110021553A (zh) * 2018-01-09 2019-07-16 上海新微技术研发中心有限公司 一种通孔结构及其方法
CN110622283A (zh) * 2017-11-22 2019-12-27 应用材料公司 减少或消除钨膜中缺陷的方法
CN110660729A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN110911276A (zh) * 2018-09-18 2020-03-24 长鑫存储技术有限公司 半导体器件及其制造方法
CN112635395A (zh) * 2019-09-24 2021-04-09 夏泰鑫半导体(青岛)有限公司 半导体器件的制备方法及半导体器件
CN112864085A (zh) * 2019-11-28 2021-05-28 长鑫存储技术有限公司 半导体器件的制备方法
CN113206000A (zh) * 2020-01-30 2021-08-03 株式会社国际电气 半导体器件的制造方法、记录介质及衬底处理装置
WO2022068331A1 (zh) * 2020-09-29 2022-04-07 长鑫存储技术有限公司 膜层的形成方法
CN117238848A (zh) * 2023-11-15 2023-12-15 合肥晶合集成电路股份有限公司 一种接触孔结构及其形成方法
CN117613003A (zh) * 2024-01-23 2024-02-27 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及半导体器件

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010186877A (ja) * 2009-02-12 2010-08-26 Renesas Electronics Corp 半導体装置およびその製造方法
JP5431752B2 (ja) * 2009-03-05 2014-03-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR20100101446A (ko) 2009-03-09 2010-09-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP5353475B2 (ja) * 2009-06-23 2013-11-27 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2011018692A (ja) 2009-07-07 2011-01-27 Fujitsu Semiconductor Ltd 半導体装置とその製造方法
JP5384269B2 (ja) * 2009-09-18 2014-01-08 東京エレクトロン株式会社 Ｃｕ配線の形成方法
KR101669470B1 (ko) * 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
JP5521993B2 (ja) * 2010-11-17 2014-06-18 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
JP5725454B2 (ja) * 2011-03-25 2015-05-27 株式会社アルバック ＮｉＳｉ膜の形成方法、シリサイド膜の形成方法、シリサイドアニール用金属膜の形成方法、真空処理装置、及び成膜装置
JP5690219B2 (ja) * 2011-06-03 2015-03-25 株式会社日立国際電気 半導体装置の製造方法および基板処理装置
TWI458073B (zh) * 2011-07-08 2014-10-21 Orise Technology Co Ltd 校準標記及製造方法
FR3013502A1 (fr) * 2013-11-20 2015-05-22 Commissariat Energie Atomique Procede de protection d’une couche de siliciure
JP6391355B2 (ja) * 2014-08-11 2018-09-19 東京エレクトロン株式会社 タングステン膜の成膜方法
US9786550B2 (en) * 2015-06-25 2017-10-10 International Business Machines Corporation Low resistance metal contacts to interconnects
JP2017022302A (ja) * 2015-07-14 2017-01-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
KR102366295B1 (ko) 2015-09-15 2022-02-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9887160B2 (en) * 2015-09-24 2018-02-06 International Business Machines Corporation Multiple pre-clean processes for interconnect fabrication
US10128253B2 (en) * 2016-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM structure
US10177091B2 (en) * 2016-02-19 2019-01-08 Globalfoundries Inc. Interconnect structure and method of forming
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
US10157785B2 (en) * 2017-05-01 2018-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
FR3069370B1 (fr) * 2017-07-21 2021-10-22 St Microelectronics Rousset Circuit integre contenant une structure de leurre
US10559661B2 (en) 2017-12-01 2020-02-11 Nanya Technology Corporation Transistor device and semiconductor layout structure including asymmetrical channel region
US10439046B1 (en) 2018-03-15 2019-10-08 International Business Machines Corporation Structure and method for improving access resistance in U-channel ETSOI
KR20220124298A (ko) 2018-04-04 2022-09-14 더 리서치 파운데이션 포 더 스테이트 유니버시티 오브 뉴욕 집적 포토닉스 플랫폼 상의 이종 구조
US11029466B2 (en) 2018-11-21 2021-06-08 The Research Foundation For The State University Of New York Photonics structure with integrated laser
US11550099B2 (en) 2018-11-21 2023-01-10 The Research Foundation For The State University Of New York Photonics optoelectrical system
KR20210012336A (ko) * 2019-07-24 2021-02-03 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN111235546B (zh) * 2020-01-16 2022-05-31 长江存储科技有限责任公司 3d存储器件的制造方法及粘附膜的化学气相沉积方法
JP2021136269A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体装置
CN113809083A (zh) * 2020-06-11 2021-12-17 联华电子股份有限公司 静态随机存取存储器及其制作方法
US20220102149A1 (en) * 2020-09-29 2022-03-31 Changxin Memory Technologies, Inc. Method for forming film layer
CN117293092A (zh) * 2021-09-06 2023-12-26 长江存储科技有限责任公司 半导体结构

Family Cites Families (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4821085A (en) * 1985-05-01 1989-04-11 Texas Instruments Incorporated VLSI local interconnect structure
US5084417A (en) * 1989-01-06 1992-01-28 International Business Machines Corporation Method for selective deposition of refractory metals on silicon substrates and device formed thereby
JPH06204170A (ja) * 1993-01-07 1994-07-22 Seiko Epson Corp 半導体装置およびその製造方法
US5652181A (en) * 1993-11-10 1997-07-29 Micron Display Technology, Inc. Thermal process for forming high value resistors
AU1745695A (en) * 1994-06-03 1996-01-04 Materials Research Corporation A method of nitridization of titanium thin films
US5567483A (en) * 1995-06-05 1996-10-22 Sony Corporation Process for plasma enhanced anneal of titanium nitride
US5923999A (en) * 1996-10-29 1999-07-13 International Business Machines Corporation Method of controlling dopant diffusion and metal contamination in thin polycide gate conductor of mosfet device
US5989652A (en) * 1997-01-31 1999-11-23 Tokyo Electron Limited Method of low temperature plasma enhanced chemical vapor deposition of tin film over titanium for use in via level applications
US6432479B2 (en) * 1997-12-02 2002-08-13 Applied Materials, Inc. Method for in-situ, post deposition surface passivation of a chemical vapor deposited film
US6235632B1 (en) * 1998-01-13 2001-05-22 Advanced Micro Devices, Inc. Tungsten plug formation
JP3686248B2 (ja) * 1998-01-26 2005-08-24 株式会社日立製作所 半導体集積回路装置およびその製造方法
US6635569B1 (en) * 1998-04-20 2003-10-21 Tokyo Electron Limited Method of passivating and stabilizing a Ti-PECVD process chamber and combined Ti-PECVD/TiN-CVD processing method and apparatus
US6174803B1 (en) * 1998-09-16 2001-01-16 Vsli Technology Integrated circuit device interconnection techniques
US6171717B1 (en) * 1998-10-28 2001-01-09 United Microelectronics Corp. Structure of stacked barrier layer
US6159839A (en) * 1999-02-11 2000-12-12 Vanguard International Semiconductor Corporation Method for fabricating borderless and self-aligned polysilicon and metal contact landing plugs for multilevel interconnections
JP3782938B2 (ja) * 1999-04-20 2006-06-07 東京エレクトロン株式会社 ＩＣ製造におけるＰＥＣＶＤ−ＴｉフィルムとＣＶＤ−ＴｉＮフィルムの単一室処理方法
JP2000353803A (ja) * 1999-06-10 2000-12-19 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3394927B2 (ja) * 1999-06-29 2003-04-07 沖電気工業株式会社 金属シリサイド層の形成方法
JP2001044294A (ja) * 1999-08-02 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100709801B1 (ko) * 1999-11-17 2007-04-23 동경 엘렉트론 주식회사 프리코트막의 형성방법, 성막장치의 아이들링 방법,재치대 구조, 성막장치 및 성막방법
US6498364B1 (en) * 2000-01-21 2002-12-24 Agere Systems Inc. Capacitor for integration with copper damascene processes
US6403478B1 (en) * 2000-08-31 2002-06-11 Chartered Semiconductor Manufacturing Company Low pre-heat pressure CVD TiN process
JP2004274077A (ja) * 2001-01-30 2004-09-30 Renesas Technology Corp 半導体集積回路装置およびその製造方法
TW548832B (en) * 2001-03-08 2003-08-21 Hitachi Ltd Method of producing semiconductor integrated circuit device and semiconductor integrated circuit device
US6635965B1 (en) * 2001-05-22 2003-10-21 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US7141494B2 (en) * 2001-05-22 2006-11-28 Novellus Systems, Inc. Method for reducing tungsten film roughness and improving step coverage
US6576543B2 (en) * 2001-08-20 2003-06-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method for selectively depositing diffusion barriers
US20030124842A1 (en) * 2001-12-27 2003-07-03 Applied Materials, Inc. Dual-gas delivery system for chemical vapor deposition processes
JP4151308B2 (ja) * 2002-05-17 2008-09-17 東京エレクトロン株式会社 処理装置のガス導入方法
US7169704B2 (en) * 2002-06-21 2007-01-30 Samsung Electronics Co., Ltd. Method of cleaning a surface of a water in connection with forming a barrier layer of a semiconductor device
WO2004027824A2 (en) * 2002-09-18 2004-04-01 Infineon Technologies Ag Nitride and polysilicon interface with titanium layer
JP4108444B2 (ja) * 2002-10-31 2008-06-25 富士通株式会社 半導体装置の製造方法
JP4325301B2 (ja) * 2003-01-31 2009-09-02 東京エレクトロン株式会社 載置台、処理装置及び処理方法
JP2004241403A (ja) * 2003-02-03 2004-08-26 Renesas Technology Corp 半導体集積回路装置の製造方法
US20040157426A1 (en) * 2003-02-07 2004-08-12 Luc Ouellet Fabrication of advanced silicon-based MEMS devices
JP2004363402A (ja) 2003-06-05 2004-12-24 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
US7144750B2 (en) * 2003-06-12 2006-12-05 Dalsa Semiconductor Inc. Method of fabricating silicon-based MEMS devices
JP2007523994A (ja) * 2003-06-18 2007-08-23 アプライド　マテリアルズ　インコーポレイテッド バリヤ物質の原子層堆積
US6881614B2 (en) * 2003-06-20 2005-04-19 Taiwan Semiconductor Manufacturing Company Shared contact for high-density memory cell design
JP4114746B2 (ja) 2003-09-03 2008-07-09 東京エレクトロン株式会社 成膜方法
JP2006040947A (ja) * 2004-07-22 2006-02-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
US7037774B1 (en) * 2004-10-21 2006-05-02 Integrated Device Technology, Inc. Self-aligned contact structure and process for forming self-aligned contact structure
JP2006173199A (ja) * 2004-12-13 2006-06-29 Renesas Technology Corp 半導体装置の製造方法
JP4457884B2 (ja) 2004-12-22 2010-04-28 パナソニック株式会社 半導体装置
US20060163671A1 (en) * 2005-01-27 2006-07-27 International Business Machines Corporation Silicide cap structure and process for reduced stress and improved gate sheet resistance
JP2007123527A (ja) * 2005-10-27 2007-05-17 Toshiba Corp 半導体装置の製造方法
JP2007214538A (ja) 2006-01-11 2007-08-23 Renesas Technology Corp 半導体装置およびその製造方法
JP2007194468A (ja) 2006-01-20 2007-08-02 Renesas Technology Corp 半導体装置およびその製造方法
JP4083770B2 (ja) * 2006-02-02 2008-04-30 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP5042517B2 (ja) 2006-04-10 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7875513B2 (en) * 2006-04-26 2011-01-25 Fabio Pellizzer Self-aligned bipolar junction transistors
JP2007311540A (ja) 2006-05-18 2007-11-29 Renesas Technology Corp 半導体装置の製造方法
US20080083955A1 (en) * 2006-10-04 2008-04-10 Kanarsky Thomas S Intrinsically stressed liner and fabrication methods thereof
US20080132060A1 (en) * 2006-11-30 2008-06-05 Macronix International Co., Ltd. Contact barrier layer deposition process
KR101275025B1 (ko) * 2007-07-12 2013-06-14 삼성전자주식회사 반도체 소자용 배선 구조물 및 이의 형성방법

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103515201A (zh) * 2012-06-29 2014-01-15 林慧珍 利用化学键结形成化合物磊晶层的方法及磊晶产品
CN103515201B (zh) * 2012-06-29 2016-01-06 林慧珍 利用化学键结形成化合物磊晶层的方法及磊晶产品
CN103855080B (zh) * 2012-11-30 2018-03-06 格罗方德半导体公司 制造具有低电阻装置接触的集成电路的方法
CN103855080A (zh) * 2012-11-30 2014-06-11 格罗方德半导体公司 制造具有低电阻装置接触的集成电路的方法
CN103165439A (zh) * 2013-03-15 2013-06-19 上海华力微电子有限公司 接触孔中的阻隔层及其制造方法
CN104157562A (zh) * 2014-08-26 2014-11-19 上海华虹宏力半导体制造有限公司 半导体结构的形成方法
CN105390499A (zh) * 2014-08-29 2016-03-09 瑞萨电子株式会社 半导体器件及其制造方法
CN105762104A (zh) * 2014-12-16 2016-07-13 中芯国际集成电路制造(上海)有限公司 接触孔结构的制作方法及半导体器件
CN105762105A (zh) * 2014-12-17 2016-07-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
CN107408589A (zh) * 2015-01-05 2017-11-28 纽约州立大学研究基金会 包括波导材料的集成光子器件
US11703643B2 (en) 2015-01-05 2023-07-18 The Research Foundation For The State University Of New York Integrated photonics including waveguiding material
US10295745B2 (en) 2015-01-05 2019-05-21 The Research Foundation For The State University Of New York Integrated photonics including germanium
US10571631B2 (en) 2015-01-05 2020-02-25 The Research Foundation For The State University Of New York Integrated photonics including waveguiding material
US10830952B2 (en) 2015-01-05 2020-11-10 The Research Foundation For The State University Of New York Integrated photonics including germanium
CN110622283A (zh) * 2017-11-22 2019-12-27 应用材料公司 减少或消除钨膜中缺陷的方法
CN110021553B (zh) * 2018-01-09 2021-12-14 上海新微技术研发中心有限公司 一种通孔结构及其方法
CN110021553A (zh) * 2018-01-09 2019-07-16 上海新微技术研发中心有限公司 一种通孔结构及其方法
CN110660729A (zh) * 2018-06-29 2020-01-07 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN110660729B (zh) * 2018-06-29 2022-05-13 台湾积体电路制造股份有限公司 半导体装置的形成方法
CN109216264A (zh) * 2018-08-31 2019-01-15 上海华力微电子有限公司 一种连接孔粘附层优化方法
CN110911276A (zh) * 2018-09-18 2020-03-24 长鑫存储技术有限公司 半导体器件及其制造方法
CN112635395A (zh) * 2019-09-24 2021-04-09 夏泰鑫半导体(青岛)有限公司 半导体器件的制备方法及半导体器件
CN112864085A (zh) * 2019-11-28 2021-05-28 长鑫存储技术有限公司 半导体器件的制备方法
CN113206000A (zh) * 2020-01-30 2021-08-03 株式会社国际电气 半导体器件的制造方法、记录介质及衬底处理装置
WO2022068331A1 (zh) * 2020-09-29 2022-04-07 长鑫存储技术有限公司 膜层的形成方法
CN117238848A (zh) * 2023-11-15 2023-12-15 合肥晶合集成电路股份有限公司 一种接触孔结构及其形成方法
CN117238848B (zh) * 2023-11-15 2024-02-02 合肥晶合集成电路股份有限公司 一种接触孔结构及其形成方法
CN117613003A (zh) * 2024-01-23 2024-02-27 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及半导体器件
CN117613003B (zh) * 2024-01-23 2024-04-16 合肥晶合集成电路股份有限公司 半导体器件的制作方法以及半导体器件

Also Published As

Publication number Publication date
JP2008311457A (ja) 2008-12-25
CN101325176B (zh) 2011-07-20
US20080311718A1 (en) 2008-12-18
KR101379614B1 (ko) 2014-03-28
KR20080110543A (ko) 2008-12-18
US7994049B2 (en) 2011-08-09
TW200908221A (en) 2009-02-16

Similar Documents

Publication Publication Date Title
CN101325176B (zh) 半导体器件的制造方法
CN101165873B (zh) 半导体装置的制造方法
CN1905213B (zh) 非易失性半导体存储器及其制造方法
KR101615292B1 (ko) 기판상에 막 스택을 형성하는 방법
KR20190024841A (ko) 주기적 증착 공정에 의하여 유전체 표면 위에 몰리브덴 금속막을 증착하는 방법 및 이와 관련된 반도체 소자 구조
JP4109118B2 (ja) 半導体集積回路装置の製造方法
US20070093012A1 (en) Method for fabricating a gate dielectric of a field effect transistor
US20100052079A1 (en) Semiconductor devices and fabrication process thereof
WO2002073697A1 (fr) Dispositif a circuit integre a semiconducteur, et procede d'elaboration
JP5431752B2 (ja) 半導体集積回路装置の製造方法
KR20210129243A (ko) 금속 갭필을 형성하기 위한 방법
JP2009141096A (ja) 半導体装置の製造方法
TW201248726A (en) Methods for manufacturing high dielectric constant films
JP4907839B2 (ja) 半導体装置の製造方法
CN117198873A (zh) p型晶硅薄膜及其制备方法、半导体器件
TW200416845A (en) Manufacturing method for semiconductor integrated circuit device
TW201248728A (en) Methods for manufacturing high dielectric constant films
CN102856179A (zh) 半导体器件的形成方法
WO2022077992A1 (zh) 半导体结构的制作方法
US20190051531A1 (en) Contact integration and selective silicide formation methods
US7679149B2 (en) Method of removing refractory metal layers and of siliciding contact areas
US20230326764A1 (en) Silicidation Process for Semiconductor Devices
CN116982420A (zh) 用于形成dram接触部的系统与方法
KR19990070631A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100925

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20100925

Address after: Kanagawa

Applicant after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Applicant before: Renesas Technology Corp.

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110720

Termination date: 20160604