JP2000353803A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】
【課題】 さらに微細化された半導体装置およびその製
造方法を提供する。 【解決手段】 ゲート電極３１２が所定のエッチン条件
においてＮＳＧ膜１４より選択比の大きなシリコン窒化
膜７により覆われている。また、ソース／ドレイン領域
１０，１１の上面にコバルトシリサイド膜１３が形成さ
れている。さらに、ゲート電極３１２を構成する高融点
金属シリサイド膜が、コバルトシリサイド膜１２で形成
されている。
造方法を提供する。 【解決手段】 ゲート電極３１２が所定のエッチン条件
においてＮＳＧ膜１４より選択比の大きなシリコン窒化
膜７により覆われている。また、ソース／ドレイン領域
１０，１１の上面にコバルトシリサイド膜１３が形成さ
れている。さらに、ゲート電極３１２を構成する高融点
金属シリサイド膜が、コバルトシリサイド膜１２で形成
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、セルフアラインコ
ンタクト構造を有する半導体装置およびその製造方法に
関するものである。
ンタクト構造を有する半導体装置およびその製造方法に
関するものである。
【０００２】
【従来の技術】従来から、ゲート電極を保護する膜に対
して自己整合的にソース／ドレイン領域に接続するコン
タクトホールを形成するセルフアラインコンタクト（Se
lf Align Contact（以下、「ＳＡＣ」という。））構
造が用いられてきた。この構造は、ゲート電極の位置を
考慮することなく、ソース／ドレイン領域に到達するコ
ンタクトホールを形成できるため、トランジスタ構造を
微細化することによって、半導体装置を微細化するため
には必須の構造である。したがって、従来のＤＲＡＭ
（Dynamic Random Access Memory）にも多く用いら
れてきた。ただし、それらに適用されてきたＳＡＣ構造
は、ゲート電極の上には高融点金属シリサイド膜を有す
るが、ソース／ドレイン領域上には高融点金属シリサイ
ド膜を有していないＳＡＣ構造であった。
して自己整合的にソース／ドレイン領域に接続するコン
タクトホールを形成するセルフアラインコンタクト（Se
lf Align Contact（以下、「ＳＡＣ」という。））構
造が用いられてきた。この構造は、ゲート電極の位置を
考慮することなく、ソース／ドレイン領域に到達するコ
ンタクトホールを形成できるため、トランジスタ構造を
微細化することによって、半導体装置を微細化するため
には必須の構造である。したがって、従来のＤＲＡＭ
（Dynamic Random Access Memory）にも多く用いら
れてきた。ただし、それらに適用されてきたＳＡＣ構造
は、ゲート電極の上には高融点金属シリサイド膜を有す
るが、ソース／ドレイン領域上には高融点金属シリサイ
ド膜を有していないＳＡＣ構造であった。
【０００３】近年、半導体装置の性能をさらに向上させ
るため、ソース／ドレイン領域とコンタクト配線との間
に生じるコンタクト抵抗を小さくすることが必要となっ
ている。そのため、ソース／ドレイン領域上とゲート電
極上との両方の表面に高融点金属シリサイド膜が形成さ
れているコンタクト構造が、特に、ロジック系のデバイ
スでは主流となっている。
るため、ソース／ドレイン領域とコンタクト配線との間
に生じるコンタクト抵抗を小さくすることが必要となっ
ている。そのため、ソース／ドレイン領域上とゲート電
極上との両方の表面に高融点金属シリサイド膜が形成さ
れているコンタクト構造が、特に、ロジック系のデバイ
スでは主流となっている。
【０００４】しかしながら、シリコン基板の全表面を高
融点金属膜で覆い、熱処理を加えることによって、シリ
コンと高融点金属とを反応させ、ソース／ドレイン領域
上とゲート電極上との両方の表面に高融点金属シリサイ
ド膜を同時に形成する従来のサリサイドプロセスを行な
うと、ゲート電極を覆う保護膜を形成することができな
かった。そのため、ゲート電極を覆う保護膜を有する状
態で、ソース／ドレイン領域に接続するためのコンタク
トホールを形成することができなかった。その理由は、
従来のサリサイドプロセスによる半導体装置の製造方法
が以下のようなものであったからである。以下、サリサ
イドプロセスでゲート電極の上面およびソース／ドレイ
ン領域の上面を同時にシリサイド化する、従来の半導体
装置の製造方法を、図２５〜図４０を用いて説明する。
融点金属膜で覆い、熱処理を加えることによって、シリ
コンと高融点金属とを反応させ、ソース／ドレイン領域
上とゲート電極上との両方の表面に高融点金属シリサイ
ド膜を同時に形成する従来のサリサイドプロセスを行な
うと、ゲート電極を覆う保護膜を形成することができな
かった。そのため、ゲート電極を覆う保護膜を有する状
態で、ソース／ドレイン領域に接続するためのコンタク
トホールを形成することができなかった。その理由は、
従来のサリサイドプロセスによる半導体装置の製造方法
が以下のようなものであったからである。以下、サリサ
イドプロセスでゲート電極の上面およびソース／ドレイ
ン領域の上面を同時にシリサイド化する、従来の半導体
装置の製造方法を、図２５〜図４０を用いて説明する。
【０００５】まず、P型のシリコン基板１０１上に素子
形成領域を分離するための分離酸化膜１０２を形成す
る。次に、素子形成領域にゲート絶縁膜となる、たとえ
ば、膜厚３ｎｍのシリコン酸化膜１０４を形成する。そ
の後、シリコン酸化膜１０４の上に膜厚２００ｎｍの多
結晶シリコン膜１０３を形成し、図２５に示すような状
態とする。次に、図２６に示すように、多結晶シリコン
膜１０３の上にレジスト膜１０８のパターン形成を行
う。その後、レジスト膜１０８をマスクとしてゲート酸
化膜となるシリコン酸化膜１０４の表面が露出するまで
エッチングを行い、レジスト膜１０８を除去し、図２７
に示すようなゲート電極を構成する多結晶シリコン膜１
０３を形成する。
形成領域を分離するための分離酸化膜１０２を形成す
る。次に、素子形成領域にゲート絶縁膜となる、たとえ
ば、膜厚３ｎｍのシリコン酸化膜１０４を形成する。そ
の後、シリコン酸化膜１０４の上に膜厚２００ｎｍの多
結晶シリコン膜１０３を形成し、図２５に示すような状
態とする。次に、図２６に示すように、多結晶シリコン
膜１０３の上にレジスト膜１０８のパターン形成を行
う。その後、レジスト膜１０８をマスクとしてゲート酸
化膜となるシリコン酸化膜１０４の表面が露出するまで
エッチングを行い、レジスト膜１０８を除去し、図２７
に示すようなゲート電極を構成する多結晶シリコン膜１
０３を形成する。
【０００６】次に、多結晶シリコン膜１０３をマスクと
して、ソースド／レイン領域１１０を形成するための不
純物注入を行った後、側壁絶縁膜、例えば、シリコン窒
化膜からなる側壁シリコン窒化膜１０９を形成する。そ
の後、ソース／ドレイン領域１１１を形成するための不
純物注入を行い、ＬＤＤ（Lightly Doped Drain）構
造を形成し、図２８に示す状態とする。
して、ソースド／レイン領域１１０を形成するための不
純物注入を行った後、側壁絶縁膜、例えば、シリコン窒
化膜からなる側壁シリコン窒化膜１０９を形成する。そ
の後、ソース／ドレイン領域１１１を形成するための不
純物注入を行い、ＬＤＤ（Lightly Doped Drain）構
造を形成し、図２８に示す状態とする。
【０００７】次に、シリコン基板１０１の全面を覆うよ
うに高融点金属膜を堆積した状態で、熱処理を行ない、
高融点金属シリサイド膜１０６を、多結晶シリコン膜１
０３の上面およびソース／ドレイン領域１１１の上面に
形成し、ゲート電極１３６を形作った後、未反応の高融
点金属膜を除去し、図２９に示すような状態にする。
うに高融点金属膜を堆積した状態で、熱処理を行ない、
高融点金属シリサイド膜１０６を、多結晶シリコン膜１
０３の上面およびソース／ドレイン領域１１１の上面に
形成し、ゲート電極１３６を形作った後、未反応の高融
点金属膜を除去し、図２９に示すような状態にする。
【０００８】次に、シリコン基板１０１の全表面を覆う
ように、ＮＳＧ膜（Non Doped Silicate Glass）１
１４を形成する。その後、ＮＳＧ膜１１４の上にシリコ
ン窒化膜１１５を形成する。次に、シリコン窒化膜１１
５の上にＢＰＳＧ（Boro Phospho Silicate Glass）
膜１１６を形成する。その後、ＣＭＰ（Chemical Mech
anical Polishing）法を用いてＢＰＳＧ膜１１６の表
面の平坦化を行い、図３０に示すような状態とする。
ように、ＮＳＧ膜（Non Doped Silicate Glass）１
１４を形成する。その後、ＮＳＧ膜１１４の上にシリコ
ン窒化膜１１５を形成する。次に、シリコン窒化膜１１
５の上にＢＰＳＧ（Boro Phospho Silicate Glass）
膜１１６を形成する。その後、ＣＭＰ（Chemical Mech
anical Polishing）法を用いてＢＰＳＧ膜１１６の表
面の平坦化を行い、図３０に示すような状態とする。
【０００９】次に、ソースドレイン領域１１０，１１１
上の高融点金属シリサイド膜１０６に至るコンタクトホ
ール１３１，１３２を形成するために、レジスト膜のパ
ターン形成した後、シリコン窒化膜１１５の表面が露出
するまでエッチングを行なう。その後、シリコン窒化膜
１１５、ＮＳＧ膜１１４を順次エッチングするようにコ
ンタクトホール１３１，１３２さらに掘り下げ、高融点
金属シリサイド膜１０６の表面が露出するまでエッチン
グを行い、図３１に示すような状態とする。次に、コン
タクトホール１３１，１３２にコンタクトプラグ１３１
ａ，１３２ａを埋め込むように形成し、図３２に示すよ
うな状態とする。
上の高融点金属シリサイド膜１０６に至るコンタクトホ
ール１３１，１３２を形成するために、レジスト膜のパ
ターン形成した後、シリコン窒化膜１１５の表面が露出
するまでエッチングを行なう。その後、シリコン窒化膜
１１５、ＮＳＧ膜１１４を順次エッチングするようにコ
ンタクトホール１３１，１３２さらに掘り下げ、高融点
金属シリサイド膜１０６の表面が露出するまでエッチン
グを行い、図３１に示すような状態とする。次に、コン
タクトホール１３１，１３２にコンタクトプラグ１３１
ａ，１３２ａを埋め込むように形成し、図３２に示すよ
うな状態とする。
【００１０】上記のような製造方法によって製造された
従来のＳＡＣ構造を有する半導体装置においては、図３
１に示すように、コンタクトホール１３１を形成すると
きに、ゲート電極１３６の上に、保護膜として機能する
膜を形成できないため、ソース／ドレイン領域１１０，
１１１上の高融点金属膜１０６に至るコンタクトホール
１３１の形成位置がゲート電極１３６側にずれると、ソ
ース／ドレイン領域１１０，１１１上の高融点金属シリ
サイド膜１０６の表面のみならず、ゲート電極１３６上
の高融点金属シリサイド膜１０６の表面までもが露出し
てしまう。それにより、図３２に示すように、コンタク
トホール１３１にコンタクトプラグ１３１ａが埋め込ま
れると、ゲート電極１３６とソース／ドレイン領域１１
０，１１１とが短絡するような構造となってしまう。
従来のＳＡＣ構造を有する半導体装置においては、図３
１に示すように、コンタクトホール１３１を形成すると
きに、ゲート電極１３６の上に、保護膜として機能する
膜を形成できないため、ソース／ドレイン領域１１０，
１１１上の高融点金属膜１０６に至るコンタクトホール
１３１の形成位置がゲート電極１３６側にずれると、ソ
ース／ドレイン領域１１０，１１１上の高融点金属シリ
サイド膜１０６の表面のみならず、ゲート電極１３６上
の高融点金属シリサイド膜１０６の表面までもが露出し
てしまう。それにより、図３２に示すように、コンタク
トホール１３１にコンタクトプラグ１３１ａが埋め込ま
れると、ゲート電極１３６とソース／ドレイン領域１１
０，１１１とが短絡するような構造となってしまう。
【００１１】そのため、あらかじめゲート電極１３６上
に、保護膜として機能するシリコン窒化膜を形成してお
くことが考えられる。以下、図３３〜図４０を用いて、
ゲート電極の上に、保護膜として機能するシリコン窒化
膜を形成しておく半導体装置の製造方法を説明する。
に、保護膜として機能するシリコン窒化膜を形成してお
くことが考えられる。以下、図３３〜図４０を用いて、
ゲート電極の上に、保護膜として機能するシリコン窒化
膜を形成しておく半導体装置の製造方法を説明する。
【００１２】まず、図２５に示すような状態とするまで
は上記の半導体装置の製造方法と同様の工程を行なう。
次に、図３３に示すように、多結晶シリコン膜１０３の
上に、シリコン窒化膜１０７を形成する。その後、図３
４に示すように、シリコン窒化膜１０７の上にレジスト
膜１０８のパターン形成を行う。その後、レジスト膜１
０８をマスクとしてゲート酸化膜となるシリコン酸化膜
１０４の表面が露出するまでエッチングを行い、レジス
ト膜１０８を除去し、図３５に示すようなゲート電極を
構成する多結晶シリコン膜１０３およびゲート電極を保
護するシリコン窒化膜１０７を形成する。
は上記の半導体装置の製造方法と同様の工程を行なう。
次に、図３３に示すように、多結晶シリコン膜１０３の
上に、シリコン窒化膜１０７を形成する。その後、図３
４に示すように、シリコン窒化膜１０７の上にレジスト
膜１０８のパターン形成を行う。その後、レジスト膜１
０８をマスクとしてゲート酸化膜となるシリコン酸化膜
１０４の表面が露出するまでエッチングを行い、レジス
ト膜１０８を除去し、図３５に示すようなゲート電極を
構成する多結晶シリコン膜１０３およびゲート電極を保
護するシリコン窒化膜１０７を形成する。
【００１３】次に、多結晶シリコン膜１０３およびシリ
コン窒化膜１０７をマスクとして、ソース／ドレイン領
域１１０を形成するための不純物注入を行った後、側壁
絶縁膜、例えば、シリコン窒化膜からなる側壁シリコン
窒化膜１０９を、多結晶シリコン膜１０３およびシリコ
ン窒化膜１０７の側面に形成する。その後、ソース／ド
レイン領域１１１を形成するための注入を行い、ＬＤＤ
（Lightly Doped Drain）構造を形成し、図３６に示
す状態とする。
コン窒化膜１０７をマスクとして、ソース／ドレイン領
域１１０を形成するための不純物注入を行った後、側壁
絶縁膜、例えば、シリコン窒化膜からなる側壁シリコン
窒化膜１０９を、多結晶シリコン膜１０３およびシリコ
ン窒化膜１０７の側面に形成する。その後、ソース／ド
レイン領域１１１を形成するための注入を行い、ＬＤＤ
（Lightly Doped Drain）構造を形成し、図３６に示
す状態とする。
【００１４】次に、シリコン基板１０１の全面を覆うよ
うに高融点金属膜を堆積した状態で、熱処理を加えて、
ソース／ドレイン領域１１１の上面のみに高融点金属シ
リサイド膜１０６を形成した後、未反応の高融点金属膜
を除去し、図３７に示すような状態にする。
うに高融点金属膜を堆積した状態で、熱処理を加えて、
ソース／ドレイン領域１１１の上面のみに高融点金属シ
リサイド膜１０６を形成した後、未反応の高融点金属膜
を除去し、図３７に示すような状態にする。
【００１５】次に、シリコン基板１０１の全表面を覆う
ように、ＮＳＧ膜１１４、シリコン窒化膜１１５および
ＢＰＳＧ膜１１６を、上記のゲート電極上に保護膜を形
成しない従来の半導体装置の製造方法と同様の工程で順
次形成し、図３８に示すような状態とする。
ように、ＮＳＧ膜１１４、シリコン窒化膜１１５および
ＢＰＳＧ膜１１６を、上記のゲート電極上に保護膜を形
成しない従来の半導体装置の製造方法と同様の工程で順
次形成し、図３８に示すような状態とする。
【００１６】次に、ソースドレイン領域１１１上の高融
点金属シリサイド膜１０６に至るコンタクトホール１３
１，１３２を形成するために、レジスト膜のパターニン
グを行った後、ＢＰＳＧ膜１１６、シリコン窒化膜１１
５、ＮＳＧ膜１１４を、上記のゲート電極上に保護膜を
形成しない従来の半導体装置の製造方法と同様に、ソー
ス／ドレイン領域上の高融点金属シリサイド膜１０６の
表面が露出するまで順次エッチングし、図３９に示すよ
うな状態とする。その後、コンタクトホール１３１，１
３２を埋め込むコンタクトプラグ１３１ａ，１３２ａを
形成し、図４０に示すような状態とする。
点金属シリサイド膜１０６に至るコンタクトホール１３
１，１３２を形成するために、レジスト膜のパターニン
グを行った後、ＢＰＳＧ膜１１６、シリコン窒化膜１１
５、ＮＳＧ膜１１４を、上記のゲート電極上に保護膜を
形成しない従来の半導体装置の製造方法と同様に、ソー
ス／ドレイン領域上の高融点金属シリサイド膜１０６の
表面が露出するまで順次エッチングし、図３９に示すよ
うな状態とする。その後、コンタクトホール１３１，１
３２を埋め込むコンタクトプラグ１３１ａ，１３２ａを
形成し、図４０に示すような状態とする。
【００１７】上記した、ゲート電極である多結晶シリコ
ン膜１０３の上に保護膜となるシリコン窒化膜１０７を
形成する半導体装置の製造方法においては、シリコン窒
化膜１０７を、ゲート電極を構成する多結晶シリコン膜
１０３の直上に形成するため、ゲート電極の上表面に高
融点金属シリサイド膜を形成できない。それにより、ゲ
ート電極の導電性が低下する。
ン膜１０３の上に保護膜となるシリコン窒化膜１０７を
形成する半導体装置の製造方法においては、シリコン窒
化膜１０７を、ゲート電極を構成する多結晶シリコン膜
１０３の直上に形成するため、ゲート電極の上表面に高
融点金属シリサイド膜を形成できない。それにより、ゲ
ート電極の導電性が低下する。
【００１８】この問題を解決するために、高融点金属シ
リサイド膜をゲート電極上およびソース／ドレイン領域
上に形成し、さらに、ゲート電極を構成する高融点金属
シリサイド膜を覆う保護膜を形成した状態で、ソース／
ドレイン領域に接続するコンタクトホールを保護膜に対
して自己整合的に形成する技術が、特開平９−３２６４
４０号公報および特開平８−２５０６０３号公報に開示
されている。
リサイド膜をゲート電極上およびソース／ドレイン領域
上に形成し、さらに、ゲート電極を構成する高融点金属
シリサイド膜を覆う保護膜を形成した状態で、ソース／
ドレイン領域に接続するコンタクトホールを保護膜に対
して自己整合的に形成する技術が、特開平９−３２６４
４０号公報および特開平８−２５０６０３号公報に開示
されている。
【００１９】
【発明が解決しようとする課題】上記、特開平９−３２
６４４０号公報および特開平８−２５０６０３号公報に
開示された発明では、ゲート電極上に形成される高融点
金属シリサイド膜がタングステンシリサイド膜で形成さ
れている。それにより、多結晶シリコン膜の不純物がタ
ングステンシリサイド膜からなる高融点金属シリサイド
膜に吸い上げられる、あるいは、その逆になるという相
互拡散現象が生じる。そのため、多結晶シリコン膜内部
において空乏層が形成されるという不都合な現象が生じ
る。この相互拡散現象による空乏層が形成される不都合
な現象は、微細化されたDual Gate構造においては、特
に顕著に現われ、半導体装置の微細化の妨げとなってい
る。
６４４０号公報および特開平８−２５０６０３号公報に
開示された発明では、ゲート電極上に形成される高融点
金属シリサイド膜がタングステンシリサイド膜で形成さ
れている。それにより、多結晶シリコン膜の不純物がタ
ングステンシリサイド膜からなる高融点金属シリサイド
膜に吸い上げられる、あるいは、その逆になるという相
互拡散現象が生じる。そのため、多結晶シリコン膜内部
において空乏層が形成されるという不都合な現象が生じ
る。この相互拡散現象による空乏層が形成される不都合
な現象は、微細化されたDual Gate構造においては、特
に顕著に現われ、半導体装置の微細化の妨げとなってい
る。
【００２０】また、保護膜で覆われたゲート電極および
配線層に至るコンタクトホールを形成する工程は、保護
膜を貫通するようなエッチングを行なうため、上記のよ
うなゲート電極を覆う保護膜に対して自己整合的にソー
ス／ドレイン領域に至るコンタクトホールの形成する工
程と同時に実行することはできない。その結果、コンタ
クトホールの形成工程をそれぞれ別個に行なう必要があ
り、工程数が多くなっている。
配線層に至るコンタクトホールを形成する工程は、保護
膜を貫通するようなエッチングを行なうため、上記のよ
うなゲート電極を覆う保護膜に対して自己整合的にソー
ス／ドレイン領域に至るコンタクトホールの形成する工
程と同時に実行することはできない。その結果、コンタ
クトホールの形成工程をそれぞれ別個に行なう必要があ
り、工程数が多くなっている。
【００２１】本発明は、上記の課題を解決するためにな
されたものであり、その目的は、さらに微細化された半
導体装置およびその製造方法を提供することであり、ま
た、他の目的は、保護膜を有するゲート電極および配線
層に至るコンタクトホールを形成するための工程数を低
減することである。
されたものであり、その目的は、さらに微細化された半
導体装置およびその製造方法を提供することであり、ま
た、他の目的は、保護膜を有するゲート電極および配線
層に至るコンタクトホールを形成するための工程数を低
減することである。
【００２２】
【課題を解決するための手段】請求項１に記載の本発明
における半導体装置は、主表面上に堆積した高融点金属
膜と反応して形成された第１高融点金属シリサイド膜を
ソース／ドレイン領域の上面に有するシリコン基板と、
ソース／ドレイン領域に挟まれた領域のシリコン基板上
に形成され、シリコンを含む膜とこのシリコンを含む膜
の上に堆積した高融点金属膜と反応して形成された第２
高融点金属シリサイド膜を上面に有するゲート電極と、
ゲート電極の表面を覆うように形成された第１絶縁膜
と、第１絶縁膜および第１高融点金属シリサイド膜の表
面を覆うように形成された、所定のエッチング条件にお
けるエッチング速度が第１絶縁膜より大きな第２絶縁膜
と、第２絶縁膜を貫通してソース／ドレイン領域の一方
の表面に至るように形成されたコンタクトホールとを備
えている。
における半導体装置は、主表面上に堆積した高融点金属
膜と反応して形成された第１高融点金属シリサイド膜を
ソース／ドレイン領域の上面に有するシリコン基板と、
ソース／ドレイン領域に挟まれた領域のシリコン基板上
に形成され、シリコンを含む膜とこのシリコンを含む膜
の上に堆積した高融点金属膜と反応して形成された第２
高融点金属シリサイド膜を上面に有するゲート電極と、
ゲート電極の表面を覆うように形成された第１絶縁膜
と、第１絶縁膜および第１高融点金属シリサイド膜の表
面を覆うように形成された、所定のエッチング条件にお
けるエッチング速度が第１絶縁膜より大きな第２絶縁膜
と、第２絶縁膜を貫通してソース／ドレイン領域の一方
の表面に至るように形成されたコンタクトホールとを備
えている。
【００２３】このような構造にすることにより、ゲート
電極が、所定のエッチン条件において第２絶縁膜よりエ
ッチング速度が大きな、すなわち、所定のエッチングガ
スに対するエッチング速度が第２絶縁膜に対して相対的
に大きな第１絶縁膜により覆われているため、第１絶縁
膜に対して自己整合的に、ソース／ドレイン領域の一方
の上面に至るコンタクトホールを第２絶縁膜に形成する
ことができる。そのため、多少コンタクトホールの形成
位置がゲート電極側にずれても、ゲート電極は第１絶縁
膜により保護される。そのため、トランジスタの構造を
微細化しても、現状のアライメント精度で半導体装置を
形成できる。
電極が、所定のエッチン条件において第２絶縁膜よりエ
ッチング速度が大きな、すなわち、所定のエッチングガ
スに対するエッチング速度が第２絶縁膜に対して相対的
に大きな第１絶縁膜により覆われているため、第１絶縁
膜に対して自己整合的に、ソース／ドレイン領域の一方
の上面に至るコンタクトホールを第２絶縁膜に形成する
ことができる。そのため、多少コンタクトホールの形成
位置がゲート電極側にずれても、ゲート電極は第１絶縁
膜により保護される。そのため、トランジスタの構造を
微細化しても、現状のアライメント精度で半導体装置を
形成できる。
【００２４】また、第１および第２高融点金属シリサイ
ド膜が、たとえば、チタンシリサイド膜またはコバルト
シリサイド膜のような、シリコンを含む基板または膜の
上に堆積された高融点金属膜と基板中または膜の中のシ
リコンとが反応して形成されで形成されたものであるた
め、たとえば、ゲート電極が多結晶シリコン膜と高融点
金属シリサイド膜とのポリサイド構造の場合、多結晶シ
リコン膜に含まれる不純物の吸い上げ現象が、堆積によ
り形成されたタングステンシリサイド膜を含む高融点金
属シリサイド膜よりも小さい。そのため、高融点金属シ
リサイド膜と多結晶シリコン膜との境界面近傍で空乏層
が形成されることが抑制される。それにより、ゲート電
極が低抵抗化されるため、ゲート電極の膜厚および膜幅
を小さくできる。その結果、微細化されるとともに、低
抵抗化が図られたゲート電極を有する半導体装置を製造
することが可能となる。
ド膜が、たとえば、チタンシリサイド膜またはコバルト
シリサイド膜のような、シリコンを含む基板または膜の
上に堆積された高融点金属膜と基板中または膜の中のシ
リコンとが反応して形成されで形成されたものであるた
め、たとえば、ゲート電極が多結晶シリコン膜と高融点
金属シリサイド膜とのポリサイド構造の場合、多結晶シ
リコン膜に含まれる不純物の吸い上げ現象が、堆積によ
り形成されたタングステンシリサイド膜を含む高融点金
属シリサイド膜よりも小さい。そのため、高融点金属シ
リサイド膜と多結晶シリコン膜との境界面近傍で空乏層
が形成されることが抑制される。それにより、ゲート電
極が低抵抗化されるため、ゲート電極の膜厚および膜幅
を小さくできる。その結果、微細化されるとともに、低
抵抗化が図られたゲート電極を有する半導体装置を製造
することが可能となる。
【００２５】請求項２に記載の本発明における半導体装
置は、請求項１に記載の半導体装置において、第１絶縁
膜とゲート電極との間に、第１絶縁膜の熱膨張率とゲー
ト電極を構成する材料の熱膨張率との中間の熱膨張率を
有する緩衝膜をさらに備えている。
置は、請求項１に記載の半導体装置において、第１絶縁
膜とゲート電極との間に、第１絶縁膜の熱膨張率とゲー
ト電極を構成する材料の熱膨張率との中間の熱膨張率を
有する緩衝膜をさらに備えている。
【００２６】このような構造にすることにより、半導体
装置の製造工程において、トランジスタが形成されてい
る領域に熱処理が加えられた場合、第１絶縁膜とゲート
電極との熱膨張率の相違に起因してゲート電極に生じる
ストレスを緩衝膜が緩和する。それにより、ゲート電極
の信頼性が良好となるため、半導体装置の歩留まりが向
上する。
装置の製造工程において、トランジスタが形成されてい
る領域に熱処理が加えられた場合、第１絶縁膜とゲート
電極との熱膨張率の相違に起因してゲート電極に生じる
ストレスを緩衝膜が緩和する。それにより、ゲート電極
の信頼性が良好となるため、半導体装置の歩留まりが向
上する。
【００２７】請求項３に記載の本発明における半導体装
置は、請求項２に記載の半導体装置において、ゲート電
極が多結晶シリコン膜を含み、第１絶縁膜がシリコン窒
化膜を含み、多結晶シリコン膜とシリコン窒化膜との間
に形成された緩衝膜がシリコン酸化膜を含んでいる。
置は、請求項２に記載の半導体装置において、ゲート電
極が多結晶シリコン膜を含み、第１絶縁膜がシリコン窒
化膜を含み、多結晶シリコン膜とシリコン窒化膜との間
に形成された緩衝膜がシリコン酸化膜を含んでいる。
【００２８】このような構造にすることにより、シリコ
ン窒化膜と多結晶シリコン膜との中間の熱膨張率である
シリコン酸化膜を用いることにより、緩衝膜の機能が果
たされる。また、シリコン酸化膜は、ゲート電極を構成
する多結晶シリコン膜の側面を熱酸化することにより形
成できるため、薄い緩衝膜を形成できる。そのため、微
細化された半導体装置のゲート電極と保護膜との間に形
成される緩衝膜の形成方法に適している。
ン窒化膜と多結晶シリコン膜との中間の熱膨張率である
シリコン酸化膜を用いることにより、緩衝膜の機能が果
たされる。また、シリコン酸化膜は、ゲート電極を構成
する多結晶シリコン膜の側面を熱酸化することにより形
成できるため、薄い緩衝膜を形成できる。そのため、微
細化された半導体装置のゲート電極と保護膜との間に形
成される緩衝膜の形成方法に適している。
【００２９】請求項４に記載の本発明における半導体装
置は、請求項２または３に記載の半導体装置において、
第１絶縁膜がシリコン窒化膜を含み、第２高融点金属シ
リサイド膜とシリコン窒化膜との間に形成された緩衝膜
がシリコン酸化膜を含んでいる。
置は、請求項２または３に記載の半導体装置において、
第１絶縁膜がシリコン窒化膜を含み、第２高融点金属シ
リサイド膜とシリコン窒化膜との間に形成された緩衝膜
がシリコン酸化膜を含んでいる。
【００３０】このような構造にすることにより、シリコ
ン酸化膜で緩衝膜を形成できるため、既存の製造方法を
用いることができる。
ン酸化膜で緩衝膜を形成できるため、既存の製造方法を
用いることができる。
【００３１】請求項５に記載の本発明における半導体装
置は、請求項１〜４のいずれかに記載の半導体装置にお
いて、第１および第２絶縁膜を貫通し、ゲート電極およ
びソース／ドレイン領域の他方の両方に至るシェアード
コンタクトホールがさらに形成されている。
置は、請求項１〜４のいずれかに記載の半導体装置にお
いて、第１および第２絶縁膜を貫通し、ゲート電極およ
びソース／ドレイン領域の他方の両方に至るシェアード
コンタクトホールがさらに形成されている。
【００３２】このような構造にすることにより、一方の
ソース／ドレイン領域に至るように自己整合的にコンタ
トホールが形成され、他のソース／ドレイン領域および
ゲート電極に至るようにシェアードコンタクトホールが
形成されるため、コンタクトプラグを形成するためのコ
ンタクトホールの数が減少する。そのため、トランジス
タ構造を微細化してもコンタクトプラグを形成し易くな
るため、さらに半導体装置の微細化が可能な構造とな
る。
ソース／ドレイン領域に至るように自己整合的にコンタ
トホールが形成され、他のソース／ドレイン領域および
ゲート電極に至るようにシェアードコンタクトホールが
形成されるため、コンタクトプラグを形成するためのコ
ンタクトホールの数が減少する。そのため、トランジス
タ構造を微細化してもコンタクトプラグを形成し易くな
るため、さらに半導体装置の微細化が可能な構造とな
る。
【００３３】請求項６に記載の本発明における半導体装
置は、請求項５に記載の半導体装置において、シェアー
ドコンタクトホールが形成される領域の第１および第２
絶縁膜の全てが除去されている。
置は、請求項５に記載の半導体装置において、シェアー
ドコンタクトホールが形成される領域の第１および第２
絶縁膜の全てが除去されている。
【００３４】このような構造にすることにより、シェア
ードコンタクトホールの底に一部第１絶縁膜が残存する
ものに比較して、ゲート電極とコンタクトホールに埋め
込まれるコンタクトプラグとの接触面積が大きくなる。
そのため、ゲート電極とコンタクトプラグとの間に生じ
るコンタクト抵抗を小さくできることにより、コンタク
トプラグの径を小さくできる。その結果、ゲート電極に
至るコンタクトホールをさらに微細化できるため、より
微細化されたトランジスタを有する半導体装置となる。
ードコンタクトホールの底に一部第１絶縁膜が残存する
ものに比較して、ゲート電極とコンタクトホールに埋め
込まれるコンタクトプラグとの接触面積が大きくなる。
そのため、ゲート電極とコンタクトプラグとの間に生じ
るコンタクト抵抗を小さくできることにより、コンタク
トプラグの径を小さくできる。その結果、ゲート電極に
至るコンタクトホールをさらに微細化できるため、より
微細化されたトランジスタを有する半導体装置となる。
【００３５】請求項７に記載の本発明における半導体装
置は、請求項５または６に記載の半導体装置において、
第１および第２絶縁膜とに覆われた導電層と、第１およ
び第２絶縁膜を貫通し、導電層に至るコンタクトホール
とをさらに備えている。
置は、請求項５または６に記載の半導体装置において、
第１および第２絶縁膜とに覆われた導電層と、第１およ
び第２絶縁膜を貫通し、導電層に至るコンタクトホール
とをさらに備えている。
【００３６】このような構造にすることにより、ゲート
電極と配線層とがともに第１および第２絶縁膜で保護さ
れているため、同一のエッチング工程において、ゲート
電極およびソース／ドレイン領域に至るシェアードコン
タクトホールおよび導電層に至るコンタクトホールを同
時に形成できる。そのため、保護膜を有するゲート電極
へ至るコンタクトホールの形成工程数の低減が可能とな
る。
電極と配線層とがともに第１および第２絶縁膜で保護さ
れているため、同一のエッチング工程において、ゲート
電極およびソース／ドレイン領域に至るシェアードコン
タクトホールおよび導電層に至るコンタクトホールを同
時に形成できる。そのため、保護膜を有するゲート電極
へ至るコンタクトホールの形成工程数の低減が可能とな
る。
【００３７】請求項８に記載の本発明における半導体装
置の製造方法は、主表面上に堆積した高融点金属膜と反
応して形成された第１高融点金属シリサイド膜をソース
／ドレイン領域のシリコン基板の表面に形成する工程
と、シリコン基板上に、シリコンを含む膜とこのシリコ
ンを含む膜の上に堆積した高融点金属膜と反応して形成
された第２高融点金属シリサイド膜を有するゲート電極
を形成する工程と、ゲート電極の表面を覆うように第１
絶縁膜を形成する工程と、第１絶縁膜および第１高融点
金属シリサイド膜を覆うように、所定のエッチング条件
におけるエッチング速度が第１絶縁膜より大きな第２絶
縁膜を形成する工程と、第２絶縁膜を貫通し、ソース／
ドレイン領域の表面に至るコンタクトホールを形成する
工程とを備えている。
置の製造方法は、主表面上に堆積した高融点金属膜と反
応して形成された第１高融点金属シリサイド膜をソース
／ドレイン領域のシリコン基板の表面に形成する工程
と、シリコン基板上に、シリコンを含む膜とこのシリコ
ンを含む膜の上に堆積した高融点金属膜と反応して形成
された第２高融点金属シリサイド膜を有するゲート電極
を形成する工程と、ゲート電極の表面を覆うように第１
絶縁膜を形成する工程と、第１絶縁膜および第１高融点
金属シリサイド膜を覆うように、所定のエッチング条件
におけるエッチング速度が第１絶縁膜より大きな第２絶
縁膜を形成する工程と、第２絶縁膜を貫通し、ソース／
ドレイン領域の表面に至るコンタクトホールを形成する
工程とを備えている。
【００３８】このような製造方法を用いることにより、
第２絶縁膜をエッチングする工程において、第１絶縁膜
が保護膜として機能するため、一方のソース／ドレイン
領域の上面に至るコンタクトホールは、第１絶縁膜に対
して自己整合的に形成される。そのため、コンタクトホ
ールがソース／ドレイン領域からゲート電極側にずれて
形成された場合にも、ゲート電極が第１絶縁膜により保
護される。その結果、微細化された半導体装置において
も歩留まりが向上する。
第２絶縁膜をエッチングする工程において、第１絶縁膜
が保護膜として機能するため、一方のソース／ドレイン
領域の上面に至るコンタクトホールは、第１絶縁膜に対
して自己整合的に形成される。そのため、コンタクトホ
ールがソース／ドレイン領域からゲート電極側にずれて
形成された場合にも、ゲート電極が第１絶縁膜により保
護される。その結果、微細化された半導体装置において
も歩留まりが向上する。
【００３９】また、第２高融点金属シリサイド膜が、た
とえば、チタンシリサイド膜またはコバルトシリサイド
膜のような、シリコンを含む膜とその上に堆積された高
融点金属膜とが反応して形成されたものであるため、堆
積されて形成されたタングステンシリサイド膜よりも低
抵抗化が図られたゲート電極が形成される。そのため、
ゲート電極の膜厚を小さくしても、所望の導電率を有す
るゲート電極が得られるため、さらに微細化された半導
体装置を製造することが可能となる。
とえば、チタンシリサイド膜またはコバルトシリサイド
膜のような、シリコンを含む膜とその上に堆積された高
融点金属膜とが反応して形成されたものであるため、堆
積されて形成されたタングステンシリサイド膜よりも低
抵抗化が図られたゲート電極が形成される。そのため、
ゲート電極の膜厚を小さくしても、所望の導電率を有す
るゲート電極が得られるため、さらに微細化された半導
体装置を製造することが可能となる。
【００４０】また、第１および第２高融点金属シリサイ
ド膜を別工程で形成することにより、それぞれを所望の
膜厚に制御することができる。
ド膜を別工程で形成することにより、それぞれを所望の
膜厚に制御することができる。
【００４１】請求項９に記載の本発明における半導体装
置の製造方法は、請求項８に記載の半導体装置の製造方
法において、ゲート電極を形成する工程の後、第１絶縁
膜を形成する工程の前に、第１絶縁膜の熱膨張率とゲー
ト電極を構成する材料の熱膨張率との中間の熱膨張率を
有する緩衝膜をゲート電極の表面に形成する工程をさら
に備えている。
置の製造方法は、請求項８に記載の半導体装置の製造方
法において、ゲート電極を形成する工程の後、第１絶縁
膜を形成する工程の前に、第１絶縁膜の熱膨張率とゲー
ト電極を構成する材料の熱膨張率との中間の熱膨張率を
有する緩衝膜をゲート電極の表面に形成する工程をさら
に備えている。
【００４２】このような製造方法を用いることにより、
トランジスタ領域に熱処理が加えられた場合、第１絶縁
膜とゲート電極との熱膨張率の相違に起因してゲート電
極に生じるストレスを緩和する緩衝膜を形成できる。そ
れにより、信頼性が良好なゲート電極を形成することが
可能となるため、歩留まりが向上した半導体装置を提供
することができる。
トランジスタ領域に熱処理が加えられた場合、第１絶縁
膜とゲート電極との熱膨張率の相違に起因してゲート電
極に生じるストレスを緩和する緩衝膜を形成できる。そ
れにより、信頼性が良好なゲート電極を形成することが
可能となるため、歩留まりが向上した半導体装置を提供
することができる。
【００４３】請求項１０に記載の本発明における半導体
装置の製造方法は、請求項９に記載の半導体装置の製造
方法において、ゲート電極として多結晶シリコン膜を含
む膜を形成し、第１絶縁膜としてシリコン窒化膜を形成
し、緩衝膜として多結晶シリコン膜と第１絶縁膜との間
にシリコン酸化膜を形成する。
装置の製造方法は、請求項９に記載の半導体装置の製造
方法において、ゲート電極として多結晶シリコン膜を含
む膜を形成し、第１絶縁膜としてシリコン窒化膜を形成
し、緩衝膜として多結晶シリコン膜と第１絶縁膜との間
にシリコン酸化膜を形成する。
【００４４】このような製造方法を用いることにより、
シリコン窒化膜と多結晶シリコン膜との中間の熱膨張率
であるシリコン酸化膜を用いることにより、緩衝膜の機
能が果たされる。また、シリコン酸化膜は、ゲート電極
を構成する多結晶シリコン膜の側面に熱酸化により形成
できるため、薄い緩衝膜を形成できる。そのため、ゲー
ト電極と保護膜との間に緩衝膜を有していても、微細化
された半導体装置を提供できる。
シリコン窒化膜と多結晶シリコン膜との中間の熱膨張率
であるシリコン酸化膜を用いることにより、緩衝膜の機
能が果たされる。また、シリコン酸化膜は、ゲート電極
を構成する多結晶シリコン膜の側面に熱酸化により形成
できるため、薄い緩衝膜を形成できる。そのため、ゲー
ト電極と保護膜との間に緩衝膜を有していても、微細化
された半導体装置を提供できる。
【００４５】請求項１１に記載の本発明における半導体
装置の製造方法は、請求項９または１０に記載の半導体
装置の製造方法において、第１絶縁膜としてシリコン窒
化膜を形成し、緩衝膜として第１高融点金属シリサイド
膜と第１絶縁膜との間にシリコン酸化膜を形成する。こ
のような製造方法を用いることにより、シリコン酸化膜
で緩衝膜を形成するため、既存の製造方法を用いること
ができる。
装置の製造方法は、請求項９または１０に記載の半導体
装置の製造方法において、第１絶縁膜としてシリコン窒
化膜を形成し、緩衝膜として第１高融点金属シリサイド
膜と第１絶縁膜との間にシリコン酸化膜を形成する。こ
のような製造方法を用いることにより、シリコン酸化膜
で緩衝膜を形成するため、既存の製造方法を用いること
ができる。
【００４６】請求項１２に記載の本発明における半導体
装置の製造方法は、請求項８〜１１のいずれかに記載の
半導体装置の製造方法において、ゲート電極上面および
ソース／ドレイン領域の他方の上面とを露出させるよう
に、第１および第２絶縁膜を除去するシェアードコンタ
クトホールを形成する工程をさらに備えている。
装置の製造方法は、請求項８〜１１のいずれかに記載の
半導体装置の製造方法において、ゲート電極上面および
ソース／ドレイン領域の他方の上面とを露出させるよう
に、第１および第２絶縁膜を除去するシェアードコンタ
クトホールを形成する工程をさらに備えている。
【００４７】このような製造方法を用いることにより、
一方のソース／ドレイン領域の上面に至るように、第１
絶縁膜に自己整合的にコンタクトホールが形成できると
ともに、他のソース／ドレイン領域およびゲート電極に
至るようにシェアードコンタクトホールを形成できる。
一方のソース／ドレイン領域の上面に至るように、第１
絶縁膜に自己整合的にコンタクトホールが形成できると
ともに、他のソース／ドレイン領域およびゲート電極に
至るようにシェアードコンタクトホールを形成できる。
【００４８】請求項１３に記載の本発明における半導体
装置の製造方法は、請求項１２に記載の半導体装置の製
造方法において、シェアードコンタクトホールを形成す
る工程において、このシェアードコンタクトホールが形
成される領域の第１および第２絶縁膜の全てを除去す
る。
装置の製造方法は、請求項１２に記載の半導体装置の製
造方法において、シェアードコンタクトホールを形成す
る工程において、このシェアードコンタクトホールが形
成される領域の第１および第２絶縁膜の全てを除去す
る。
【００４９】このような製造方法を用いることにより、
シェアードコンタクトホールの底に一部第１絶縁膜が残
存するものに比較して、ゲート電極とコンタクトホール
に埋め込まれるコンタクトプラグとの接触面積を大きく
できる。そのため、コンタクトプラグの径を小さくでき
る。その結果、トランジスタ構造をさらに微細化できる
ため、半導体装置をさらに微細化できる。
シェアードコンタクトホールの底に一部第１絶縁膜が残
存するものに比較して、ゲート電極とコンタクトホール
に埋め込まれるコンタクトプラグとの接触面積を大きく
できる。そのため、コンタクトプラグの径を小さくでき
る。その結果、トランジスタ構造をさらに微細化できる
ため、半導体装置をさらに微細化できる。
【００５０】請求項１４に記載の本発明における半導体
装置の製造方法は、請求項１２または１３に記載の半導
体装置の製造方法において、シェアードコンタクトホー
ルを形成する工程において、第１および第２絶縁膜とに
覆われた導電層に向かって、この導電層の表面を露出さ
せるようなコンタクトホールを第１および第２導電層に
さらに形成する。
装置の製造方法は、請求項１２または１３に記載の半導
体装置の製造方法において、シェアードコンタクトホー
ルを形成する工程において、第１および第２絶縁膜とに
覆われた導電層に向かって、この導電層の表面を露出さ
せるようなコンタクトホールを第１および第２導電層に
さらに形成する。
【００５１】このような製造方法を用いることにより、
ゲート電極およびソース／ドレイン領域の上面に至るシ
ェアードコンタクトホール、および、導電層に至るコン
タクトホールを同時に形成できるため、半導体装置の製
造工程数の低減が可能となる。
ゲート電極およびソース／ドレイン領域の上面に至るシ
ェアードコンタクトホール、および、導電層に至るコン
タクトホールを同時に形成できるため、半導体装置の製
造工程数の低減が可能となる。
【００５２】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。
基づいて説明する。
【００５３】（実施の形態１）まず、本実施の形態にお
ける半導体装置の構造を、図１を用いて説明する。本実
施の形態の半導体装置は、分離酸化膜２によって分離さ
れた素子形成領域のシリコン基板１にソース／ドレイン
領域１０，１１が形成されている。ソース／ドレイン領
域１０，１１のシリコン基板１の表面には、コバルトシ
リサイド膜１３が形成されている。
ける半導体装置の構造を、図１を用いて説明する。本実
施の形態の半導体装置は、分離酸化膜２によって分離さ
れた素子形成領域のシリコン基板１にソース／ドレイン
領域１０，１１が形成されている。ソース／ドレイン領
域１０，１１のシリコン基板１の表面には、コバルトシ
リサイド膜１３が形成されている。
【００５４】また、ソース／ドレイン領域１０，１１の
間のシリコン基板１上には、ゲート絶縁膜であるシリコ
ン酸化膜４を介して、多結晶シリコン膜３およびコバル
トシリサイド膜１２から形成されたゲート電極３１２
が、コバルトシリサイド膜１２を上側に位置するように
形成されている。また、ゲート電極３１２の上面を覆う
ようにシリコン窒化膜７が形成されている。ゲート電極
３１２の側面には、側壁シリコン窒化膜９が形成されて
いる。また、分離酸化膜２の上には、多結晶シリコン膜
３およびコバルトシリサイド膜１２からなるポリサイド
構造の配線層１２３が、コバルトシリサイド膜１２を上
側に位置するように形成されている。
間のシリコン基板１上には、ゲート絶縁膜であるシリコ
ン酸化膜４を介して、多結晶シリコン膜３およびコバル
トシリサイド膜１２から形成されたゲート電極３１２
が、コバルトシリサイド膜１２を上側に位置するように
形成されている。また、ゲート電極３１２の上面を覆う
ようにシリコン窒化膜７が形成されている。ゲート電極
３１２の側面には、側壁シリコン窒化膜９が形成されて
いる。また、分離酸化膜２の上には、多結晶シリコン膜
３およびコバルトシリサイド膜１２からなるポリサイド
構造の配線層１２３が、コバルトシリサイド膜１２を上
側に位置するように形成されている。
【００５５】また、シリコン窒化膜７、側壁シリコン窒
化膜９およびコバルトシリサイド膜１３の一部ならび分
離酸化膜２および配線層１２３を覆うようにＮＳＧ膜１
４が形成されている。ＮＳＧ膜１４を覆うようにシリコ
ン窒化膜１５が形成されている。シリコン窒化膜１５を
覆うようにＢＰＳＧ膜１６が形成されている。
化膜９およびコバルトシリサイド膜１３の一部ならび分
離酸化膜２および配線層１２３を覆うようにＮＳＧ膜１
４が形成されている。ＮＳＧ膜１４を覆うようにシリコ
ン窒化膜１５が形成されている。シリコン窒化膜１５を
覆うようにＢＰＳＧ膜１６が形成されている。
【００５６】また、ＢＰＳＧ膜１６、シリコン窒化膜１
５、ＮＳＧ膜１４を貫通して、ソース／ドレイン領域１
０，１１の一方の上面に至るコンタクトホール３１が形
成されている。また、ＢＰＳＧ膜１６、シリコン窒化膜
１５、ＮＳＧ膜１４を貫通して、他方のソース／ドレイ
ン領域１０，１１の上面に至るコンタクトホール３２が
形成されている。さらに、ＢＰＳＧ膜１６、シリコン窒
化膜１５、ＮＳＧ膜１４を貫通して、分離酸化膜２の上
に形成された配線層１２３の上面に至るコンタクトホー
ル３３が形成されている。このコンタクトホール３１，
３２，３３には、ソース／ドレイン領域１０，１１およ
び配線層１２３のぞれぞれが他の導電層と接続できるよ
うに、導電性のコンタクトプラグ３１ａ，３２ａ，３３
ａが埋め込まれている。
５、ＮＳＧ膜１４を貫通して、ソース／ドレイン領域１
０，１１の一方の上面に至るコンタクトホール３１が形
成されている。また、ＢＰＳＧ膜１６、シリコン窒化膜
１５、ＮＳＧ膜１４を貫通して、他方のソース／ドレイ
ン領域１０，１１の上面に至るコンタクトホール３２が
形成されている。さらに、ＢＰＳＧ膜１６、シリコン窒
化膜１５、ＮＳＧ膜１４を貫通して、分離酸化膜２の上
に形成された配線層１２３の上面に至るコンタクトホー
ル３３が形成されている。このコンタクトホール３１，
３２，３３には、ソース／ドレイン領域１０，１１およ
び配線層１２３のぞれぞれが他の導電層と接続できるよ
うに、導電性のコンタクトプラグ３１ａ，３２ａ，３３
ａが埋め込まれている。
【００５７】このような構造にすることにより、ゲート
電極３１２が所定のエッチン条件におけるエッチング速
度がＮＳＧ膜１４より大きなシリコン窒化膜７により覆
われているため、シリコン窒化膜７および側壁窒化膜９
に対して自己整合的に、ソース／ドレイン領域１０，１
１の一方の上面に至るコンタクトホール３１を形成する
ことができる。そのため、多少コンタクトホール３１の
形成位置がゲート電極３１２側にずれても、ゲート電極
３１２はシリコン窒化膜７および側壁窒化膜９により保
護される。そのため、トランジスタの構造を微細化して
も、現状のアライメント精度で半導体装置を形成でき
る。
電極３１２が所定のエッチン条件におけるエッチング速
度がＮＳＧ膜１４より大きなシリコン窒化膜７により覆
われているため、シリコン窒化膜７および側壁窒化膜９
に対して自己整合的に、ソース／ドレイン領域１０，１
１の一方の上面に至るコンタクトホール３１を形成する
ことができる。そのため、多少コンタクトホール３１の
形成位置がゲート電極３１２側にずれても、ゲート電極
３１２はシリコン窒化膜７および側壁窒化膜９により保
護される。そのため、トランジスタの構造を微細化して
も、現状のアライメント精度で半導体装置を形成でき
る。
【００５８】また、本実施の形態においては、ゲート電
極３１２を構成する高融点金属シリサイド膜が、コバル
トシリサイド膜１２で形成されているため、多結晶シリ
コン膜３に含まれる不純物の吸い上げ現象がタングステ
ンシリサイド膜を含む高融点金属シリサイド膜よりも小
さい。そのため、高融点金属シリサイド膜と多結晶シリ
コン膜との境界面に空乏層が形成されることが抑制され
る。それにより、ゲート電極３１２が低抵抗化されるた
め、ゲート電極３１２の膜幅および膜厚を小さくでき
る。その結果、微細化されるとともに、低抵抗化が図ら
れたゲート電極３１２を有する半導体装置を製造するこ
とが可能となる。
極３１２を構成する高融点金属シリサイド膜が、コバル
トシリサイド膜１２で形成されているため、多結晶シリ
コン膜３に含まれる不純物の吸い上げ現象がタングステ
ンシリサイド膜を含む高融点金属シリサイド膜よりも小
さい。そのため、高融点金属シリサイド膜と多結晶シリ
コン膜との境界面に空乏層が形成されることが抑制され
る。それにより、ゲート電極３１２が低抵抗化されるた
め、ゲート電極３１２の膜幅および膜厚を小さくでき
る。その結果、微細化されるとともに、低抵抗化が図ら
れたゲート電極３１２を有する半導体装置を製造するこ
とが可能となる。
【００５９】次に、本発明の実施の形態１における半導
体装置の製造方法を、図１〜図１３を用いて説明する。
本実施の形態における半導体装置の製造方法は、まず、
P型のシリコン基板１上に素子形成領域を分離するため
の分離酸化膜２を形成する。次に、素子形成領域に膜厚
１５ｎｍの酸化膜を形成した後、酸化膜を保護膜とし
て、素子形成領域にウェル形成のための不純物注入を行
う。
体装置の製造方法を、図１〜図１３を用いて説明する。
本実施の形態における半導体装置の製造方法は、まず、
P型のシリコン基板１上に素子形成領域を分離するため
の分離酸化膜２を形成する。次に、素子形成領域に膜厚
１５ｎｍの酸化膜を形成した後、酸化膜を保護膜とし
て、素子形成領域にウェル形成のための不純物注入を行
う。
【００６０】その後、素子形成領域上の酸化膜をウェッ
トエッチングにより除去する。次に、素子形成領域にゲ
ート絶縁膜となる、たとえば、膜厚３ｎｍのシリコン酸
化膜４を形成する。その後、シリコン酸化膜４の上に膜
厚２００ｎｍの多結晶シリコン膜３を形成する。次に、
多結晶シリコン膜３の上に膜厚１０ｎｍのコバルト膜５
を形成し、図２に示す状態とする。
トエッチングにより除去する。次に、素子形成領域にゲ
ート絶縁膜となる、たとえば、膜厚３ｎｍのシリコン酸
化膜４を形成する。その後、シリコン酸化膜４の上に膜
厚２００ｎｍの多結晶シリコン膜３を形成する。次に、
多結晶シリコン膜３の上に膜厚１０ｎｍのコバルト膜５
を形成し、図２に示す状態とする。
【００６１】次に、図３に示すように、条件温度４５０
℃で約３０秒の間、ランプアニールを施し、ＣOｘＳｉ
ｙ、すなわち、コバルトシリサイド膜６を形成した後、
未反応のコバルト膜５を除去する。次に、コバルトシリ
サイド膜６の上に、絶縁膜、たとえば、シリコン窒化膜
７を堆積した後、シリコン窒化膜７の上にレジスト膜８
のパターン形成を行い、図４に示す状態とする。その
後、レジスト膜８をマスクとしてゲート酸化膜となるシ
リコン酸化膜４が露出するまでエッチングを行う。その
後、レジスト膜８を除去し、図５に示すようなシリコン
酸化膜４を形成する。また、上記の図４の状態から図５
の状態へのエッチング工程は、コバルトシリサイド膜６
が露出するまでエッチングを行なった後、レジスト膜８
を除去し、シリコン窒化膜７をハードマスクとしてシリ
コン酸化膜４が露出するまでエッチングを行い、図５に
示すように、シリコン酸化膜４を露出させてもよい。
℃で約３０秒の間、ランプアニールを施し、ＣOｘＳｉ
ｙ、すなわち、コバルトシリサイド膜６を形成した後、
未反応のコバルト膜５を除去する。次に、コバルトシリ
サイド膜６の上に、絶縁膜、たとえば、シリコン窒化膜
７を堆積した後、シリコン窒化膜７の上にレジスト膜８
のパターン形成を行い、図４に示す状態とする。その
後、レジスト膜８をマスクとしてゲート酸化膜となるシ
リコン酸化膜４が露出するまでエッチングを行う。その
後、レジスト膜８を除去し、図５に示すようなシリコン
酸化膜４を形成する。また、上記の図４の状態から図５
の状態へのエッチング工程は、コバルトシリサイド膜６
が露出するまでエッチングを行なった後、レジスト膜８
を除去し、シリコン窒化膜７をハードマスクとしてシリ
コン酸化膜４が露出するまでエッチングを行い、図５に
示すように、シリコン酸化膜４を露出させてもよい。
【００６２】次に、図６に示すように、ソース／ドレイ
ン領域１０を形成するための不純物注入を行った後、図
７に示すように、側壁絶縁膜、例えば、シリコン窒化膜
からなる側壁シリコン窒化膜９を形成しする。その後、
さらに、ソース／ドレイン領域１１を形成するための不
純物注入を行い、ＬＤＤ構造を形成する。
ン領域１０を形成するための不純物注入を行った後、図
７に示すように、側壁絶縁膜、例えば、シリコン窒化膜
からなる側壁シリコン窒化膜９を形成しする。その後、
さらに、ソース／ドレイン領域１１を形成するための不
純物注入を行い、ＬＤＤ構造を形成する。
【００６３】次に、注入不純物を活性化させるための処
理を行なった後、膜厚８ｎｍのコバルト膜を堆積させ、
温度条件４５０℃で３０秒の間、ランプアニールを施し
て、図８に示すように、コバルトシリサイド膜６ａを形
成した後、未反応のコバルト膜を除去する。
理を行なった後、膜厚８ｎｍのコバルト膜を堆積させ、
温度条件４５０℃で３０秒の間、ランプアニールを施し
て、図８に示すように、コバルトシリサイド膜６ａを形
成した後、未反応のコバルト膜を除去する。
【００６４】次に、図９に示すように、温度条件９００
℃で３０秒の間ランプアニールを施し、コバルトシリサ
イド膜６，６ａをそれぞれ、低抵抗化が図られたコバル
トシリサイド膜１２，１３に変化させる。それにより、
多結晶シリコン膜３およびコバルトシリサイド膜１２か
らなるポリサイド構造のゲート電極３１２ならびにコン
タクト抵抗の低減が図られたソース／ドレイン領域１
０，１１が形成される。
℃で３０秒の間ランプアニールを施し、コバルトシリサ
イド膜６，６ａをそれぞれ、低抵抗化が図られたコバル
トシリサイド膜１２，１３に変化させる。それにより、
多結晶シリコン膜３およびコバルトシリサイド膜１２か
らなるポリサイド構造のゲート電極３１２ならびにコン
タクト抵抗の低減が図られたソース／ドレイン領域１
０，１１が形成される。
【００６５】次に、シリコン基板１の全表面を覆うよう
に、ＮＳＧ膜１４を形成する。その後、ＮＳＧ膜１４の
上にシリコン窒化膜１５を形成する。次に、シリコン窒
化膜１５の上にＢＰＳＧ膜１６を形成する。その後、Ｃ
ＭＰ法を用いてＢＰＳＧ膜１６の表面の平坦化を行い、
図１０に示すような状態とする。
に、ＮＳＧ膜１４を形成する。その後、ＮＳＧ膜１４の
上にシリコン窒化膜１５を形成する。次に、シリコン窒
化膜１５の上にＢＰＳＧ膜１６を形成する。その後、Ｃ
ＭＰ法を用いてＢＰＳＧ膜１６の表面の平坦化を行い、
図１０に示すような状態とする。
【００６６】次に、ソース／ドレイン領域１０，１１に
至るコンタクトホール３１，３２を形成するために、図
１１に示すように、レジスト膜１７のパターン形成を行
った後、シリコン窒化膜１５が露出するまでエッチング
を行う。このとき、シリコン窒化膜１５はエッチングス
トッパーとして機能する。
至るコンタクトホール３１，３２を形成するために、図
１１に示すように、レジスト膜１７のパターン形成を行
った後、シリコン窒化膜１５が露出するまでエッチング
を行う。このとき、シリコン窒化膜１５はエッチングス
トッパーとして機能する。
【００６７】次に、図１２に示すように、シリコン窒化
膜１５、ＮＳＧ膜１４を順次エッチングするようにコン
タクトホール３１，３２さらに掘り下げ、コバルトシリ
サイド膜１３の表面を露出させる。このとき、コンタク
トホール３１は、シリコン窒化膜７および側壁窒化膜９
に対して自己整合的に形成される、すなわち、シリコン
窒化膜７および側壁絶縁膜９がエッチングストッパーと
して機能し、コバルトシリサイド膜１２はエッチングさ
れないように保護されている。
膜１５、ＮＳＧ膜１４を順次エッチングするようにコン
タクトホール３１，３２さらに掘り下げ、コバルトシリ
サイド膜１３の表面を露出させる。このとき、コンタク
トホール３１は、シリコン窒化膜７および側壁窒化膜９
に対して自己整合的に形成される、すなわち、シリコン
窒化膜７および側壁絶縁膜９がエッチングストッパーと
して機能し、コバルトシリサイド膜１２はエッチングさ
れないように保護されている。
【００６８】次に、他のゲート電極３１２およびソース
／ドレイン領域１０，１１に至るコンタクトホール３
１，３２の形成の後に、ＢＰＳＧ膜１６、シリコン窒化
膜１５およびＮＳＧ膜１４を順次エッチングすることに
よって、他の配線層１２３に至るコンタクトホール３３
を形成し、図１３に示すような状態とする。その後、ソ
ース／ドレイン領域１０，１１に至るように、コンタク
トホール３１，３２，３３にコンタクトプラグ３１ａ，
３２ａ，３３ａを埋め込むことによって、図１に示すよ
うな構造の半導体装置とする。
／ドレイン領域１０，１１に至るコンタクトホール３
１，３２の形成の後に、ＢＰＳＧ膜１６、シリコン窒化
膜１５およびＮＳＧ膜１４を順次エッチングすることに
よって、他の配線層１２３に至るコンタクトホール３３
を形成し、図１３に示すような状態とする。その後、ソ
ース／ドレイン領域１０，１１に至るように、コンタク
トホール３１，３２，３３にコンタクトプラグ３１ａ，
３２ａ，３３ａを埋め込むことによって、図１に示すよ
うな構造の半導体装置とする。
【００６９】上記のような方法でコンタクトホール３１
を形成すると、コンタクトホール３１が、本来形成され
るべき位置からずれて形成され、図１３に示すように、
ゲート電極３１２上に形成された場合においても、ゲー
ト電極３１２の上面および側面を覆うようにシリコン窒
化膜７および側壁窒化膜9が存在するため、側壁シリコ
ン窒化膜９およびシリコン窒化膜７に対して自己整合的
にコンタクトホール３１が形成される。それにより、コ
ンタクトホール３１にコンタクトプラグ３１ａが埋め込
まれた場合に、ソースド／レイン領域１１とゲート電極
３１２とが短絡することが抑制される。その結果、コン
タクトホール３１の形成時における形成誤差を考慮する
ことなく、コンタクトホール３１を形成できるため、半
導体装置を微細化することが可能となる。
を形成すると、コンタクトホール３１が、本来形成され
るべき位置からずれて形成され、図１３に示すように、
ゲート電極３１２上に形成された場合においても、ゲー
ト電極３１２の上面および側面を覆うようにシリコン窒
化膜７および側壁窒化膜9が存在するため、側壁シリコ
ン窒化膜９およびシリコン窒化膜７に対して自己整合的
にコンタクトホール３１が形成される。それにより、コ
ンタクトホール３１にコンタクトプラグ３１ａが埋め込
まれた場合に、ソースド／レイン領域１１とゲート電極
３１２とが短絡することが抑制される。その結果、コン
タクトホール３１の形成時における形成誤差を考慮する
ことなく、コンタクトホール３１を形成できるため、半
導体装置を微細化することが可能となる。
【００７０】また、ゲート電極３１２上には、コバルト
シリサイド膜１２が形成されているため、タングステン
シリサイド膜でポリサイド構造を形成したゲート電極の
場合のように、不純物の吸い上げ現象が発生することが
抑制される。その結果、多結晶シリコン膜と高融点金属
シリサイド膜との境界面において空乏層が形成されるこ
とが抑制されるため、ゲート電極３１２の抵抗の低減が
図られる。
シリサイド膜１２が形成されているため、タングステン
シリサイド膜でポリサイド構造を形成したゲート電極の
場合のように、不純物の吸い上げ現象が発生することが
抑制される。その結果、多結晶シリコン膜と高融点金属
シリサイド膜との境界面において空乏層が形成されるこ
とが抑制されるため、ゲート電極３１２の抵抗の低減が
図られる。
【００７１】さらに、上記本実施の形態における半導体
装置の製造方法によれば、ゲート電極３１２およびソー
ス／ドレイン領域１０，１１上へのコバルト膜の堆積工
程は別々に行われるため、コバルトシリサイド膜１２，
１３の膜厚をそれぞれの用途に適合した膜厚に形成でき
る。たとえば、コバルトシリサイド膜１２はゲート電極
３１２を形成するためのエッチングに耐えられる程度の
膜厚に形成すればよい。また、コバルトシリサイド膜１
３は、ソース／ドレイン領域１０の深さよりコバルトシ
リサイド膜１３の膜厚が大きくなることによって、ウェ
ル領域にコバルトシリサイド膜１３が接触することがな
いようにする膜厚、すなわち、ソース／ドレイン領域１
０，１１とウェル領域との間に接合リーク電流が生じる
ことがないような程度の膜厚に設定すればよい。
装置の製造方法によれば、ゲート電極３１２およびソー
ス／ドレイン領域１０，１１上へのコバルト膜の堆積工
程は別々に行われるため、コバルトシリサイド膜１２，
１３の膜厚をそれぞれの用途に適合した膜厚に形成でき
る。たとえば、コバルトシリサイド膜１２はゲート電極
３１２を形成するためのエッチングに耐えられる程度の
膜厚に形成すればよい。また、コバルトシリサイド膜１
３は、ソース／ドレイン領域１０の深さよりコバルトシ
リサイド膜１３の膜厚が大きくなることによって、ウェ
ル領域にコバルトシリサイド膜１３が接触することがな
いようにする膜厚、すなわち、ソース／ドレイン領域１
０，１１とウェル領域との間に接合リーク電流が生じる
ことがないような程度の膜厚に設定すればよい。
【００７２】なお、多結晶シリコン３はドープドポリシ
リコンでもノンドープドポリシリコンでも同様の効果が
得られる。ただし、ノンドープドポリシリコンを使用す
る場合、低抵抗化のための処理、たとえば、注入工程の
追加などが必要となる。
リコンでもノンドープドポリシリコンでも同様の効果が
得られる。ただし、ノンドープドポリシリコンを使用す
る場合、低抵抗化のための処理、たとえば、注入工程の
追加などが必要となる。
【００７３】また、本実施の形態では、層間絶縁膜をＮ
ＳＧ膜１４、シリコン窒化膜１５およびＢＰＳＧ膜１６
で形成したが、層間絶縁膜の構造は他の構造であって
も、上記の効果に影響を与えることはない。
ＳＧ膜１４、シリコン窒化膜１５およびＢＰＳＧ膜１６
で形成したが、層間絶縁膜の構造は他の構造であって
も、上記の効果に影響を与えることはない。
【００７４】また、本実施の形態では、ゲート電極の保
護膜としてシリコン窒化膜７および側壁窒化膜９を用い
たが、ＮＳＧ膜とのエッチング速度を大きくすることが
できる材料であれば他の材料であってもよい。また、シ
リコン窒化膜１５も、ＢＰＳＧ膜１６とのエッチング速
度を大きくとることができるものであれば、他の材料で
あってもよい。
護膜としてシリコン窒化膜７および側壁窒化膜９を用い
たが、ＮＳＧ膜とのエッチング速度を大きくすることが
できる材料であれば他の材料であってもよい。また、シ
リコン窒化膜１５も、ＢＰＳＧ膜１６とのエッチング速
度を大きくとることができるものであれば、他の材料で
あってもよい。
【００７５】また、ソース／ドレイン領域１１に向かっ
て自己整合的に形成されるコンタクトホール３１と配線
層１２３に向かって形成されるコンタクトホール３３の
形成との順番が逆になっても、上記と同様の効果を得る
ことができる。
て自己整合的に形成されるコンタクトホール３１と配線
層１２３に向かって形成されるコンタクトホール３３の
形成との順番が逆になっても、上記と同様の効果を得る
ことができる。
【００７６】（実施の形態２）次に、本実施の形態にお
ける半導体装置の構造を、図１４を用いて説明する。本
実施の形態における半導体装置は、実施の形態１におい
て図１を用いて示した半導体装置の構造に加えて、シリ
コン窒化膜７とゲート電極３１２を構成する多結晶シリ
コン膜３との間に、シリコン酸化膜７の熱膨張率と多結
晶シリコン膜３の熱膨張率との中間の熱膨張率を有する
ことにより緩衝膜となるシリコン酸化膜１９をさらに備
えている。また、シリコン窒化膜７とコバルトシリサイ
ド膜１２との間に、シリコン酸化膜７の熱膨張率とコバ
ルトシリサイド膜１２の熱膨張率との中間の熱膨張率を
有することにより緩衝膜となるシリコン酸化膜１８が形
成されている。
ける半導体装置の構造を、図１４を用いて説明する。本
実施の形態における半導体装置は、実施の形態１におい
て図１を用いて示した半導体装置の構造に加えて、シリ
コン窒化膜７とゲート電極３１２を構成する多結晶シリ
コン膜３との間に、シリコン酸化膜７の熱膨張率と多結
晶シリコン膜３の熱膨張率との中間の熱膨張率を有する
ことにより緩衝膜となるシリコン酸化膜１９をさらに備
えている。また、シリコン窒化膜７とコバルトシリサイ
ド膜１２との間に、シリコン酸化膜７の熱膨張率とコバ
ルトシリサイド膜１２の熱膨張率との中間の熱膨張率を
有することにより緩衝膜となるシリコン酸化膜１８が形
成されている。
【００７７】このような構造にすることにより、半導体
装置の製造工程において、トランジスタ領域に熱処理が
加えられた場合、シリコン窒化膜７とコバルトシリサイ
ド膜１２、および、シリコン窒化膜７と多結晶シリコン
膜３との熱膨張率の相違に起因してゲート電極３１２に
生じる物理的ストレスを緩衝膜が緩和することができ
る。それにより、ゲート電極３１２の信頼性が良好とな
るため、半導体装置の歩留まりを向上させることが可能
となる。
装置の製造工程において、トランジスタ領域に熱処理が
加えられた場合、シリコン窒化膜７とコバルトシリサイ
ド膜１２、および、シリコン窒化膜７と多結晶シリコン
膜３との熱膨張率の相違に起因してゲート電極３１２に
生じる物理的ストレスを緩衝膜が緩和することができ
る。それにより、ゲート電極３１２の信頼性が良好とな
るため、半導体装置の歩留まりを向上させることが可能
となる。
【００７８】また、シリコン窒化膜７と多結晶シリコン
膜３との中間の熱膨張率であるシリコン酸化膜１８を用
いることにより、緩衝膜の機能が果たされるが、シリコ
ン酸化膜１８は、ゲート電極３１２を構成する多結晶シ
リコン膜３の側面を熱酸化することにより形成できるた
め、薄い緩衝膜を形成できる。そのため、微細化された
半導体装置のゲート電極３１２と保護膜であるシリコン
窒化膜７との間に形成される緩衝膜の形成方法に適して
いる。また、緩衝膜を酸化膜で形成することにより、既
存の製造方法を用いることができる。
膜３との中間の熱膨張率であるシリコン酸化膜１８を用
いることにより、緩衝膜の機能が果たされるが、シリコ
ン酸化膜１８は、ゲート電極３１２を構成する多結晶シ
リコン膜３の側面を熱酸化することにより形成できるた
め、薄い緩衝膜を形成できる。そのため、微細化された
半導体装置のゲート電極３１２と保護膜であるシリコン
窒化膜７との間に形成される緩衝膜の形成方法に適して
いる。また、緩衝膜を酸化膜で形成することにより、既
存の製造方法を用いることができる。
【００７９】次に、本発明の実施の形態２における半導
体装置の製造方法を、図１４〜図１８を用いて説明す
る。本実施の形態の半導体装置の製造方法は、まず、図
３に示す状態までは、実施の形態１と同様の工程を行な
う。
体装置の製造方法を、図１４〜図１８を用いて説明す
る。本実施の形態の半導体装置の製造方法は、まず、図
３に示す状態までは、実施の形態１と同様の工程を行な
う。
【００８０】次に、コバルトシリサイド膜６の上に、Ｔ
ＥＯＳ（Tetra Etyle Orthro Silicate）から形成さ
れるシリコン酸化膜１８を形成する。その後、シリコン
酸化膜１８の上にシリコン窒化膜７を形成する。
ＥＯＳ（Tetra Etyle Orthro Silicate）から形成さ
れるシリコン酸化膜１８を形成する。その後、シリコン
酸化膜１８の上にシリコン窒化膜７を形成する。
【００８１】次に、図１５に示すように、レジスト膜８
をパターン形成し、これをマスクとして、ゲート絶縁膜
となるシリコン酸化膜４の表面が露出するようにエッチ
ングを行う。その後、レジスト膜８を除去し、ゲート電
極３１２を形成し図１６のような状態とするか、もしく
は、コバルトシリサイド膜６が露出するまでエッチング
を行なった後、レジスト膜８を除去し、シリコン窒化膜
７および酸化膜１８をマスクにゲート電極となるシリコ
ン酸化膜４が露出するまでエッチングを行ってゲート電
極を形成し、図１６に示すような状態とする。次に、図
１７に示すように、熱酸化処理を行い、多結晶シリコン
３側壁に側壁酸化膜１９を形成する。次に、実施の形態
１において、図６〜図９で示す工程と同様に工程で、ソ
ース／ドレイン領域１０，１１および多結晶シリコン膜
３の上にコバルトシリサイド膜１３，１２を形成する。
その後、実施の形態１において図１０で示す工程と同様
に、ＮＳＧ膜１４、シリコン窒化膜１５およびＢＰＳＧ
膜１６を形成する。次に、実施の形態１で図１１〜図１
３に示す工程と同様に、ソース／ドレイン領域１１上の
コバルトシリサイド膜１３および配線層１２３上のコバ
ルトシリサイド膜１２に至るコンタクトホール３１，３
２，３３をそれぞれ形成するために、ＢＰＳＧ膜１１
６、シリサイド窒化膜１５、ＮＳＧ膜１４をコバルトシ
リサイド膜１２，１３の表面が露出するまで順次エッチ
ングし、図１８に示すような状態とする。その後、コン
タクトホール３１，３２，３３を埋め込むように、コン
タクトプラグ３１ａ，３２ａ，３３ａを形成し、図１４
に示す状態とする。
をパターン形成し、これをマスクとして、ゲート絶縁膜
となるシリコン酸化膜４の表面が露出するようにエッチ
ングを行う。その後、レジスト膜８を除去し、ゲート電
極３１２を形成し図１６のような状態とするか、もしく
は、コバルトシリサイド膜６が露出するまでエッチング
を行なった後、レジスト膜８を除去し、シリコン窒化膜
７および酸化膜１８をマスクにゲート電極となるシリコ
ン酸化膜４が露出するまでエッチングを行ってゲート電
極を形成し、図１６に示すような状態とする。次に、図
１７に示すように、熱酸化処理を行い、多結晶シリコン
３側壁に側壁酸化膜１９を形成する。次に、実施の形態
１において、図６〜図９で示す工程と同様に工程で、ソ
ース／ドレイン領域１０，１１および多結晶シリコン膜
３の上にコバルトシリサイド膜１３，１２を形成する。
その後、実施の形態１において図１０で示す工程と同様
に、ＮＳＧ膜１４、シリコン窒化膜１５およびＢＰＳＧ
膜１６を形成する。次に、実施の形態１で図１１〜図１
３に示す工程と同様に、ソース／ドレイン領域１１上の
コバルトシリサイド膜１３および配線層１２３上のコバ
ルトシリサイド膜１２に至るコンタクトホール３１，３
２，３３をそれぞれ形成するために、ＢＰＳＧ膜１１
６、シリサイド窒化膜１５、ＮＳＧ膜１４をコバルトシ
リサイド膜１２，１３の表面が露出するまで順次エッチ
ングし、図１８に示すような状態とする。その後、コン
タクトホール３１，３２，３３を埋め込むように、コン
タクトプラグ３１ａ，３２ａ，３３ａを形成し、図１４
に示す状態とする。
【００８２】このような製造方法を用いれば、実施の形
態1で得られる半導体装置を微細化および低抵抗化でき
るという効果にとともに、ゲート電極３１２とシリコン
窒化膜７との間に、コバルトシリサイド膜１２とシリコ
ン窒化膜７との中間の熱膨張率を有することにより緩衝
膜として機能するシリコン酸化膜１８を形成できる。そ
のため、コバルトシリサイド膜１２とシリコン窒化膜７
との熱膨張率の相違に起因して生じるシリコン窒化膜７
がゲート電極３１２へ与える物理的ストレスの緩和を行
うことができる。また、ゲート電極３１２と側壁シリコ
ン窒化膜９との間に、多結晶シリコン膜３とシ側壁リコ
ン窒化膜９との中間の熱膨張率を有することにより緩衝
膜として機能する側壁シリコン酸化膜１９を形成するこ
とで、多結晶シリコン膜３と側壁シリコン窒化膜９との
熱膨張率の相違に起因して生じる、側壁シリコン窒化膜
９がゲート電極３１２へ与える物理的ストレスの緩和を
行うことができる。
態1で得られる半導体装置を微細化および低抵抗化でき
るという効果にとともに、ゲート電極３１２とシリコン
窒化膜７との間に、コバルトシリサイド膜１２とシリコ
ン窒化膜７との中間の熱膨張率を有することにより緩衝
膜として機能するシリコン酸化膜１８を形成できる。そ
のため、コバルトシリサイド膜１２とシリコン窒化膜７
との熱膨張率の相違に起因して生じるシリコン窒化膜７
がゲート電極３１２へ与える物理的ストレスの緩和を行
うことができる。また、ゲート電極３１２と側壁シリコ
ン窒化膜９との間に、多結晶シリコン膜３とシ側壁リコ
ン窒化膜９との中間の熱膨張率を有することにより緩衝
膜として機能する側壁シリコン酸化膜１９を形成するこ
とで、多結晶シリコン膜３と側壁シリコン窒化膜９との
熱膨張率の相違に起因して生じる、側壁シリコン窒化膜
９がゲート電極３１２へ与える物理的ストレスの緩和を
行うことができる。
【００８３】また、本実施の形態では、ゲート電極３１
２の上側と側壁との2箇所に緩衝膜となるシリコン酸化
膜１８，１９を形成したが、どちらか一方でもそれぞれ
の効果は得ることができる。
２の上側と側壁との2箇所に緩衝膜となるシリコン酸化
膜１８，１９を形成したが、どちらか一方でもそれぞれ
の効果は得ることができる。
【００８４】（実施の形態３）まず、本実施の形態にお
ける半導体装置の構造を、図１９を用いて説明する。本
実施の形態の半導体装置は、実施の形態１で図１を用い
て示した半導体装置において、ソース／ドレイン領域１
０，１１に接続するコンタクトホール３２の代わりに、
ゲート電極３１２上のコバルトシリサイド膜１２とソー
ス／ドレイン領域１０，１１上の他方のコバルトシリサ
イド膜１３との両方に至るように形成されたシェアード
コンタクトホール３４が形成されている。また、このシ
ェアードコンタクトホール３４には、コンタクトプラグ
３４ａが埋め込まれている。
ける半導体装置の構造を、図１９を用いて説明する。本
実施の形態の半導体装置は、実施の形態１で図１を用い
て示した半導体装置において、ソース／ドレイン領域１
０，１１に接続するコンタクトホール３２の代わりに、
ゲート電極３１２上のコバルトシリサイド膜１２とソー
ス／ドレイン領域１０，１１上の他方のコバルトシリサ
イド膜１３との両方に至るように形成されたシェアード
コンタクトホール３４が形成されている。また、このシ
ェアードコンタクトホール３４には、コンタクトプラグ
３４ａが埋め込まれている。
【００８５】このような構造にすることにより、一方の
ソース／ドレイン領域１０，１１に至るようにシリコン
窒化膜７および側壁シリコン窒化膜９に対して自己整合
的にコンタクトホール３１が形成され、他のソース／ド
レイン領域１０，１１およびゲート電極３１２に至るよ
うにシェアードコンタクトホール３４が形成されてい
る。
ソース／ドレイン領域１０，１１に至るようにシリコン
窒化膜７および側壁シリコン窒化膜９に対して自己整合
的にコンタクトホール３１が形成され、他のソース／ド
レイン領域１０，１１およびゲート電極３１２に至るよ
うにシェアードコンタクトホール３４が形成されてい
る。
【００８６】上記の構造によれば、ゲート電極３１２の
上面と配線層１２３の上面とがともにシリコン窒化膜７
で保護されているため、エッチング速度の相違によるコ
ンタクトホールの突き抜け等を考慮する必要がない。そ
れにより、ゲート電極３１２およびソース／ドレイン領
域１０，１１に至るシェアードコンタクトホール３４お
よび配線層１２３に至るコンタクトホール３３を同じエ
ッチング工程において同時に形成できる。そのため、保
護膜としてのシリコン窒化膜７を有するゲート電極３１
２へ至るシェアードコンタクトホール３４および配線層
１２３へ至るコンタクトホール３３の形成工程数の低減
が可能となる。
上面と配線層１２３の上面とがともにシリコン窒化膜７
で保護されているため、エッチング速度の相違によるコ
ンタクトホールの突き抜け等を考慮する必要がない。そ
れにより、ゲート電極３１２およびソース／ドレイン領
域１０，１１に至るシェアードコンタクトホール３４お
よび配線層１２３に至るコンタクトホール３３を同じエ
ッチング工程において同時に形成できる。そのため、保
護膜としてのシリコン窒化膜７を有するゲート電極３１
２へ至るシェアードコンタクトホール３４および配線層
１２３へ至るコンタクトホール３３の形成工程数の低減
が可能となる。
【００８７】次に、本発明の実施の形態３における半導
体装置の製造方法を、図１９〜図２２を用いて説明す
る。本実施の形態における半導体装置の製造方法は、ま
ず、実施の形態１における半導体装置の製造法における
図２〜図１０に示す工程と同様の工程を行なう。次に、
図２０に示すように、一方のソース／ドレイン領域１
０，１１に向うコンタクトホールを形成するためのレジ
スト膜２０をパターンニングする。このエッチングは、
実施の形態１と同様に行い、コンタクトホール３１を形
成する。それにより、このコンタクトホール３１は、実
施の形態１で示したＳＡＣ構造と同様の構造となる。そ
の後、レジスト膜２０を除去する。
体装置の製造方法を、図１９〜図２２を用いて説明す
る。本実施の形態における半導体装置の製造方法は、ま
ず、実施の形態１における半導体装置の製造法における
図２〜図１０に示す工程と同様の工程を行なう。次に、
図２０に示すように、一方のソース／ドレイン領域１
０，１１に向うコンタクトホールを形成するためのレジ
スト膜２０をパターンニングする。このエッチングは、
実施の形態１と同様に行い、コンタクトホール３１を形
成する。それにより、このコンタクトホール３１は、実
施の形態１で示したＳＡＣ構造と同様の構造となる。そ
の後、レジスト膜２０を除去する。
【００８８】次に、図２１に示すように、コンタクトホ
ール３１を埋め込むとともに、ソース／ドレイン領域１
０，１１とゲート電極３１２とに同時に至るシェアード
コンタクトホール３４および配線層１２３に至るコンタ
クトホール３３を形成するためのレジスト膜２１のパタ
ーン形成を行う。その後、ソース／ドレイン領域１０，
１１上層、ゲート電極３１２上層および配線層１２３上
層のコバルトシリサイド膜１２，１３が露出するまでエ
ッチングを行い、ゲート電極３１２およびソース／ドレ
イン領域１０，１１に至るシェアードコンタクトホール
３４、および、配線層１２３に至るコンタクトホール３
３を形成する。次に、レジスト膜２０を除去し、図２２
に示すような状態を得ることができる。その後、コンタ
クトホール３１，３３およびシェードコンタクトホール
３４を埋め込むコンタクトプラグ３１ａ，３３ａ，３４
ａを形成し、図１９に示すような状態とする。
ール３１を埋め込むとともに、ソース／ドレイン領域１
０，１１とゲート電極３１２とに同時に至るシェアード
コンタクトホール３４および配線層１２３に至るコンタ
クトホール３３を形成するためのレジスト膜２１のパタ
ーン形成を行う。その後、ソース／ドレイン領域１０，
１１上層、ゲート電極３１２上層および配線層１２３上
層のコバルトシリサイド膜１２，１３が露出するまでエ
ッチングを行い、ゲート電極３１２およびソース／ドレ
イン領域１０，１１に至るシェアードコンタクトホール
３４、および、配線層１２３に至るコンタクトホール３
３を形成する。次に、レジスト膜２０を除去し、図２２
に示すような状態を得ることができる。その後、コンタ
クトホール３１，３３およびシェードコンタクトホール
３４を埋め込むコンタクトプラグ３１ａ，３３ａ，３４
ａを形成し、図１９に示すような状態とする。
【００８９】上記のような製造法で半導体装置を形成す
ることにより、2回のエッチング工程で、それぞれ異な
るコンタクトホール３１，３３およびシェードコンタク
トホール３４の形成が可能となる。そのため、コンタク
トホールの形成工程数の低減を図ることができる。ま
た、１つのシェアードコンタクトホール３４により、ゲ
ート電極３１２およびソース／ドレイン領域１０，１１
の両方に到達するため、平面的に小さな領域でトランジ
スタを形成することが可能となる。その結果、例えば、
ＳＲＡＭ（Static Random Access Memory）のセル等
の面積縮小が可能となる。
ることにより、2回のエッチング工程で、それぞれ異な
るコンタクトホール３１，３３およびシェードコンタク
トホール３４の形成が可能となる。そのため、コンタク
トホールの形成工程数の低減を図ることができる。ま
た、１つのシェアードコンタクトホール３４により、ゲ
ート電極３１２およびソース／ドレイン領域１０，１１
の両方に到達するため、平面的に小さな領域でトランジ
スタを形成することが可能となる。その結果、例えば、
ＳＲＡＭ（Static Random Access Memory）のセル等
の面積縮小が可能となる。
【００９０】（実施の形態４）次に、本実施の形態にお
ける半導体装置の構造を、図２３を用いて説明する。本
実施の形態における半導体装置は、実施の形態３におい
て図１９を用いて示した半導体装置の構造において、シ
ェアードコンタクトホール３４が形成される代わりに、
シェアードコンタクトホール３４の下部の側壁シリコン
窒化膜９がさらに除去された、シェアードコンタクトホ
ール３５が形成されている。また、このシェアードコン
タクトホール３５には、他の導電層と接続するためのコ
ンタクトプラグ３５ａが埋め込まれている。
ける半導体装置の構造を、図２３を用いて説明する。本
実施の形態における半導体装置は、実施の形態３におい
て図１９を用いて示した半導体装置の構造において、シ
ェアードコンタクトホール３４が形成される代わりに、
シェアードコンタクトホール３４の下部の側壁シリコン
窒化膜９がさらに除去された、シェアードコンタクトホ
ール３５が形成されている。また、このシェアードコン
タクトホール３５には、他の導電層と接続するためのコ
ンタクトプラグ３５ａが埋め込まれている。
【００９１】このような構造にすることにより、シェア
ードコンタクトホール３４の下部に側壁窒化膜９が残存
する実施の形態３における半導体装置の構造と比較し
て、ゲート電極３１２とシェアードコンタクトホール３
５に埋め込まれるコンタクトプラグ３５ａとの接触面積
を大きくできる。そのため、ゲート電極３１２に至るコ
ンタクトホール３５をさらに微細化できる構造となるた
め、より微細化されたトランジスタを有する半導体装置
を形成できる。
ードコンタクトホール３４の下部に側壁窒化膜９が残存
する実施の形態３における半導体装置の構造と比較し
て、ゲート電極３１２とシェアードコンタクトホール３
５に埋め込まれるコンタクトプラグ３５ａとの接触面積
を大きくできる。そのため、ゲート電極３１２に至るコ
ンタクトホール３５をさらに微細化できる構造となるた
め、より微細化されたトランジスタを有する半導体装置
を形成できる。
【００９２】次に、本発明の実施の形態４における半導
体装置の製造方法を、図２３および図２４を用いて説明
する。本実施の形態における半導体装置の製造方法は、
図２４に示すように、実施の形態３で図２２を用いて示
した半導体装置の製造方法の、ソース／ドレイン領域１
１上のコバルトシリサイド膜１３とゲート電極３１２上
のコバルトシリサイド膜１２とに同時に至るシェアード
コンタクトホール３４を形成する工程において、さらに
側壁シリコン窒化膜９をエッチングするシェアードコン
タクトホール３５を形成する。次に、コンタクトホール
３１，３３およびシェアードコンタクトホール３５を埋
め込むように、他の導電層と接続するためのコンタクト
プラグ３１ａ，３３ａ，３５ａを形成し、図２３に示す
ような状態とする。
体装置の製造方法を、図２３および図２４を用いて説明
する。本実施の形態における半導体装置の製造方法は、
図２４に示すように、実施の形態３で図２２を用いて示
した半導体装置の製造方法の、ソース／ドレイン領域１
１上のコバルトシリサイド膜１３とゲート電極３１２上
のコバルトシリサイド膜１２とに同時に至るシェアード
コンタクトホール３４を形成する工程において、さらに
側壁シリコン窒化膜９をエッチングするシェアードコン
タクトホール３５を形成する。次に、コンタクトホール
３１，３３およびシェアードコンタクトホール３５を埋
め込むように、他の導電層と接続するためのコンタクト
プラグ３１ａ，３３ａ，３５ａを形成し、図２３に示す
ような状態とする。
【００９３】このようなシェアードコンタクトホール３
５を形成することにより、コンタクトプラグ３５ａとゲ
ート電極３１２との接触面積が大きくなる。そのため、
コンタクトプラグ３５ａとゲート電極３１２とのコンタ
クト抵抗の低減を図ることができる半導体装置を製造す
ることが可能となる。その結果、コンタクトプラグを微
細化できることにより、微細化された半導体装置を製造
することが可能となる。
５を形成することにより、コンタクトプラグ３５ａとゲ
ート電極３１２との接触面積が大きくなる。そのため、
コンタクトプラグ３５ａとゲート電極３１２とのコンタ
クト抵抗の低減を図ることができる半導体装置を製造す
ることが可能となる。その結果、コンタクトプラグを微
細化できることにより、微細化された半導体装置を製造
することが可能となる。
【００９４】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
【００９５】
【発明の効果】請求項１に記載の本発明における半導体
装置によれば、微細化されるとともに、低抵抗化が図ら
れたゲート電極を有する半導体装置を製造することが可
能となる。
装置によれば、微細化されるとともに、低抵抗化が図ら
れたゲート電極を有する半導体装置を製造することが可
能となる。
【００９６】請求項２に記載の本発明における半導体装
置によれば、ゲート電極の信頼性が良好となるため、半
導体装置の歩留まりが向上する。
置によれば、ゲート電極の信頼性が良好となるため、半
導体装置の歩留まりが向上する。
【００９７】請求項３に記載の本発明における半導体装
置によれば、微細化された半導体装置のゲート電極が緩
衝膜により保護されるため、半導体装置の性能が向上す
る。
置によれば、微細化された半導体装置のゲート電極が緩
衝膜により保護されるため、半導体装置の性能が向上す
る。
【００９８】請求項４に記載の本発明における半導体装
置によれば、シリコン酸化膜で緩衝膜を形成できること
により、既存の製造方法を用いることができる。
置によれば、シリコン酸化膜で緩衝膜を形成できること
により、既存の製造方法を用いることができる。
【００９９】請求項５に記載の本発明における半導体装
置によれば、他のソース／ドレイン領域およびゲート電
極に至るコンタクトホールをシェアードコンタクトホー
ルとするため、さらに微細化可能な構造となる。
置によれば、他のソース／ドレイン領域およびゲート電
極に至るコンタクトホールをシェアードコンタクトホー
ルとするため、さらに微細化可能な構造となる。
【０１００】請求項６に記載の本発明における半導体装
置によれば、シェアードコンタクトホールの底に一部第
１絶縁膜が残存するものに比較して、ゲート電極とコン
タクトホールに埋め込まれるコンタクトプラグとの接触
面積が大きくなるため、コンタクトプラグの低抵抗化を
図ることができることにより、さらに微細化されたトラ
ンジスタを有する半導体装置となる。
置によれば、シェアードコンタクトホールの底に一部第
１絶縁膜が残存するものに比較して、ゲート電極とコン
タクトホールに埋め込まれるコンタクトプラグとの接触
面積が大きくなるため、コンタクトプラグの低抵抗化を
図ることができることにより、さらに微細化されたトラ
ンジスタを有する半導体装置となる。
【０１０１】請求項７に記載の本発明における半導体装
置によれば、ゲート電極およびソース／ドレイン領域に
至るシェアードコンタクトホールおよび導電層に至るコ
ンタクトホールを同時に形成できるため、製造工程数の
低減が可能な半導体装置となる。
置によれば、ゲート電極およびソース／ドレイン領域に
至るシェアードコンタクトホールおよび導電層に至るコ
ンタクトホールを同時に形成できるため、製造工程数の
低減が可能な半導体装置となる。
【０１０２】請求項８に記載の本発明における半導体装
置の製造方法によれば、さらに微細化された半導体装置
を製造することが可能となるとともに、第１および第２
高融点金属シリサイド膜を別工程で形成することによ
り、第１および第２高融点金属シリサイド膜それぞれを
所望の膜厚に制御することができる。
置の製造方法によれば、さらに微細化された半導体装置
を製造することが可能となるとともに、第１および第２
高融点金属シリサイド膜を別工程で形成することによ
り、第１および第２高融点金属シリサイド膜それぞれを
所望の膜厚に制御することができる。
【０１０３】請求項９に記載の本発明における半導体装
置の製造方法によれば、信頼性が良好なゲート電極を形
成することが可能となるため、歩留まりが向上した半導
体装置を提供することができる。
置の製造方法によれば、信頼性が良好なゲート電極を形
成することが可能となるため、歩留まりが向上した半導
体装置を提供することができる。
【０１０４】請求項１０に記載の本発明における半導体
装置の製造方法によれば、薄い緩衝膜を形成できるた
め、ゲート電極と保護膜との間の緩衝膜を有しても、微
細化された半導体装置を提供できる。
装置の製造方法によれば、薄い緩衝膜を形成できるた
め、ゲート電極と保護膜との間の緩衝膜を有しても、微
細化された半導体装置を提供できる。
【０１０５】請求項１１に記載の本発明における半導体
装置の製造方法によれば、シリコン酸化膜で緩衝膜を形
成するため、既存の製造方法を用いることができる。
装置の製造方法によれば、シリコン酸化膜で緩衝膜を形
成するため、既存の製造方法を用いることができる。
【０１０６】請求項１２に記載の本発明における半導体
装置の製造方法によれば、他のソース／ドレイン領域お
よびゲート電極に至るシェアードコンタクトホールを形
成できるため、さらに半導体装置を微細化できる。
装置の製造方法によれば、他のソース／ドレイン領域お
よびゲート電極に至るシェアードコンタクトホールを形
成できるため、さらに半導体装置を微細化できる。
【０１０７】請求項１３に記載の本発明における半導体
装置の製造方法によれば、シェアードコンタクトホール
の底に一部第１絶縁膜が残存するものに比較して、ゲー
ト電極とシェアードコンタクトホールに埋め込まれるコ
ンタクトプラグとの接触面積を大きくできるため、コン
タクトプラグを微細化できることにより、トランジスタ
を有する半導体装置をさらに微細化できる。
装置の製造方法によれば、シェアードコンタクトホール
の底に一部第１絶縁膜が残存するものに比較して、ゲー
ト電極とシェアードコンタクトホールに埋め込まれるコ
ンタクトプラグとの接触面積を大きくできるため、コン
タクトプラグを微細化できることにより、トランジスタ
を有する半導体装置をさらに微細化できる。
【０１０８】請求項１４に記載の本発明における半導体
装置の製造方法によれば、シェアードコンタクトホール
および導電層に接続するコンタクトホールを同時に形成
できるため、半導体装置の製造工程数の低減が可能とな
る。
装置の製造方法によれば、シェアードコンタクトホール
および導電層に接続するコンタクトホールを同時に形成
できるため、半導体装置の製造工程数の低減が可能とな
る。
【図１】 本発明の実施の形態１に記載の半導体装置の
断面構造を示す図である。
断面構造を示す図である。
【図２】 本発明の実施の形態１に記載の半導体装置の
製造方法において、多結晶シリコン膜の上にコバルト膜
を形成した直後の断面の状態を示す図である。
製造方法において、多結晶シリコン膜の上にコバルト膜
を形成した直後の断面の状態を示す図である。
【図３】 本発明の実施の形態１に記載の半導体装置の
製造方法において、多結晶シリコン膜の上に形成された
コバルト膜を熱処理してコバルトシリサイド膜を形成し
た直後の断面の状態を示す図である。
製造方法において、多結晶シリコン膜の上に形成された
コバルト膜を熱処理してコバルトシリサイド膜を形成し
た直後の断面の状態を示す図である。
【図４】 本発明の実施の形態１に記載の半導体装置の
製造方法において、シリコン窒化膜の上にレジスト膜を
パターニングした直後の断面の状態を示す図である。
製造方法において、シリコン窒化膜の上にレジスト膜を
パターニングした直後の断面の状態を示す図である。
【図５】 本発明の実施の形態１に記載の半導体装置の
製造方法において、レジスト膜をマスクとしてコバルト
シリサイド膜および多結晶シリコン膜をエッチングし、
ゲート電極を形成した直後の断面の状態を示す図であ
る。
製造方法において、レジスト膜をマスクとしてコバルト
シリサイド膜および多結晶シリコン膜をエッチングし、
ゲート電極を形成した直後の断面の状態を示す図であ
る。
【図６】 本発明の実施の形態１に記載の半導体装置の
製造方法において、ゲート電極および分離酸化膜に対し
て自己整合的に、シリコン基板に不純物を注入している
ときの断面の状態を示す図である。
製造方法において、ゲート電極および分離酸化膜に対し
て自己整合的に、シリコン基板に不純物を注入している
ときの断面の状態を示す図である。
【図７】 本発明の実施の形態１に記載の半導体装置の
製造方法において、ゲート電極、側壁シリコン窒化膜お
よび分離酸化膜に対して自己整合的に、シリコン基板に
不純物を注入した直後の断面の状態を示す図である。
製造方法において、ゲート電極、側壁シリコン窒化膜お
よび分離酸化膜に対して自己整合的に、シリコン基板に
不純物を注入した直後の断面の状態を示す図である。
【図８】 本発明の実施の形態１に記載の半導体装置の
製造方法において、ソース／ドレイン領域の表面をシリ
サイド化した直後の断面の状態を示す図である。
製造方法において、ソース／ドレイン領域の表面をシリ
サイド化した直後の断面の状態を示す図である。
【図９】 本発明の実施の形態１に記載の半導体装置の
製造方法において、コバルトシリサイド膜をさらに熱処
理し低抵抗化を図った直後の断面の状態を示す図であ
る。
製造方法において、コバルトシリサイド膜をさらに熱処
理し低抵抗化を図った直後の断面の状態を示す図であ
る。
【図１０】 本発明の実施の形態１に記載の半導体装置
の製造方法において、ＮＳＧ膜、シリコン窒化膜および
ＢＰＳＧ膜からなる層間絶縁膜を形成した直後の断面の
状態を示す図である。
の製造方法において、ＮＳＧ膜、シリコン窒化膜および
ＢＰＳＧ膜からなる層間絶縁膜を形成した直後の断面の
状態を示す図である。
【図１１】 本発明の実施の形態１に記載の半導体装置
の製造方法において、ＢＰＳＧ膜を貫通するコンタクト
ホールを形成した直後の断面の状態を示す図である。
の製造方法において、ＢＰＳＧ膜を貫通するコンタクト
ホールを形成した直後の断面の状態を示す図である。
【図１２】 本発明の実施の形態１に記載の半導体装置
の製造方法において、ＮＳＧ膜およびシリコン窒化膜に
コンタクトホールを形成した直後の断面の状態を示す図
である。
の製造方法において、ＮＳＧ膜およびシリコン窒化膜に
コンタクトホールを形成した直後の断面の状態を示す図
である。
【図１３】 本発明の実施の形態１に記載の半導体装置
の製造方法において、分離酸化膜上の配線層にコンタク
トホールを形成した直後の断面の状態を示す図である。
の製造方法において、分離酸化膜上の配線層にコンタク
トホールを形成した直後の断面の状態を示す図である。
【図１４】 本発明の実施の形態２に記載の半導体装置
の断面構造を示す図である。
の断面構造を示す図である。
【図１５】 本発明の実施の形態２に記載の半導体装置
の製造方法において、シリコン酸化膜の上にレジスト膜
をパターニングした直後の断面の状態を示す図である。
の製造方法において、シリコン酸化膜の上にレジスト膜
をパターニングした直後の断面の状態を示す図である。
【図１６】 本発明の実施の形態２に記載の半導体装置
の製造方法において、レジスト膜をマスクとしてエッチ
ングを行ない、ゲート電極を形成した直後の断面の状態
を示す図である。
の製造方法において、レジスト膜をマスクとしてエッチ
ングを行ない、ゲート電極を形成した直後の断面の状態
を示す図である。
【図１７】 本発明の実施の形態２に記載の半導体装置
の製造方法において、ゲート電極の側面に熱酸化膜を形
成した直後の断面の状態を示す図である。
の製造方法において、ゲート電極の側面に熱酸化膜を形
成した直後の断面の状態を示す図である。
【図１８】 本発明の実施の形態２に記載の半導体装置
の製造方法において、ＮＳＧ膜、シリコン窒化膜および
ＢＰＳＧ膜を貫通して、ゲート電極、配線層およびソー
ス／ドレイン領域に至るコンタクトホールを順次形成し
た直後の断面の状態を示す図である。
の製造方法において、ＮＳＧ膜、シリコン窒化膜および
ＢＰＳＧ膜を貫通して、ゲート電極、配線層およびソー
ス／ドレイン領域に至るコンタクトホールを順次形成し
た直後の断面の状態を示す図である。
【図１９】 本発明の実施の形態３に記載の半導体装置
の断面構造を示す図である。
の断面構造を示す図である。
【図２０】 本発明の実施の形態３に記載の半導体装置
の製造方法において、ＢＰＳＧ膜の上にソース／ドレイ
ン領域に至るコンタクトホールを形成するためのレジス
ト膜を形成した直後の断面の状態を示す図である。
の製造方法において、ＢＰＳＧ膜の上にソース／ドレイ
ン領域に至るコンタクトホールを形成するためのレジス
ト膜を形成した直後の断面の状態を示す図である。
【図２１】 本発明の実施の形態３に記載の半導体装置
の製造方法において、ソース／ドレイン領域に接続する
コンタクトホールを埋め込むとともに、ゲート電極およ
びソース／ドレイン領域に至るシュアードコンタクトホ
ールならびに配線層に至るコンタクトホールを形成する
ために、レジスト膜を形成した直後の断面の状態を示す
図である。
の製造方法において、ソース／ドレイン領域に接続する
コンタクトホールを埋め込むとともに、ゲート電極およ
びソース／ドレイン領域に至るシュアードコンタクトホ
ールならびに配線層に至るコンタクトホールを形成する
ために、レジスト膜を形成した直後の断面の状態を示す
図である。
【図２２】 本発明の実施の形態３に記載の半導体装置
の製造方法において、エッチングにより、ＢＰＳＧ膜、
シリコン窒化膜およびＮＳＧ膜に、ゲート電極およびソ
ース／ドレイン領域に至るシェアードコンタクトホール
および配線層に至るコンタクトホールが形成された直後
の断面の状態を示す図である。
の製造方法において、エッチングにより、ＢＰＳＧ膜、
シリコン窒化膜およびＮＳＧ膜に、ゲート電極およびソ
ース／ドレイン領域に至るシェアードコンタクトホール
および配線層に至るコンタクトホールが形成された直後
の断面の状態を示す図である。
【図２３】 本発明の実施の形態４に記載の半導体装置
の断面構造を示す図である。
の断面構造を示す図である。
【図２４】 本発明の実施の形態４に記載の半導体装置
の製造方法において、図２２に示す状態において、シェ
アードコンタクトホールの下部に位置する側壁窒化膜が
さらにエッチングされた直後の断面の状態を示す図であ
る。
の製造方法において、図２２に示す状態において、シェ
アードコンタクトホールの下部に位置する側壁窒化膜が
さらにエッチングされた直後の断面の状態を示す図であ
る。
【図２５】 従来の半導体装置の製造方法において、シ
リコン酸化膜の上に多結晶シリコン膜を形成した直後の
断面の状態を示す図である。
リコン酸化膜の上に多結晶シリコン膜を形成した直後の
断面の状態を示す図である。
【図２６】 ゲート電極上に高融点金属シリサイド膜を
有する従来の半導体装置の製造方法において、多結晶シ
リコン膜の上にレジスト膜をパターニングした直後の断
面の状態を示す図である。
有する従来の半導体装置の製造方法において、多結晶シ
リコン膜の上にレジスト膜をパターニングした直後の断
面の状態を示す図である。
【図２７】 ゲート電極上に高融点金属シリサイド膜を
有する従来の半導体装置の製造方法において、レジスト
膜をマスクとして多結晶シリコン膜をエッチングし、ゲ
ート電極を形成した直後の断面の状態を示す図である。
有する従来の半導体装置の製造方法において、レジスト
膜をマスクとして多結晶シリコン膜をエッチングし、ゲ
ート電極を形成した直後の断面の状態を示す図である。
【図２８】 ゲート電極上に高融点金属シリサイド膜を
有する従来の半導体装置の製造方法において、ゲート電
極、側壁シリコン窒化膜および分離酸化膜に対して自己
整合的に不純物を注入した直後の断面の状態を示す図で
ある。
有する従来の半導体装置の製造方法において、ゲート電
極、側壁シリコン窒化膜および分離酸化膜に対して自己
整合的に不純物を注入した直後の断面の状態を示す図で
ある。
【図２９】 ゲート電極上に高融点金属シリサイド膜を
有する従来の半導体装置の製造方法において、ゲート電
極上面およびソース／ドレイン領域の上面を同時にシリ
サイド化した直後の断面の状態を示す図である。
有する従来の半導体装置の製造方法において、ゲート電
極上面およびソース／ドレイン領域の上面を同時にシリ
サイド化した直後の断面の状態を示す図である。
【図３０】 ゲート電極上に高融点金属シリサイド膜を
有する従来の半導体装置の製造方法において、ＮＳＧ
膜、シリコン窒化膜およびＢＰＳＧ膜からなる層間絶縁
膜を形成した直後の断面の状態を示す図である。
有する従来の半導体装置の製造方法において、ＮＳＧ
膜、シリコン窒化膜およびＢＰＳＧ膜からなる層間絶縁
膜を形成した直後の断面の状態を示す図である。
【図３１】 ゲート電極上に高融点金属シリサイド膜を
有する従来の半導体装置の製造方法においてＢＰＳＧ
膜、シリコン窒化膜およびＮＳＧ膜を貫通するコンタク
トホールを形成した直後の断面の状態を示す図である。
有する従来の半導体装置の製造方法においてＢＰＳＧ
膜、シリコン窒化膜およびＮＳＧ膜を貫通するコンタク
トホールを形成した直後の断面の状態を示す図である。
【図３２】 ゲート電極上に高融点金属シリサイド膜を
有する従来の半導体装置の断面構造を示す図である。
有する従来の半導体装置の断面構造を示す図である。
【図３３】 ゲート電極上に保護膜を有する従来の半導
体装置の製造方法において、多結晶シリコン膜の上にシ
リコン窒化膜を形成した直後の断面の状態を示す図であ
る。
体装置の製造方法において、多結晶シリコン膜の上にシ
リコン窒化膜を形成した直後の断面の状態を示す図であ
る。
【図３４】 ゲート電極上に保護膜を有する従来の半導
体装置の製造方法において、シリコン窒化膜の上にレジ
スト膜をパターニングした直後の断面の状態を示す図で
ある。
体装置の製造方法において、シリコン窒化膜の上にレジ
スト膜をパターニングした直後の断面の状態を示す図で
ある。
【図３５】 ゲート電極上に保護膜を有する従来の半導
体装置の製造方法において、レジスト膜をマスクとして
多結晶シリコン膜をエッチングし、ゲート電極を形成し
た直後の断面の状態を示す図である。
体装置の製造方法において、レジスト膜をマスクとして
多結晶シリコン膜をエッチングし、ゲート電極を形成し
た直後の断面の状態を示す図である。
【図３６】 ゲート電極上に保護膜を有する従来の半導
体装置の製造方法において、ゲート電極、シリコン窒化
膜および分離酸化膜に対して自己整合的に不純物を注入
した直後の断面の状態を示す図である。
体装置の製造方法において、ゲート電極、シリコン窒化
膜および分離酸化膜に対して自己整合的に不純物を注入
した直後の断面の状態を示す図である。
【図３７】 ゲート電極上に保護膜を有する従来の半導
体装置の製造方法において、ソース／ドレイン領域の表
面をシリサイド化した直後の断面の状態を示す図であ
る。
体装置の製造方法において、ソース／ドレイン領域の表
面をシリサイド化した直後の断面の状態を示す図であ
る。
【図３８】 ゲート電極上に保護膜を有する従来の半導
体装置の製造方法において、ＮＳＧ膜、シリコン窒化膜
およびＢＰＳＧ膜からなる層間絶縁膜を形成した直後の
断面の状態を示す図である。
体装置の製造方法において、ＮＳＧ膜、シリコン窒化膜
およびＢＰＳＧ膜からなる層間絶縁膜を形成した直後の
断面の状態を示す図である。
【図３９】 ゲート電極上に保護膜を有する従来の半導
体装置の製造方法において、ＢＰＳＧ膜、シリコン窒化
膜およびＮＳＧ膜を貫通するコンタクトホールを形成し
た直後の断面の状態を示す図である。
体装置の製造方法において、ＢＰＳＧ膜、シリコン窒化
膜およびＮＳＧ膜を貫通するコンタクトホールを形成し
た直後の断面の状態を示す図である。
【図４０】 ゲート電極上に高融点金属シリサイド膜を
有する従来の半導体装置の断面構造を示す図である。
有する従来の半導体装置の断面構造を示す図である。
1 シリコン基板、2 分離酸化膜、3 多結晶シリコ
ン膜、4 シリコン酸化膜、5 コバルト膜、６，６ａ
コバルトシリサイド膜、７ シリコン窒化膜、８ レ
ジスト膜、９ 側壁窒化膜、１０，１１ ソース／ドレ
イン領域、１２，１３ コバルトシリサイド膜、１４
ＮＳＧ膜、１５ シリコン窒化膜、１６ＢＰＳＧ膜、１
７ レジスト膜、１８ シリコン酸化膜、１９ 側壁酸
化膜、２０ レジスト膜、３１，３２，３３ コンタク
トホール、３４，３５ シェアードコンタクトホール、
３１ａ，３２ａ，３３ａ，３４ａ，３５ａ コンタクト
プラグ。
ン膜、4 シリコン酸化膜、5 コバルト膜、６，６ａ
コバルトシリサイド膜、７ シリコン窒化膜、８ レ
ジスト膜、９ 側壁窒化膜、１０，１１ ソース／ドレ
イン領域、１２，１３ コバルトシリサイド膜、１４
ＮＳＧ膜、１５ シリコン窒化膜、１６ＢＰＳＧ膜、１
７ レジスト膜、１８ シリコン酸化膜、１９ 側壁酸
化膜、２０ レジスト膜、３１，３２，３３ コンタク
トホール、３４，３５ シェアードコンタクトホール、
３１ａ，３２ａ，３３ａ，３４ａ，３５ａ コンタクト
プラグ。
フロントページの続き Ｆターム(参考） 5F033 HH04 HH26 JJ01 KK26 NN30 QQ09 QQ10 QQ13 QQ25 QQ37 RR04 RR06 RR15 TT02 TT08 VV16 XX03 XX33 5F040 EA08 EC01 EC07 EC13 EF02 EH02 EH08 EJ08 EJ09 EK01 FA03 FA05 FA07 FA10 FB02 FC02 FC10 FC19 FC21 FC22
Claims (14)
- 【請求項１】 主表面上に堆積した高融点金属膜と反応
して形成された第１高融点金属シリサイド膜をソース／
ドレイン領域の上面に有するシリコン基板と、 前記ソース／ドレイン領域に挟まれた領域の前記シリコ
ン基板上に形成され、シリコンを含む膜と該シリコンを
含む膜の上に堆積した高融点金属膜と反応して形成され
た第２高融点金属シリサイド膜を上面に有するゲート電
極と、 前記ゲート電極の表面を覆うように形成された第１絶縁
膜と、 前記第１絶縁膜および第１高融点金属シリサイド膜の表
面を覆うように形成された、所定のエッチング条件にお
けるエッチング速度が前記第１絶縁膜より大きな第２絶
縁膜と、 前記第２絶縁膜を貫通して前記ソース／ドレイン領域の
一方の表面に至るように形成されたコンタクトホールと
を備えた、半導体装置。 - 【請求項２】 前記第１絶縁膜と前記ゲート電極との間
に、前記第１絶縁膜の熱膨張率と前記ゲート電極を構成
する材料の熱膨張率との中間の熱膨張率を有する緩衝膜
をさらに備えた、請求項１に記載の半導体装置。 - 【請求項３】 前記ゲート電極が多結晶シリコン膜を含
み、 前記第１絶縁膜がシリコン窒化膜を含み、 前記多結晶シリコン膜と前記シリコン窒化膜との間に形
成された前記緩衝膜がシリコン酸化膜を含む、請求項２
に記載の半導体装置。 - 【請求項４】 前記第１絶縁膜がシリコン窒化膜を含
み、 前記第２高融点金属シリサイド膜と前記シリコン窒化膜
との間に形成された前記緩衝膜がシリコン酸化膜を含
む、請求項２または３に記載の半導体装置。 - 【請求項５】 前記第１および第２絶縁膜を貫通し、前
記ゲート電極および前記ソース／ドレイン領域の他方の
両方に至るシェアードコンタクトホールがさらに形成さ
れた、請求項１〜４のいずれかに記載の半導体装置。 - 【請求項６】 前記シェアードコンタクトホールが形成
される領域の前記第１および第２絶縁膜の全てが除去さ
れた、請求項５に記載の半導体装置。 - 【請求項７】 前記第１および第２絶縁膜に覆われた導
電層と、 前記第１および第２絶縁膜を貫通し、前記導電層に至る
コンタクトホールとをさらに備えた、請求項５または６
に記載の半導体装置。 - 【請求項８】 主表面上に堆積した高融点金属膜と反応
して形成された第１高融点金属シリサイド膜をソース／
ドレイン領域のシリコン基板の表面に形成する工程と、 前記シリコン基板上に、シリコンを含む膜と該シリコン
を含む膜の上に堆積した高融点金属膜と反応して形成さ
れた第２高融点金属シリサイド膜を有するゲート電極を
形成する工程と、 前記ゲート電極の表面を覆うように第１絶縁膜を形成す
る工程と、 前記第１絶縁膜および前記第１高融点金属シリサイド膜
を覆うように、所定のエッチング条件におけるエッチン
グ速度が前記第１絶縁膜より大きな第２絶縁膜を形成す
る工程と、 前記第２絶縁膜を貫通し、前記ソース／ドレイン領域の
表面に至るコンタクトホールを形成する工程とを備え
る、半導体装置の製造方法。 - 【請求項９】 前記ゲート電極を形成する前記工程の
後、前記第１絶縁膜を形成する前記工程の前に、前記第
１絶縁膜の熱膨張率と前記ゲート電極を構成する材料の
熱膨張率との中間の熱膨張率を有する緩衝膜を前記ゲー
ト電極の表面に形成する工程をさらに備える、請求項８
に記載の半導体装置の製造方法。 - 【請求項１０】 前記ゲート電極として多結晶シリコン
膜を含む膜を形成し、 前記第１絶縁膜としてシリコン窒化膜を形成し、 前記緩衝膜として前記多結晶シリコン膜と前記第１絶縁
膜との間にシリコン酸化膜を形成する、請求項９に記載
の半導体装置の製造方法。 - 【請求項１１】 前記第１絶縁膜としてシリコン窒化膜
を形成し、 前記緩衝膜として前記第１高融点金属シリサイド膜と前
記第１絶縁膜との間にシリコン酸化膜を形成する、請求
項９または１０に記載の半導体装置の製造方法。 - 【請求項１２】 前記ゲート電極上面および前記ソース
／ドレイン領域の他方の上面とを露出させるように、前
記第１および第２絶縁膜を除去するシェアードコンタク
トホールを形成する工程をさらに備える、請求項８〜１
１のいずれかに記載の半導体装置の製造方法。 - 【請求項１３】 前記シェアードコンタクトホールを形
成する前記工程において、該シェアードコンタクトホー
ルが形成される領域の前記第１および第２絶縁膜の全て
を除去する、請求項１２に記載の半導体装置の製造方
法。 - 【請求項１４】 前記シェアードコンタクトホールを形
成する前記工程において、前記第１および第２絶縁膜と
に覆われた導電層に向かって、該導電層の表面を露出さ
せるようなコンタクトホールを前記第１および第２導電
層にさらに形成する、請求項１２または１３に記載の半
導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP11163929A JP2000353803A (ja) | 1999-06-10 | 1999-06-10 | 半導体装置およびその製造方法 |
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| TW089109113A TW492181B (en) | 1999-06-10 | 2000-05-12 | Semiconductor device and manufacturing method thereof |
| KR10-2000-0026897A KR100392167B1 (ko) | 1999-06-10 | 2000-05-19 | 반도체 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP11163929A JP2000353803A (ja) | 1999-06-10 | 1999-06-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP2000353803A5 JP2000353803A5 (ja) | 2006-07-27 |
Family
ID=15783517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11163929A Pending JP2000353803A (ja) | 1999-06-10 | 1999-06-10 | 半導体装置およびその製造方法 |
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|---|---|
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| JP (1) | JP2000353803A (ja) |
| KR (1) | KR100392167B1 (ja) |
| TW (1) | TW492181B (ja) |
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| KR100414220B1 (ko) * | 2001-06-22 | 2004-01-07 | 삼성전자주식회사 | 공유 콘택을 가지는 반도체 장치 및 그 제조 방법 |
| US6770522B2 (en) | 2002-11-12 | 2004-08-03 | Renesas Technology Corp. | Semiconductor device and manufacturing method thereof |
| US7045448B2 (en) | 2004-05-25 | 2006-05-16 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| KR100724565B1 (ko) * | 2005-07-25 | 2007-06-04 | 삼성전자주식회사 | 코너보호패턴을 갖는 공유콘택구조, 반도체소자, 및 그제조방법들 |
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| US8008732B2 (en) | 2006-09-21 | 2011-08-30 | Kabushiki Kaisha Toshiba | Semiconductor memory and method of manufacturing the same |
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| JP2003152104A (ja) * | 2001-11-14 | 2003-05-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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