KR20030079298A - 반도체 소자 및 그 제조방법 - Google Patents

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KR20030079298A
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고창현
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Abstract

균일한 두께로 형성되어 콘택홀 형성시 접합 누설을 방지할 수 있는 캡핑층을 갖는 반도체 소자 및 그 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은 게이트 전극 및 그 양측에 접합 영역이 형성된 반도체 기판을 제공한다. 이러한 반도체 기판 결과물 상부에 코발트막을 증착하고, 상기 코발트막을 1차 급속 열처리하여, 상기 게이트 전극 구조물 및 접합 영역 상부에 비정질 상태의 코발트 실리사이드막을 형성한다. 그리고나서, 상기 반응되지 않은 코발트막을 제거한다음, 상기 비정질 실리사이드막이 형성된 반도체 기판 상부에 금속 산화막을 포함하는 캡핑층을 형성한다. 이어서, 상기 비정질 상태의 코발트 실리사이드막을 2차 급속 열처리하여, 결정질 코발트 실리사이드막을 형성하고, 상기 결정질 코발트 실리사이드막이 형성된 반도체 기판 상부에 층간 절연막을 형성한다. 그후에, 상기 층간 절연막 및 캡핑층 내부에 상기 결정질 코발트 실리사이드막과 콘택되도록 콘택 플러그를 형성한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는에치 스톱퍼 역할을 하는 실리사이드 캡핑층을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로 실리사이드막은 모스 트랜지스터의 게이트 전극 및 접합 영역 상부에 형성되어, 게이트 전극의 전도 특성을 개선시키고, 접합 영역의 접촉 저항을 감소시킴으로써 RC 지연 시간을 낮추는 역할을 한다. 이러한 실리사이드막은 코발트, 티타늄, 텅스텐등과 같은 전이 금속막과 실리콘과의 화합물로서, 모스 트랜지스터 상에 예를들어, 선택적 증착 방식으로 형성된다.
여기서, 선택적 증착 방식에 의하여 실리사이드막을 갖는 반도체 소자에 대하여, 도 1a 내지 도 1d를 참조하여 설명하도록 한다.
먼저, 도 1a를 참조하여, 반도체 기판(10) 상의 소정 부분에 공지의 기술로 소자 분리막(12)을 형성한다. 다음, 반도체 기판(10) 상부에 게이트 절연막(14)과 도핑된 폴리실리콘층을 증착한다음, 소정 부분 패터닝하여, 게이트 전극(16)을 형성한다. 게이트 전극(16)의 양측벽에 절연막 스페이서(18)를 공지의 방식으로 형성한다. 게이트 전극(16) 양측의 반도체 기판(10) 내부에 LDD(lightly doped drain) 방식으로 접합 영역(20)을 형성하여, 모스 트랜지스터를 완성한다. 다음, 모스 트랜지스터가 형성된 반도체 기판(10) 표면에 전이 금속막으로서, 코발트막(24:Co)을 소정 두께로 증착한다. 이때, 코발트막(24)을 증착하기 전에, 실리사이드막을 형성하지 않을 영역에는 미리 블록킹층(22)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 반도체 기판(10)을 저온, 예를들어 450 내지 470℃의 온도에서 1차 급속 열처리(rapid thermal processing : 이하 RTP라 칭함)를 실시한다. 그러면, 코발트막(24)은 실리콘으로 구성된 하부의 게이트 전극(16) 및 접합 영역(20)과 반응하여, 게이트 전극(16) 및 접합 영역(20) 상부에 비정질 코발트 실리사이드막(26:CoxSiy)을 형성한다. 그후, 반응되지 않은 코발트막(24)을 제거한다.
그후, 도 1c에 도시된 바와 같이, 비정질 코발트 실리사이드막(26)이 형성된 반도체 기판(10) 상부에 에치 스톱퍼 역할을 하는 캡핑층을 형성한다. 여기서, 캡핑층은 비정질 실리사이드막(24)을 결정화하기 위한 고온 RTP 공정시, 코발트 실리사이드가 인접하는 영역으로 흩어져서 인접 영역을 침식(encroachment)시키는 현상을 방지하기 위하여 고온 RTP 공정을 진행하기 전에 반도체 기판 결과물 상부에 형성되어야 한다. 캡핑층으로는 고온에서 비정질 코발트 실리사이드막(26)의 움직임을 차단할 수 있도록 안정하며, 후속의 콘택홀 형성 공정시 에치 스톱퍼로 사용할 수 있는 막이 이용됨이 바람직하다. 종래에는 이러한 캡핑층으로서, 안정한 막질을 가지며 층간 절연막인 실리콘 산화막과 식각 선택비가 우수한 실리콘 질산화막(SiON:28)을 사용하고 있다. 이때, 실리콘 질산화막(26)은 증착시 하부 비정질 코발트 실리사이드막(26)에 영향을 최소화하기 위하여, 350 내지 450℃에서 공정이 진행되는 PECVD(plasma enhanced chemical vapor deposition) 방식으로 형성된다. 아울러, 캡핑층으로서의 실리콘 질산화막(26)은 약 400 내지 600Å 두께로 형성한다.
그 다음, 도 1d를 참조하여, PECVD 방식으로 형성된 실리콘 질산화막(26)을 덮은 채로, 고온, 예를들어 650℃ 이상의 온도에서 2차 RTP 공정을 실시한다. 그러면, 비정질 상태의 코발트 실리사이드막(24)은 고온 공정에 의하여, 결정질 코발트 실리사이드막(28:CoSi2)으로 상변이된다. 이에따라, 낮은 저항을 갖는 코발트 실리사이드막이 얻어진다.
동 도면을 참조하여, 캡핑층(28) 상부에 층간 절연막(30)을 형성한다. 게이트 전극(16) 및 접합 영역(20) 중 선택된 부분이 노출되도록 층간 절연막(30)의 소정 부분을 식각한다음, 노출된 캡핑층(26)을 선택적으로 식각하여, 콘택홀(32)을 형성한다. 그후, 콘택홀(32) 내에 공지의 방법으로 콘택 플러그(34)를 형성한다.
그러나, 종래의 반도체 소자는 다음과 같은 문제점을 갖는다.
종래의 캡핑층으로 이용되는 PECVD 방식의 실리콘 질산화막(28)은 저온에서 증착되므로 코발트 실리사이드막에 영향을 덜 미친다는 장점이 있다. 그러나, PECVD 방식의 실리콘 질산화막은 스텝 커버리지 특성이 매우 열악하여, 어스펙트비가 높은 반도체 기판상에 균일한 두께로 증착하기 매우 어렵다. 특히, PECVD 방식의 실리콘 질산화막은 심하게 단차진 부분에서는 제대로 증착이 이루어지지 않는다.
이와같이 실리콘 질산화막(28)이 제대로 증착되지 않으면, 도 1d에 도시된 바와 같이, 콘택홀(H) 형성시, 에치 스톱퍼의 기능을 수행하지 못하여, 코발트 실리사이드막(28)은 물론 소자 분리막(12)이 패이게 되는 피팅(pitting) 현상이 유발된다(도 1d의 "x" 부분 참조). 이와같이, 소자 분리막(12)이 패이게 되면, 접합 영역(20)에 피팅이 발생되면, 접합 누설(junction leakage)이 발생되어, 소자의 특성이 저하된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 균일한 두께로 형성되어 콘택홀 형성시 접합 누설을 방지할 수 있는 캡핑층을 갖는 반도체 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 반도체 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 실리사이드 캡핑층을 갖는 반도체 소자를 설명하기 위한 각 공정별 단면도이다.
도 2a 내지 도 2c는 본 발명의 실시예 1에 따른 실리사이드 캡핑층을 갖는 반도체 소자를 설명하기 위한 각 공정별 단면도이다.
도 3은 본 발명의 실시예 2에 따른 실리사이드 캡핑층을 갖는 반도체 소자를 나타낸 단면도이다.
도 4 및 도 5는 본 발명의 실시예 3에 따른 실리사이드 캡핑층을 갖는 반도체 소자를 나타낸 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 : 반도체 기판 115 : 결정질 코발트 실리사이드
120,121,122,200 : 금속 산화막 250 : 버퍼 에치 스톱퍼
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명의 일 견지에 따른 반도체 소자는, 게이트 전극 및 그 양측의 접합 영역을 포함하는 반도체 기판과, 상기 게이트 전극 및 접합 영역 중 선택되는 영역에 형성되는 전이 금속 실리사이드막과, 상기 전이 금속 실리사이드막 상부에 형성되는 에치스토퍼 역할을 하는 캡핑층과, 상기 캡핑층 상부에 형성되는 층간 절연막, 및 상기 층간 절연막 및 캡핑층 내부에 형성되며, 상기 전이 금속 실리사이드의 소정 부분과 콘택되는 콘택 플러그를 포함하며, 상기 캡핑층은 금속 산화막을 포함한다.
여기서, 상기 캡핑층은 알루미늄 산화막(Al2O3) 또는 탄탈륨 산화막(Ta2O5)일 수 있으며, 캡핑층은 적어도 두개의 금속 산화막이 적층될 수 있다. 또한, 상기 캡핑층은 금속 산화막과 버퍼 에치 스톱퍼의 적층막으로 구성될 수도 있다. 여기서, 상기 버퍼 에치 스톱퍼는 실리콘 질산화막(Si3N4) 또는 실리콘 질화막(SiN)일 수 있다. 또한, 상기 전이 금속 실리사이드막은 코발트 실리사이드막이다.
또한, 본 발명의 다른 견지에 따른 반도체 소자의 제조방법은 다음과 같다. 먼저, 게이트 전극 및 그 양측에 접합 영역이 형성된 반도체 기판을 제공한다. 이러한 반도체 기판 결과물 상부에 코발트막을 증착하고, 상기 코발트막을 1차 급속 열처리하여, 상기 게이트 전극 구조물 및 접합 영역 상부에 비정질 상태의 코발트 실리사이드막을 형성한다. 그리고나서, 상기 반응되지 않은 코발트막을 제거한다음, 상기 비정질 실리사이드막이 형성된 반도체 기판 상부에 금속 산화막을 포함하는 캡핑층을 형성한다. 이어서, 상기 비정질 상태의 코발트 실리사이드막을 2차 급속 열처리하여, 결정질 코발트 실리사이드막을 형성하고, 상기 결정질 코발트 실리사이드막이 형성된 반도체 기판 상부에 층간 절연막을 형성한다. 그후에, 상기 층간 절연막 및 캡핑층 내부에 상기 결정질 코발트 실리사이드막과 콘택되도록 콘택 플러그를 형성한다.
여기서, 상기 1차 급속 열처리 단계는, 상기 코발트막을 약 450 내지 470℃ 온도 범위에서 80 내지 100초간 열처리를 실시하는 것이다.
또한, 캡핑층은 100 내지 600℃의 온도에서 증착하는 것이 바람직하다. 또한, 캡핑층은 원자층 증착 방법 또는 매엽식 설비에서 형성할 수 있다.
상기 캡핑층으로는 알루미늄 산화막 또는 탄탈륨 산화막으로 형성한다.
또한, 상기 캡핑층은, 상기 반도체 기판 결과물 상부에 제 1 금속 산화막을형성하는 단계와, 상기 제 1 금속 산화막 상부에 제 2 금속 산화막을 형성하는 단계를 포함할 수 있으며, 상기 제 1 금속 산화막은 알루미늄 산화막 또는 탄탈륨 산화막으로 형성하고, 상기 제 2 금속 산화막은 탄탈륨 산화막 또는 알루미늄 산화막으로 형성할 수 있다.
또한, 상기 캡핑층은, 상기 반도체 기판 상부에 금속 산화막을 형성하는 단계와, 상기 금속 산화막 상부에 버퍼 에치 스톱퍼를 형성하는 단계로 구성되거나, 또는 상기 반도체 기판 상부에 버퍼 에치 스톱퍼를 형성하는 단계와, 상기 버퍼 에치 스톱퍼 상부에 금속 버퍼 에치 스톱퍼를 형성하는 단계로 구성될 수 있다. 여기서, 버퍼 에치 스톱퍼는 실리콘 질산화막 또는 실리콘 질화막으로 형성할 수 있다.
또한, 2차 급속 열처리하는 단계는, 상기 비정질 실리사이드막을 650℃ 이상의 온도에서 40 내지 50초간 열처리하는 것이다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 자세히 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부한 도면 도 2a 내지 도 2c는 본 발명의 실시예 1에 따른 실리사이드 캡핑층을 갖는 반도체 소자를 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a를 참조하여, 소자 분리막(102)이 형성된 반도체 기판(100) 상부에 게이트 절연막(104) 및 게이트 전극용 도전층을 순차적으로 적층한다. 그리고 나서, 도전층 및 게이트 절연막(104)을 패터닝하여, 게이트 전극(106)을 형성한다. 그후에, 게이트 전극(106) 측벽에 공지의 비등방성 블랭킷 식각을 이용하여 스페이서(108)를 형성한다. 게이트 전극(106)의 양측 반도체 기판(100)에, 기판(100)과 반대 타입의 불순물을 이온 주입하여, 접합 영역(110)을 형성한다. 이어서, 반도체 기판(100) 표면을 세정 및 RF(radio frequency) 스퍼터링(sputtering)처리하여, 반도체 기판(100) 표면에 발생되는 자연 산화막(native oxide) 및 식각 잔재물들을 제거한다.
그후, 실리사이드 형성되지 않아야 할 영역, 예를들어, 디램의 경우, 메모리 셀 영역 상부에 절연막 패턴(112)을 형성한다. 이때, 이 절연막 패턴(112)을 실리사이드 블록킹 패턴(silicide blocking layer:SBL)이라고 한다. 반도체 기판(100) 결과물 상부에, 전이 금속막으로서 코발트막(Co)을 소정 두께로 증착한다.
그리고 난 다음, 코발트막이 증착된 반도체 기판(100) 결과물을 450 내지 470℃, 바람직하게는 460℃의 온도에서 약 80 내지 100초간 1차 RTP 공정을 실시한다. 그러면, 코발트막은 실리콘으로 구성된 하부의 게이트 전극(106:예를들어, 도핑된 폴리실리콘막) 및 접합 영역(110)과 반응하여, 게이트 전극(106) 및 접합 영역(110) 상부에 비정질 코발트 실리사이드막(115:CoxSiy)이 형성된다. 이어서, 반응하지 않고 잔류하는 코발트막(도시되지 않음) 즉, 게이트 스페이서(110a,112a) 및 소자 분리막(102) 상부에 형성되었던 코발트막을 공지의 방식으로 제거한다.
알려진 바와 같이, 코발트 실리사이드는 고온 열처리 공정에 의하여 형성되어야 낮은 저항을 갖는다. 그러나, 상기 코발트막은 고온에서는 반응이 빠르게 진행되는 특성을 가지므로, 코발트 실리사이드막의 두께를 제어하기 힘들다. 이에따라, 현재에는 코발트 실리사이드막의 두께만을 제어하기 위하여, 일단 저온에서 비정질 코발트 실리사이드막을 형성한다음, 후속으로 고온 공정을 실시하여 결정질 코발트 실리사이드막을 형성한다.
이어서, 비정질 코발트 실리사이드막(115)이 형성된 반도체 기판(100) 상부에 캡핑층으로 금속 산화막(120)을 형성한다. 금속 산화막(120)으로는 예를들어, 알루미늄 산화막(Al2O3) 또는 탄탈륨 산화막(Ta2O5)이 이용될 수 있다. 이들 알루미늄 산화막 또는 탄탈륨 산화막은 공지된 바와 같이 90% 이상의 높은 스텝 커버리지를 가질 뿐만 아니라, 원자층 증착 방법 또는 매엽식 설비에 의하여 100 내지 600℃의 저온에서 증착 가능하므로, 하부의 비정질 코발트 실리사이드막(118)의 막질 특성에 영향을 미치지 않는다. 또한, 이들 금속 산화막(120)은 실리콘 산화막과 식각 선택비 역시 우수하므로 이후 에치 스톱퍼로서 사용될 수 있다.
도 2b를 참조하여, 반도체 기판(100) 결과물을 650℃이상의 온도에서 약 40내지 50초간 2차 RTP 처리한다. 그러면, 고온의 RTP 공정에 의하여, 일정 두께를 갖는 비정질 상태의 코발트 실리사이드막(115)은 결정질 상태의 코발트 실리사이드막(125:CoSi2)으로 상변이된다. 이때, 금속 산화막(120)은 비정질 코발트 실리사이드막(115)을 차폐하고 있으므로, 고온 2차 RTP 공정시 비정질 코발트 실리사이드막(115)이 인접 영역으로 흩어지지 않아, 침식 현상이 발생되지 않는다.
그 다음, 도 2c에 도시된 바와 같이, 캡핑층(120) 상부에 층간 절연막(130)을 증착한다. 이때, 층간 절연막(130)으로는 층간 매립 특성이 우수한 고밀도 플라즈마 절연막(high density plasma : HDP)이 이용될 수 있다. 그리고 나서, 게이트 전극(106) 및 접합 영역(110) 중 선택되는 영역이 노출될 수 있도록, 층간 절연막(130)의 소정 부분을 식각한다. 그리고 나서, 노출된 캡핑층(120)을 식각하여, 콘택홀(H)을 형성한다.
본 실시예에 의하면, 캡핑층으로, 스텝 커버리지 특성이 우수하고 저온에서 증착되는 금속 산화막(120)을 이용한다. 이에따라, 캡핑층이 반도체 기판 결과물 표면에 고르게 증착되어 콘택홀 식각시 소자 분리막이 피팅되는 현상이 발생되지 않는다. 아울러, 금속 산화막(120)과 층간 절연막의 식각 선택비 역시 우수하므로, 에치 스톱퍼의 역할을 수행할 수 있다.
(실시예 2)
첨부한 도면 도 3은 본 발명에 따른 실시예 2를 설명하기 위한 반도체 소자의 단면도이다. 본 실시예는 상술한 실시예 1과 비정질 코발트 실리사이드막을 형성하는 단계까지는 동일하며, 그 이후의 공정에 대하여 설명하도록 한다.
도 3에 도시된 바와 같이, 비정질 코발트 실리사이드막(115, 도 2a 참조)이 형성된 반도체 기판(100) 상부에 서로 다른 두층의 금속 산화막(121,122)을 적층한다. 이때, 제 1 금속 산화막(121)으로는 알루미늄 산화막(Al2O3) 또는 탄탈륨 산화막(Ta2O5)을 사용하고, 제 2 금속 산화막(122)으로는 탄탈륨 산화막(Ta2O5) 또는 알루미늄 산화막(Al2O3)을 형성할 수 있다. 그후, 고온에서 RTP 공정을 수행하여, 결정질 코발트 실리사이드막(125)을 형성한다. 그리고나서, 상술한 바와 같이, 층간 절연막(130)을 형성하고, 콘택홀(135)을 형성한다음, 콘택 플러그(140)를 형성한다.
이와같이, 두층의 금속 산화막을 형성하여도 동일한 효과를 거둘 수 있다.
(실시예 3)
도 4 및 도 5는 본 발명의 실시예 3을 설명하기 위한 반도체 소자의 단면도이다. 본 실시예 역시 상술한 실시예 1과 비정질 코발트 실리사이드막을 형성하는 단계까지는 동일하며, 그 이후의 공정에 대하여 설명하도록 한다.
도 4를 참조하여, 비정질 코발트 실리사이드막(115, 도 2a 참조)이 형성된 반도체 기판(100) 상부에 금속 산화막(200)을 적층한다. 상기 금속 산화막(200)은 상기한 실시예 1과 마찬가지로 알루미늄 산화막(Al2O3) 또는 탄탈륨 산화막(Ta2O5)을 사용하거나, 실시예 2와 같이 알루미늄 산화막(Al2O3) 및 탄탈륨 산화막(Ta2O5)의 적층막을 사용할 수 있다. 그 다음, 금속 산화막(200) 상부에 버퍼 에치 스톱퍼(250)을 증착한다. 이때 버퍼 에치 스톱퍼(250)는 예를들어, 실리콘 질산화막(SiON) 또는 실리콘 질화막(SiN)이 이용될 수 있다. 여기서, 버퍼 에치 스톱퍼(250)는 콘택홀 형성을 더욱 용이하게 하기 위하여 제공된다. 아울러, 버퍼 에치 스톱퍼(250)는 100 내지 600℃ 이하의 낮은 온도에서 증착됨이 바람직하다.
여기서, 도 5와 같이, 버퍼 에치스톱퍼(250)를 먼저 형성하고, 그 상부에 금속 산화막(200)을 형성할 수 있다.
그후, 고온에서 RTP 공정을 수행하여, 비정질 코발트 실리사이드막(115)을 결정질 코발트 실리사이드막(125)으로 상변이시킨다. 그리고나서, 상술한 바와 같이, 층간 절연막(130)을 형성하고, 콘택홀(135)을 형성한다음, 콘택 플러그(140)를 형성한다.
이와같이, 금속 산화막 상부 또는 하부에 버퍼 에치스톱퍼를 더 형성하면, 접합 영역 상의 실리사이드막의 손상을 최소화시킬 수 있으므로, 접합 누설 전류를 한층 더 감소시킬 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 코발트 실리사이드막을 캡핑하는 캡핑층으로서 금속 산화막을 사용한다. 이러한 금속 산화막은 저온에서 증착되어 비정질 코발트 실리사이드막의 막 성질을 변화시키지 않고, 스텝 커버리지가 90% 이상으로 우수하므로 반도체 기판 결과물 표면에 고른 두께로 증착되며, 실리콘 산화막과의 식각 선택비 역시 우수하므로 에치 스톱퍼의 역할을 할 수 있다.
이에따라, 콘택홀 식각시, 캡핑층의 불균일한 두께로 인한 필드 산화막 혹은접합 영역의 패임 현상이 방지되어, 접합 누설 전류를 감소시킬 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (18)

  1. 게이트 전극 및 그 양측의 접합 영역을 포함하는 반도체 기판;
    상기 게이트 전극 및 접합 영역 중 선택되는 영역에 형성되는 전이 금속 실리사이드막;
    상기 전이 금속 실리사이드막 상부에 형성되는 에치스토퍼 역할을 하는 캡핑층;
    상기 캡핑층 상부에 형성되는 층간 절연막; 및
    상기 층간 절연막 및 캡핑층 내부에 형성되며, 상기 전이 금속 실리사이드의 소정 부분과 콘택되는 콘택 플러그를 포함하며,
    상기 캡핑층은 금속 산화막을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 캡핑층은 알루미늄 산화막(Al2O3) 또는 탄탈륨 산화막(Ta2O5)인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 캡핑층은 적어도 두개의 금속 산화막이 적층되어 있는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 캡핑층은 금속 산화막과 버퍼 에치 스톱퍼의 적층막으로 구성되는 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 버퍼 에치 스톱퍼는 실리콘 질산화막(Si3N4) 또는 실리콘 질화막(SiN)인 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 전이 금속 실리사이드막은 코발트 실리사이드막인 것을 특징으로 하는 반도체 소자.
  7. 게이트 전극 및 그 양측에 접합 영역이 형성된 반도체 기판을 제공하는 단계;
    상기 반도체 기판 결과물 상부에 코발트막을 증착하는 단계;
    상기 코발트막을 1차 급속 열처리하여, 상기 게이트 전극 구조물 및 접합 영역 상부에 비정질 상태의 코발트 실리사이드막을 형성하는 단계;
    상기 반응되지 않은 코발트막을 제거하는 단계;
    상기 비정질 실리사이드막이 형성된 반도체 기판 상부에 금속 산화막을 포함하는 캡핑층을 형성하는 단계;
    상기 비정질 상태의 코발트 실리사이드막을 2차 급속 열처리하여, 결정질 코발트 실리사이드막을 형성하는 단계;
    상기 결정질 코발트 실리사이드막이 형성된 반도체 기판 상부에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 및 캡핑층 내부에 상기 결정질 코발트 실리사이드막과 콘택되도록 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 1차 급속 열처리 단계는, 상기 코발트막을 약 450 내지 470℃ 온도 범위에서 80 내지 100초간 급속 열처리하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 캡핑층은 100 내지 600℃의 온도에서 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 캡핑층은 원자층 증착 방법에 의하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 캡핑층은 매엽식 설비에서 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 캡핑층은 알루미늄 산화막 또는 탄탈륨 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    상기 반도체 기판 결과물 상부에 제 1 금속 산화막을 형성하는 단계와,
    상기 제 1 금속 산화막 상부에 제 2 금속 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 제 1 금속 산화막은 알루미늄 산화막 또는 탄탈륨 산화막이고,
    상기 제 2 금속 산화막은 탄탈륨 산화막 또는 알루미늄 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    상기 반도체 기판 상부에 금속 산화막을 형성하는 단계와,
    상기 금속 산화막 상부에 버퍼 에치 스톱퍼를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 캡핑층을 형성하는 단계는,
    상기 반도체 기판 상부에 버퍼 에치 스톱퍼를 형성하는 단계와,
    상기 버퍼 에치 스톱퍼 상부에 금속 버퍼 에치 스톱퍼를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 버퍼 에치 스톱퍼는 실리콘 질산화막 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 9 항에 있어서,
    상기 2차 급속 열처리하는 단계는, 상기 비정질 실리사이드막을 650℃ 이상의 온도에서 40 내지 50초간 열처리하는 것을 특징으로 하는 반도체 소자의 제조방법.
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