KR100525446B1 - 반도체 소자의 살리사이드층 형성 방법 - Google Patents

반도체 소자의 살리사이드층 형성 방법 Download PDF

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Abstract

본 발명은 Co 살리사이드층 형성시에 접합 특성 열화 및 손상을 효율적으로 막을 수 있도록한 반도체 소자의 살리사이드층 형성 방법에 관한 것으로, 반도체 기판상에 게이트 전극을 형성하고 저농도의 불순물 이온을 주입하는 공정과,전면에 게이트 측벽 형성용 물질층을 증착하고 에치백 공정으로 게이트 전극의 측면에만 남도록하여 게이트 측벽을 형성하는 공정과,상기 게이트 측벽을 포함하는 게이트 전극을 마스크로하여 고농도의 불순물 이온을 주입하는 공정과,전면에 Co층을 형성하고 상기 Co층상에 캡핑층으로 아몰퍼스 실리콘층을 형성하는 공정과,적층 형성된 Co층/아몰퍼스 실리콘층을 고온 어닐링하여 살리사이드층을 형성하는 공정과,블록킹층을 선택적으로 형성하고 이를 마스크로 노출된 살리사이드층을 제거한후 전면에 층간 절연층을 형성하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 살리사이드층 형성 방법{Method for forming salicide layer of semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 특히 Co 살리사이드층 형성시에 접합 특성 열화 및 손상을 효율적으로 막을 수 있도록한 반도체 소자의 살리사이드층 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.
도 1a내지 도 1d는 종래 기술의 반도체 소자의 제조 공정 단면도이다.
먼저, 도 1a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 소자 격리층(2)을 형성하고 코아(Core)영역과 주변(Peri)회로 영역에 게이트 전극(3)을 형성한다.
그리고 게이트 전극을 마스크로하여 저농도의 불순물 이온을 주입하여 LDD 영역(4)을 형성한다.
이어, 도 1b에서와 같이, 전면에 CVD(Chemical Vapour Deposition) 공정으로
게이트 측벽 형성용 물질층을 증착하고 에치백 공정으로 게이트 전극(3)의 측면에만 남도록하여 게이트 측벽(5)을 형성한다.
상기 게이트 측벽(5)을 포함하는 게이트 전극(3)을 마스크로하여 반도체 기판(1)의 표면내에 고농도의 불순물 이온을 주입하여 소오스/드레인 영역(6)을 형성한다.
그리고 도 1c에서와 같이, 살리사이드층을 형성하기 위한 영역과 살리사이드층을 형성하지 않을 영역을 구분하여 살리사이드층을 형성하지 않을 영역상에 블록킹 물질층(7)을 형성하고 노출된 소오스/드레인 영역(6)의 표면에 Co/Ti 또는 Co/TiN등의 물질층을 증착하여 1차 어닐링 공정으로 살리사이드층(8)을 형성한다.
이어, 도 1d에서와 같이, 살리사이드층을 형성하기 위하여 증착된 금속층에서 미반응된층을 제거하고 2차 어닐링을 하고 층간 절연막(9)을 증착한다.
이와 같은 종래 기술의 반도체 소자의 제조 공정에서는 Co 살리사이드층을 형성할때 Ti 또는 TiN으로 캡핑을 하여 살리사이드 형성시의 Co 산화를 방지한다.
이와 같은 종래 기술의 살리사이드층 형성 공정에 있어서는 다음과 같은 문제가 있다.
Ti 또는 TiN등의 금속으로 캡핑층을 형성하기 때문에 Si 기판에서 스파이크 현상이 발생할 수 있다.
또한, 반응하지 않은 Co층을 제거한후의 살리사이드층의 두께가 얇아서 콘택 건식각시 오버 에치에 의해 살리사이드층이 손상되어 쉬트 저항 및 콘택 저항 감소의 효과를 충분히 확보하지 못한다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 제조 방법의 문제를 해결하기 위하여 안출한 것으로, Co 살리사이드층 형성시에 접합 특성 열화 및 손상을 효율적으로 막을 수 있도록한 반도체 소자의 살리사이드층 형성 방법을 제공하는데 그 목적이 있다.
Co 살리사이드층 형성시에 접합 특성 열화 및 손상을 효율적으로 막을 수 있도록한 본 발명에 따른 반도체 소자의 살리사이드층 형성 방법은 반도체 기판상에 게이트 전극을 형성하고 저농도의 불순물 이온을 주입하는 공정과,전면에 게이트 측벽 형성용 물질층을 증착하고 에치백 공정으로 게이트 전극의 측면에만 남도록하여 게이트 측벽을 형성하는 공정과,상기 게이트 측벽을 포함하는 게이트 전극을 마스크로하여 고농도의 불순물 이온을 주입하는 공정과, 전면에 Co층을 형성하고 상기 Co층상에 캡핑층으로 아몰퍼스 실리콘층을 형성하는 공정과,적층 형성된 Co층/아몰퍼스 실리콘층을 고온 어닐링하여 살리사이드층을 형성하는 공정과,블록킹층을 선택적으로 형성하고 이를 마스크로 노출된 살리사이드층을 제거한후 전면에 층간 절연층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 제조 공정 단면도이다.
먼저, 도 2a에서와 같이, 반도체 기판(21)의 소자 격리 영역에 소자 격리층(22)을 형성하고 코아(Core)영역과 주변(Peri)회로 영역에 게이트 전극(23)을 형성한다.
그리고 게이트 전극(23)을 마스크로하여 저농도의 불순물 이온을 주입하여 LDD 구조를 형성하기 위한 저농도 불순물 영역(24)을 형성한다.
이어, 도 2b에서와 같이, 전면에 CVD(Chemical Vapour Deposition) 공정으로
게이트 측벽 형성용 물질층을 증착하고 에치백 공정으로 게이트 전극(23)의 측면에만 남도록하여 게이트 측벽(25)을 형성한다.
상기 게이트 측벽(25)을 포함하는 게이트 전극(23)을 마스크로하여 반도체 기판(21)의 표면내에 고농도의 불순물 이온을 주입하여 소오스/드레인 영역(26)을 형성한다.
그리고 도 2c에서와 같이, 전면에 Co층을 형성하고, 저온 증착 공정으로 상기 Co층상에 캡핑층으로 아몰퍼스 실리콘층(27)을 형성한다.
여기서, Co층은 100Å(±10Å)의 두께로 증착하고 아몰퍼스 실리콘층(27) 역시 Co층과 동일 두께로 형성한다.
이어, 도 2d에서와 같이, 적층 형성된 Co층/아몰퍼스 실리콘층(27)을 고온 어닐 공정을 진행하여 살리사이드층(29)을 형성한다.
여기서, 살리사이드층(29)은 반도체 기판(21)상에 기판의 Si층과 Co층이 반응하여 생성된 기판 실리사이드층(29a),Co층(29b),아몰퍼스 실리콘층과 Co층(29b)이 반응하여 생성된 α-Si 실리사이드층(29c), 아몰퍼스 실리콘층(29d)이 적층된 구조로 형성된다.
살리사이드층(29)의 형성을 위한 어닐 공정시에 Co층이 반도체 기판(21)의 Si보다 아몰퍼스 실리콘층(27)의 Si와 더 잘 반응하여 실리사이드층이 하부보다는 Co층의 상부 쪽으로 더 두껍게 형성된다.
그리고 살리사이드층을 형성하기 위한 영역과 살리사이드층을 형성하지 않을 영역을 구분하여 살리사이드층 형성 영역상에 블록킹층(28)을 형성하고 선택적으로 살리사이드층(29)을 제거한다.
이어, 도 2e에서와 같이, 블록킹층(28)을 제거하고 전면에 층간 절연층(30)을 형성한다.
이와 같은 본 발명에 따른 살리사이드층 형성 공정은 캡핑층으로 금속층이 아닌 아몰퍼스 실리콘층을 사용하여 기판과의 스파이크 현상을 억제한다.
이와 같은 본 발명에 따른 반도체 소자의 살리사이드층 형성 공정은 다음과 같은 효과가 있다.
캡핑층으로 아몰퍼스 실리콘층을 사용하여 스파이크 현상의 발생을 억제하여 배선간의 신뢰성을 확보하는 효과가 있다.
실리사이드층이 아래쪽 보다 상부쪽으로 더 두껍게 형성되어 접합 손상을 억제할 수 있다.
또한, 콘택 형성시에 충분한 오버 에치 마진을 확보할 수 있어 콘택 저항 및 쉬트 저항을 충분히 낮출 수 있어 고속 동작이 요구되는 소자의 동작 특성을 만족시킬 수 있다.
도 1a내지 도 1d는 종래 기술의 반도체 소자의 제조 공정 단면도
도 2a내지 도 2e는 본 발명에 따른 반도체 소자의 제조 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 소자 격리층
23. 게이트 전극 24. 저농도 불순물 영역
25. 게이트 측벽 26. 소오스/드레인 영역
27. 아몰퍼스 실리콘층 28. 블록킹층
29. 살리사이드층 30.층간 절연층

Claims (5)

  1. 반도체 기판상에 게이트 전극을 형성하고 저농도의 불순물 이온을 주입하는 공정과,
    전면에 게이트 측벽 형성용 물질층을 증착하고 에치백 공정으로 게이트 전극의 측면에만 남도록하여 게이트 측벽을 형성하는 공정과,
    상기 게이트 측벽을 포함하는 게이트 전극을 마스크로하여 고농도의 불순물 이온을 주입하는 공정과,
    전면에 Co층을 형성하고 상기 Co층상에 캡핑층으로 아몰퍼스 실리콘층을 형성하는 공정과,
    적층 형성된 Co층/아몰퍼스 실리콘층을 고온 어닐링하여 살리사이드층을 형성하는 공정과,
    블록킹층을 선택적으로 형성하고 이를 마스크로 노출된 살리사이드층을 제거한후 전면에 층간 절연층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
  2. 제 1 항에 있어서, 게이트 측벽 형성용 물질층을 CVD 공정으로 증착하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
  3. 제 1 항에 있어서, Co층을 100Å(±10Å)의 두께로 증착하고 Co층과 동일한 두께로 아몰퍼스 실리콘층을 형성하는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
  4. 제 1 항에 있어서, 적층 형성된 Co층/아몰퍼스 실리콘층을 고온 어닐 공정을 진행하여 살리사이드층을 형성하는 단계에서 살리사이드층은 반도체 기판상에 기판의 Si층과 Co층이 반응하여 생성된 기판 실리사이드층,Co층,아몰퍼스 실리콘층과 Co층이 반응하여 생성된 α-Si 실리사이드층, 아몰퍼스 실리콘층이 적층된 구조로 형성되는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
  5. 제 4 항에 있어서, Co층이 반도체 기판의 Si보다 아몰퍼스 실리콘층의 Si와 더 잘 반응하여 실리사이드층이 하부보다는 Co층의 상부 쪽으로 더 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 살리사이드층 형성 방법.
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