JP2003152104A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 集積度を高めても、絶縁不良の生じにくい半
導体装置を提供する。 【解決手段】 半導体基板の主面上に、絶縁材料からな
る第１の絶縁膜が形成されている。第１の絶縁膜の上
に、ＴｉまたはＴｉを含む化合物からなる第１の導電層
を含む配線が形成されている。窒化シリコンで形成され
た被服膜が、積層配線の上面、底面、及び側面を被覆す
る。
導体装置を提供する。 【解決手段】 半導体基板の主面上に、絶縁材料からな
る第１の絶縁膜が形成されている。第１の絶縁膜の上
に、ＴｉまたはＴｉを含む化合物からなる第１の導電層
を含む配線が形成されている。窒化シリコンで形成され
た被服膜が、積層配線の上面、底面、及び側面を被覆す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にＴｉまたはＴｉを含む導電材料
からなる配線を含む半導体装置及びその製造方法に関す
る。
の製造方法に関し、特にＴｉまたはＴｉを含む導電材料
からなる配線を含む半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】図８及び図９を参照して、Ｔｉ層を含む
積層配線の従来の形成方法を説明する。
積層配線の従来の形成方法を説明する。
【０００３】図８（Ａ）に示すように、シリコン基板の
表面上に形成されたボロフォスフォシリケートガラス
（ＢＰＳＧ）等からなる第１層間絶縁膜２００の表面
を、化学機械研磨（ＣＭＰ）により平坦化する。平坦化
された第１層間絶縁膜２００の表面上に、化学気相成長
（ＣＶＤ）により酸化シリコンからなる厚さ１００ｎｍ
の第２層間絶縁膜２０１を形成する。
表面上に形成されたボロフォスフォシリケートガラス
（ＢＰＳＧ）等からなる第１層間絶縁膜２００の表面
を、化学機械研磨（ＣＭＰ）により平坦化する。平坦化
された第１層間絶縁膜２００の表面上に、化学気相成長
（ＣＶＤ）により酸化シリコンからなる厚さ１００ｎｍ
の第２層間絶縁膜２０１を形成する。
【０００４】図８（Ｂ）に示すように、第２層間絶縁膜
２０１の上に、厚さ４０ｎｍのチタン（Ｔｉ）膜２０
２、厚さ２０ｎｍの窒化チタン（ＴｉＮ）膜２０３、及
び厚さ１００ｎｍのタングステン（Ｗ）膜２０４を順番
に堆積させる。Ｗ膜２０４の上にＳｉＯＮからなる反射
防止膜２０５を堆積させる。
２０１の上に、厚さ４０ｎｍのチタン（Ｔｉ）膜２０
２、厚さ２０ｎｍの窒化チタン（ＴｉＮ）膜２０３、及
び厚さ１００ｎｍのタングステン（Ｗ）膜２０４を順番
に堆積させる。Ｗ膜２０４の上にＳｉＯＮからなる反射
防止膜２０５を堆積させる。
【０００５】図８（Ｃ）に示すように、反射防止膜２０
５の上に、レジストパターン２０６を形成する。レジス
トパターン２０６は、配線を形成すべき領域を覆う。レ
ジストパターン２０６をマスクとして、反射防止膜２０
５からＴｉ膜２０２までをエッチングする。エッチング
後、レジストパターン２０６を除去する。
５の上に、レジストパターン２０６を形成する。レジス
トパターン２０６は、配線を形成すべき領域を覆う。レ
ジストパターン２０６をマスクとして、反射防止膜２０
５からＴｉ膜２０２までをエッチングする。エッチング
後、レジストパターン２０６を除去する。
【０００６】図８（Ｄ）に示すように、Ｔｉ膜２０２、
ＴｉＮ膜２０３、及びＷ膜２０４からなる積層配線２０
７が残る。
ＴｉＮ膜２０３、及びＷ膜２０４からなる積層配線２０
７が残る。
【０００７】図９（Ｅ）に示すように、第２層間絶縁膜
２０１の露出した表面、及び配線２０７を覆うように、
減圧ＣＶＤにより、窒化シリコンからなる厚さ１０〜２
０ｎｍの第３層間絶縁膜２０８を形成する。
２０１の露出した表面、及び配線２０７を覆うように、
減圧ＣＶＤにより、窒化シリコンからなる厚さ１０〜２
０ｎｍの第３層間絶縁膜２０８を形成する。
【０００８】第３層間絶縁膜２０８の上に、高密度プラ
ズマを用いたＣＶＤにより、酸化シリコンからなる厚さ
７００ｎｍの第４層間絶縁膜２０９を形成する。第４層
間絶縁膜２０９の上に、プラズマ励起型ＣＶＤにより、
窒化シリコンからなる厚さ３５０ｎｍの第５層間絶縁膜
２１０を形成する。積層配線２０７の底面が第２層間絶
縁膜２０１に接し、側面及び上面が第３層間絶縁膜２０
８に接することにより、他の導電性領域との絶縁が保た
れる。
ズマを用いたＣＶＤにより、酸化シリコンからなる厚さ
７００ｎｍの第４層間絶縁膜２０９を形成する。第４層
間絶縁膜２０９の上に、プラズマ励起型ＣＶＤにより、
窒化シリコンからなる厚さ３５０ｎｍの第５層間絶縁膜
２１０を形成する。積層配線２０７の底面が第２層間絶
縁膜２０１に接し、側面及び上面が第３層間絶縁膜２０
８に接することにより、他の導電性領域との絶縁が保た
れる。
【０００９】
【発明が解決しようとする課題】半導体集積回路装置の
集積度を高めると、配線間の絶縁不良や、配線と他の導
体プラグとの間の絶縁不良が発生しやすいことが分かっ
た。
集積度を高めると、配線間の絶縁不良や、配線と他の導
体プラグとの間の絶縁不良が発生しやすいことが分かっ
た。
【００１０】本発明の目的は、集積度を高めても、絶縁
不良の生じにくい半導体装置及びその製造方法を提供す
ることである。
不良の生じにくい半導体装置及びその製造方法を提供す
ることである。
【００１１】
【課題を解決するための手段】本発明の一観点による
と、半導体基板の主面上に形成された絶縁材料からなる
第１の絶縁膜と、前記第１の絶縁膜の上に形成され、Ｔ
ｉまたはＴｉを含む化合物からなる第１の導電層と、該
第１の導電層とは異なる導電材料からなる第２の導電層
とを含む積層配線と、窒化シリコンで形成され、前記積
層配線の上面、底面、及び側面を被覆する被覆膜とを有
する半導体装置が提供される。
と、半導体基板の主面上に形成された絶縁材料からなる
第１の絶縁膜と、前記第１の絶縁膜の上に形成され、Ｔ
ｉまたはＴｉを含む化合物からなる第１の導電層と、該
第１の導電層とは異なる導電材料からなる第２の導電層
とを含む積層配線と、窒化シリコンで形成され、前記積
層配線の上面、底面、及び側面を被覆する被覆膜とを有
する半導体装置が提供される。
【００１２】本発明の他の観点によると、主面上に半導
体素子が形成された半導体基板の該主面上に、前記半導
体素子を覆うように、絶縁材料からなる第１の絶縁膜を
形成する工程と、前記第１の絶縁膜の表面上に、窒化シ
リコンからなる第１の被覆膜を形成する工程と、前記被
覆膜の表面上に、ＴｉまたはＴｉを含む化合物からなる
第１の導電層と、該第１の導電層とは異なる導電材料か
らなる第２の導電層とを含む積層配線を形成する工程
と、前記積層配線の上面及び側面を覆うように、窒化シ
リコンからなる第２の被覆膜を形成する工程とを有する
半導体装置の製造方法が提供される。
体素子が形成された半導体基板の該主面上に、前記半導
体素子を覆うように、絶縁材料からなる第１の絶縁膜を
形成する工程と、前記第１の絶縁膜の表面上に、窒化シ
リコンからなる第１の被覆膜を形成する工程と、前記被
覆膜の表面上に、ＴｉまたはＴｉを含む化合物からなる
第１の導電層と、該第１の導電層とは異なる導電材料か
らなる第２の導電層とを含む積層配線を形成する工程
と、前記積層配線の上面及び側面を覆うように、窒化シ
リコンからなる第２の被覆膜を形成する工程とを有する
半導体装置の製造方法が提供される。
【００１３】被覆膜が、第１の導電層中のＴｉの拡散を
防止する。このため、Ｔｉの拡散に起因する絶縁不良を
防止することができる。
防止する。このため、Ｔｉの拡散に起因する絶縁不良を
防止することができる。
【００１４】
【発明の実施の形態】本発明の実施例を説明する前に、
本願発明者らによって新たに発見された絶縁不良の原因
について説明する。
本願発明者らによって新たに発見された絶縁不良の原因
について説明する。
【００１５】図１０に、絶縁不良の発生したダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）の断面図を示
す。図１０の左側の部分がメモリセル領域の断面図であ
り、右側の部分が周辺回路領域の断面図である。シリコ
ンからなる基板１の表面に素子分離領域２が形成され、
活性領域が画定されている。活性領域上に、ＭＯＳＦＥ
Ｔが形成されている。各ＭＯＳＦＥＴは、ゲート絶縁膜
３、ゲート電極４、ソース及びドレイン領域となる一対
の不純物拡散領域８を含んで構成されている。図１０で
は、各ＭＯＳＦＥＴについて、一対の不純物拡散領域８
のうち一方の領域のみが現れており、他方の不純物拡散
領域は、この断面の手前または奥に配置されている。ゲ
ート電極４は、多結晶シリコン膜４Ａとタングステンシ
リサイド（ＷＳｉ）膜４Ｂとの２層構造を有する。
クランダムアクセスメモリ（ＤＲＡＭ）の断面図を示
す。図１０の左側の部分がメモリセル領域の断面図であ
り、右側の部分が周辺回路領域の断面図である。シリコ
ンからなる基板１の表面に素子分離領域２が形成され、
活性領域が画定されている。活性領域上に、ＭＯＳＦＥ
Ｔが形成されている。各ＭＯＳＦＥＴは、ゲート絶縁膜
３、ゲート電極４、ソース及びドレイン領域となる一対
の不純物拡散領域８を含んで構成されている。図１０で
は、各ＭＯＳＦＥＴについて、一対の不純物拡散領域８
のうち一方の領域のみが現れており、他方の不純物拡散
領域は、この断面の手前または奥に配置されている。ゲ
ート電極４は、多結晶シリコン膜４Ａとタングステンシ
リサイド（ＷＳｉ）膜４Ｂとの２層構造を有する。
【００１６】ゲート電極４の上に、窒化シリコンからな
る上部保護膜６が配置されている。ゲート絶縁膜３、ゲ
ート電極４、及び上部保護膜６の側面上に、窒化シリコ
ンからなる側面保護膜７が形成されている。ゲート電極
４は、紙面に垂直な方向に延在し、ワード線を構成す
る。
る上部保護膜６が配置されている。ゲート絶縁膜３、ゲ
ート電極４、及び上部保護膜６の側面上に、窒化シリコ
ンからなる側面保護膜７が形成されている。ゲート電極
４は、紙面に垂直な方向に延在し、ワード線を構成す
る。
【００１７】ＭＯＳＦＥＴを覆うように、基板１の上に
ＢＰＳＧからなる厚さ１μｍの第１層間絶縁膜１０が形
成されている。第１層間絶縁膜１０は、リフロー工程及
びＣＭＰ工程を経て、その表面が平坦化されている。平
坦化された表面上に、ＣＶＤにより、酸化シリコンから
なる厚さ１００ｎｍの第２層間絶縁膜１１が形成されて
いる。メモリセル領域において、ＭＯＳＦＥＴの各々の
一方の不純物拡散領域８に対応する位置に、第１層間絶
縁膜１０を貫通するビアホールが形成されている。この
ビアホール内に多結晶シリコンからなる第１導体プラグ
１５が埋め込まれている。
ＢＰＳＧからなる厚さ１μｍの第１層間絶縁膜１０が形
成されている。第１層間絶縁膜１０は、リフロー工程及
びＣＭＰ工程を経て、その表面が平坦化されている。平
坦化された表面上に、ＣＶＤにより、酸化シリコンから
なる厚さ１００ｎｍの第２層間絶縁膜１１が形成されて
いる。メモリセル領域において、ＭＯＳＦＥＴの各々の
一方の不純物拡散領域８に対応する位置に、第１層間絶
縁膜１０を貫通するビアホールが形成されている。この
ビアホール内に多結晶シリコンからなる第１導体プラグ
１５が埋め込まれている。
【００１８】ＭＯＳＦＥＴの他方の不純物拡散領域８に
対応する位置にもビアホールが形成されている。このビ
アホール内に、多結晶シリコンからなる第２導体プラグ
１６が埋め込まれている。第２導体プラグ１６は、実際
には図１０の断面内に現れないが、上層配線の説明の都
合上、第１層間絶縁膜１０の表層部に導体プラグ１６が
破線で表されている。
対応する位置にもビアホールが形成されている。このビ
アホール内に、多結晶シリコンからなる第２導体プラグ
１６が埋め込まれている。第２導体プラグ１６は、実際
には図１０の断面内に現れないが、上層配線の説明の都
合上、第１層間絶縁膜１０の表層部に導体プラグ１６が
破線で表されている。
【００１９】第２層間絶縁膜１１の上に、メモリセル領
域においてはビット線１７が配置され、周辺回路領域に
おいては配線１８が配置されている。ビット線１７及び
配線１８は、厚さ４０ｎｍのＴｉ層２０、厚さ２０ｎｍ
のＴｉＮ層２１、厚さ１００ｎｍのＷ層２２がこの順番
に積層された３層構造を有する。ビット線１７は、第２
層間絶縁膜１１に形成された開口内を経由して第１導体
プラグ１５に接続されている。配線１８は、第１層間絶
縁膜１０及び第２層間絶縁膜１１を貫通するビアホール
内を経由して、基板１の表層部に形成された不純物拡散
領域８に接続されている。
域においてはビット線１７が配置され、周辺回路領域に
おいては配線１８が配置されている。ビット線１７及び
配線１８は、厚さ４０ｎｍのＴｉ層２０、厚さ２０ｎｍ
のＴｉＮ層２１、厚さ１００ｎｍのＷ層２２がこの順番
に積層された３層構造を有する。ビット線１７は、第２
層間絶縁膜１１に形成された開口内を経由して第１導体
プラグ１５に接続されている。配線１８は、第１層間絶
縁膜１０及び第２層間絶縁膜１１を貫通するビアホール
内を経由して、基板１の表層部に形成された不純物拡散
領域８に接続されている。
【００２０】ビット線１７及び配線１８を覆うように、
窒化シリコンからなる厚さ１０〜２０ｎｍの被覆膜２５
が形成されている。被覆膜２５の上に、酸化シリコンか
らなる厚さ３５０ｎｍの第３層間絶縁膜２６が形成され
ている。第３層間絶縁膜２６の表面は、ＣＭＰにより平
坦化されている。
窒化シリコンからなる厚さ１０〜２０ｎｍの被覆膜２５
が形成されている。被覆膜２５の上に、酸化シリコンか
らなる厚さ３５０ｎｍの第３層間絶縁膜２６が形成され
ている。第３層間絶縁膜２６の表面は、ＣＭＰにより平
坦化されている。
【００２１】第２導体プラグ１６に対応する位置に、第
３層間絶縁膜２６を貫通するビアホールが形成されてい
る。このビアホール内に、不純物添加アモルファスシリ
コンからなる第３導体プラグ３２が埋め込まれている。
第３導体プラグ３２の下端は第２導体プラグ１６に接続
され、上端は、第３層間絶縁膜２６の上面よりもやや上
に突出している。この突出部は、第３層間絶縁膜２６か
ら離れるに従って広がっており、その側面に不純物添加
アモルファスシリコンからなるサイドウォールスペーサ
３１が形成されている。サイドウォールスペーサ３１の
外周面は、第３層間絶縁膜２６の上面に対してほぼ垂直
である。
３層間絶縁膜２６を貫通するビアホールが形成されてい
る。このビアホール内に、不純物添加アモルファスシリ
コンからなる第３導体プラグ３２が埋め込まれている。
第３導体プラグ３２の下端は第２導体プラグ１６に接続
され、上端は、第３層間絶縁膜２６の上面よりもやや上
に突出している。この突出部は、第３層間絶縁膜２６か
ら離れるに従って広がっており、その側面に不純物添加
アモルファスシリコンからなるサイドウォールスペーサ
３１が形成されている。サイドウォールスペーサ３１の
外周面は、第３層間絶縁膜２６の上面に対してほぼ垂直
である。
【００２２】メモリセル領域の第３層間絶縁膜２６の表
面上に、窒化シリコンからなる厚さ１５０ｎｍの第４層
間絶縁膜３０が形成されている。第４層間絶縁膜３０に
は、第３導体プラグ３２に対応する位置に形成された開
口を有する。この開口の内周面は、ある間隙を隔ててサ
イドウォールスペーサ３１の外周面に対向する。第４層
間絶縁膜３０の上面は、第３導体プラグ３２の上面に整
合している。
面上に、窒化シリコンからなる厚さ１５０ｎｍの第４層
間絶縁膜３０が形成されている。第４層間絶縁膜３０に
は、第３導体プラグ３２に対応する位置に形成された開
口を有する。この開口の内周面は、ある間隙を隔ててサ
イドウォールスペーサ３１の外周面に対向する。第４層
間絶縁膜３０の上面は、第３導体プラグ３２の上面に整
合している。
【００２３】第３導体プラグ３２の各々に対応して、シ
リンダ状電極３５が配置されている。シリンダ状電極３
５は、第４層間絶縁膜３０とサイドウォールスペーサ３
１との間の間隙を埋め込んだ部分、第３導体プラグ３２
の上面を覆う部分、及びサイドウォールスペーサ３１の
外周面を上方に延在させた柱面に沿う筒状部分を含んで
構成される。
リンダ状電極３５が配置されている。シリンダ状電極３
５は、第４層間絶縁膜３０とサイドウォールスペーサ３
１との間の間隙を埋め込んだ部分、第３導体プラグ３２
の上面を覆う部分、及びサイドウォールスペーサ３１の
外周面を上方に延在させた柱面に沿う筒状部分を含んで
構成される。
【００２４】シリンダ状電極３５の表面を、キャパシタ
誘電体膜３６が覆う。キャパシタ誘電体膜３６は、窒化
シリコン膜と酸化シリコン膜との２層構造を有する。な
お、キャパシタ誘電体膜３６は、第４層間絶縁膜３０の
上面も覆っている。キャパシタ誘電体膜３６の上に、不
純物添加アモルファスシリコンからなる厚さ１００ｎｍ
のプレート電極４０が形成されている。
誘電体膜３６が覆う。キャパシタ誘電体膜３６は、窒化
シリコン膜と酸化シリコン膜との２層構造を有する。な
お、キャパシタ誘電体膜３６は、第４層間絶縁膜３０の
上面も覆っている。キャパシタ誘電体膜３６の上に、不
純物添加アモルファスシリコンからなる厚さ１００ｎｍ
のプレート電極４０が形成されている。
【００２５】メモリセル領域のプレート電極４０及び周
辺回路領域の第３層間絶縁膜２６の上に、酸化シリコン
からなる第５層間絶縁膜４５が形成されている。第５層
間絶縁膜４５の表面は、ＣＭＰにより平坦化されてい
る。
辺回路領域の第３層間絶縁膜２６の上に、酸化シリコン
からなる第５層間絶縁膜４５が形成されている。第５層
間絶縁膜４５の表面は、ＣＭＰにより平坦化されてい
る。
【００２６】周辺回路領域のゲート電極４に対応する位
置に、第５層間絶縁膜４５から上部保護膜６までを貫通
するビアホールが形成されている。このビアホール内
に、タングステンからなる第４導体プラグ４６が埋め込
まれている。第４導体プラグ４６は、周辺回路領域のゲ
ート電極４に接続されている。
置に、第５層間絶縁膜４５から上部保護膜６までを貫通
するビアホールが形成されている。このビアホール内
に、タングステンからなる第４導体プラグ４６が埋め込
まれている。第４導体プラグ４６は、周辺回路領域のゲ
ート電極４に接続されている。
【００２７】第５層間絶縁膜４５の上に、第４導体プラ
グ４６に接続された上層配線５０が形成されている。上
層配線５０は、配線１８の近傍（脇）を、基板の厚さ方
向に通過する。
グ４６に接続された上層配線５０が形成されている。上
層配線５０は、配線１８の近傍（脇）を、基板の厚さ方
向に通過する。
【００２８】図１０に示したＤＲＡＭを検査したとこ
ろ、配線１８と第４導体プラグ４６との間で絶縁不良が
発生し易いことがわかった。さらに詳細な調査を行った
ところ、配線１８を構成するＴｉ層２０及びＴｉＮ層２
１内のＴｉが、ＢＰＳＧからなる第１層間絶縁膜１０内
を広範囲に拡散し、第４導体プラグ４６まで達している
ことがわかった。
ろ、配線１８と第４導体プラグ４６との間で絶縁不良が
発生し易いことがわかった。さらに詳細な調査を行った
ところ、配線１８を構成するＴｉ層２０及びＴｉＮ層２
１内のＴｉが、ＢＰＳＧからなる第１層間絶縁膜１０内
を広範囲に拡散し、第４導体プラグ４６まで達している
ことがわかった。
【００２９】図１１に示すように、第２層間絶縁膜１１
の上に形成された相互に近接する配線同士が、Ｔｉの拡
散によって短絡してしまう場合もある。
の上に形成された相互に近接する配線同士が、Ｔｉの拡
散によって短絡してしまう場合もある。
【００３０】本願発明者らの詳細な評価により、窒化シ
リコンからなる第４層間絶縁膜３０の存在が、Ｔｉの拡
散の原因になっていることがわかった。窒化シリコン膜
には、通常引張り応力が内在している。成膜方法として
プラズマＣＶＤを採用すると窒化シリコン膜は基板の片
面のみに形成される。片面にのみ窒化シリコン膜が形成
されると、基板の反りが生じ、基板上に形成されている
各薄膜に歪が発生する。この歪によって、Ｔｉが拡散す
ると考えられる。以下に説明する実施例では、Ｔｉの拡
散を防止することができる。
リコンからなる第４層間絶縁膜３０の存在が、Ｔｉの拡
散の原因になっていることがわかった。窒化シリコン膜
には、通常引張り応力が内在している。成膜方法として
プラズマＣＶＤを採用すると窒化シリコン膜は基板の片
面のみに形成される。片面にのみ窒化シリコン膜が形成
されると、基板の反りが生じ、基板上に形成されている
各薄膜に歪が発生する。この歪によって、Ｔｉが拡散す
ると考えられる。以下に説明する実施例では、Ｔｉの拡
散を防止することができる。
【００３１】図１に、本発明の実施例によるＤＲＡＭの
断面図を示す。以下、図１０に示したＤＲＡＭとの構造
上の相違点について説明する。図１０に示したＤＲＡＭ
では、酸化シリコンからなる第２層間絶縁膜１１の上に
直接Ｔｉ層２０が形成されていた。図１に示す実施例に
よるＤＲＡＭにおいては、第２層間絶縁膜１１とＴｉ層
２０との間に、窒化シリコンからなる厚さ１０〜２０ｎ
ｍの下側被覆膜２４が配置されている。このため、配線
１８及びビット線１７の全表面が、下側被覆膜２４及び
上側被覆膜２５の少なくとも一方の膜で被覆されること
になる。
断面図を示す。以下、図１０に示したＤＲＡＭとの構造
上の相違点について説明する。図１０に示したＤＲＡＭ
では、酸化シリコンからなる第２層間絶縁膜１１の上に
直接Ｔｉ層２０が形成されていた。図１に示す実施例に
よるＤＲＡＭにおいては、第２層間絶縁膜１１とＴｉ層
２０との間に、窒化シリコンからなる厚さ１０〜２０ｎ
ｍの下側被覆膜２４が配置されている。このため、配線
１８及びビット線１７の全表面が、下側被覆膜２４及び
上側被覆膜２５の少なくとも一方の膜で被覆されること
になる。
【００３２】下側被覆膜２４及び上側被覆膜２５が、Ｔ
ｉ層２０及びＴｉＮ層２１のＴｉの拡散を防止する。こ
のため、Ｔｉの拡散に起因する絶縁不良を防止すること
ができる。図１に示した配線１８と不純物拡散領域８と
を接続するビアホール内において、ＢＰＳＧからなる第
１層間絶縁膜１０とＴｉ層２０とが接しているが、この
部分ではＴｉの拡散が確認されなかった。配線１８の端
部でＴｉの拡散が確認されたのは、この部分に応力が集
中し、この部分でＴｉが拡散しやすいためと考えられ
る。
ｉ層２０及びＴｉＮ層２１のＴｉの拡散を防止する。こ
のため、Ｔｉの拡散に起因する絶縁不良を防止すること
ができる。図１に示した配線１８と不純物拡散領域８と
を接続するビアホール内において、ＢＰＳＧからなる第
１層間絶縁膜１０とＴｉ層２０とが接しているが、この
部分ではＴｉの拡散が確認されなかった。配線１８の端
部でＴｉの拡散が確認されたのは、この部分に応力が集
中し、この部分でＴｉが拡散しやすいためと考えられ
る。
【００３３】また、図１０及び図１１の構造において、
Ｔｉが第２層間絶縁膜１１を突き抜けて、その下のＢＰ
ＳＧからなる第１層間絶縁膜１０まで達すると、より広
範に拡散することがわかった。このため、配線２０の下
にＢＰＳＧからなる膜が配置されている場合に、特に、
上記実施例による構造を採用する効果が高い。また、Ｂ
ＰＳＧの他に、フォスフォシリケートガラス（ＰＳＧ）
やボロシリケートガラス（ＢＳＧ）からなる膜が形成さ
れている場合にも同様である。
Ｔｉが第２層間絶縁膜１１を突き抜けて、その下のＢＰ
ＳＧからなる第１層間絶縁膜１０まで達すると、より広
範に拡散することがわかった。このため、配線２０の下
にＢＰＳＧからなる膜が配置されている場合に、特に、
上記実施例による構造を採用する効果が高い。また、Ｂ
ＰＳＧの他に、フォスフォシリケートガラス（ＰＳＧ）
やボロシリケートガラス（ＢＳＧ）からなる膜が形成さ
れている場合にも同様である。
【００３４】次に、図２〜図７を参照して、実施例によ
るＤＲＡＭの製造方法について説明する。
るＤＲＡＭの製造方法について説明する。
【００３５】図２（Ａ）の状態に至るまでの工程を説明
する。シリコン基板１の表面に、シャロートレンチアイ
ソレーション（ＳＴＩ）プロセスにより、酸化シリコン
からなる素子分離領域２を形成する。素子分離領域２に
より、活性領域が画定される。ウェル形成、チャネルス
トップ領域形成のためのイオン注入を行い、熱酸化する
ことにより活性領域の表面にゲート絶縁膜３を形成す
る。
する。シリコン基板１の表面に、シャロートレンチアイ
ソレーション（ＳＴＩ）プロセスにより、酸化シリコン
からなる素子分離領域２を形成する。素子分離領域２に
より、活性領域が画定される。ウェル形成、チャネルス
トップ領域形成のためのイオン注入を行い、熱酸化する
ことにより活性領域の表面にゲート絶縁膜３を形成す
る。
【００３６】ゲート絶縁膜３及び素子分離領域２の上
に、多結晶シリコン層４Ａ及びＷＳｉ層４Ｂを堆積させ
る。ＷＳｉ層４Ｂの上に、窒化シリコンからなる上部保
護膜６を堆積させる。上部保護膜６、ＷＳｉ層４Ｂ、及
び多結晶シリコン層４Ａの３層をパターニングし、ゲー
ト電極４を残す。
に、多結晶シリコン層４Ａ及びＷＳｉ層４Ｂを堆積させ
る。ＷＳｉ層４Ｂの上に、窒化シリコンからなる上部保
護膜６を堆積させる。上部保護膜６、ＷＳｉ層４Ｂ、及
び多結晶シリコン層４Ａの３層をパターニングし、ゲー
ト電極４を残す。
【００３７】ゲート電極４をマスクとして、ソース及び
ドレイン領域形成のためのイオン注入を行う。ゲート電
極４及び上部保護膜６の側面上に、窒化シリコンからな
る側面保護膜７を形成する。側面保護膜７は、基板全面
上に窒化シリコン膜を堆積させた後、異方性エッチング
することにより形成される。
ドレイン領域形成のためのイオン注入を行う。ゲート電
極４及び上部保護膜６の側面上に、窒化シリコンからな
る側面保護膜７を形成する。側面保護膜７は、基板全面
上に窒化シリコン膜を堆積させた後、異方性エッチング
することにより形成される。
【００３８】基板上に、上部保護膜６及び側面保護膜７
を覆うように、ＢＰＳＧからなる厚さ１μｍの第１層間
絶縁膜１０を堆積させる。リフロー及びＣＭＰを行い、
第１層間絶縁膜１０の表面の平坦化を行う。
を覆うように、ＢＰＳＧからなる厚さ１μｍの第１層間
絶縁膜１０を堆積させる。リフロー及びＣＭＰを行い、
第１層間絶縁膜１０の表面の平坦化を行う。
【００３９】図２（Ｂ）に示すように、メモリセル領域
のＭＯＳＦＥＴの不純物拡散領域８に対応する位置に、
第１層間絶縁膜１０を貫通するビアホールを形成する。
第１層間絶縁膜１０のエッチングは、Ｃ4Ｆ8を用いた反
応性イオンエッチング（ＲＩＥ）により行うことができ
る。ゲート電極４を覆う上部保護膜６及び側面保護膜７
は、このエッチング条件の下でほとんどエッチングされ
ないため、ビアホールを自己整合的に形成することがで
きる。
のＭＯＳＦＥＴの不純物拡散領域８に対応する位置に、
第１層間絶縁膜１０を貫通するビアホールを形成する。
第１層間絶縁膜１０のエッチングは、Ｃ4Ｆ8を用いた反
応性イオンエッチング（ＲＩＥ）により行うことができ
る。ゲート電極４を覆う上部保護膜６及び側面保護膜７
は、このエッチング条件の下でほとんどエッチングされ
ないため、ビアホールを自己整合的に形成することがで
きる。
【００４０】このビアホール内を埋め込むように、多結
晶シリコン層をＣＶＤにより堆積させる。第１層間絶縁
膜１０の上面が露出するまでＣＭＰを行う。ビアホール
内に、多結晶シリコンからなる第１導体プラグ１５及び
第２導体プラグ１６が残る。ＭＯＳＦＥＴの一方の不純
物拡散領域８に第１導体プラグ１５が接続され、他方の
不純物拡散領域８に第２導体プラグ１６が接続される。
図２（Ｂ）の断面内には、第１導体プラグ１５のみが現
れている。図２（Ｂ）の断面の手前または奥に位置する
第２導体プラグ１６は、破線で示されている。
晶シリコン層をＣＶＤにより堆積させる。第１層間絶縁
膜１０の上面が露出するまでＣＭＰを行う。ビアホール
内に、多結晶シリコンからなる第１導体プラグ１５及び
第２導体プラグ１６が残る。ＭＯＳＦＥＴの一方の不純
物拡散領域８に第１導体プラグ１５が接続され、他方の
不純物拡散領域８に第２導体プラグ１６が接続される。
図２（Ｂ）の断面内には、第１導体プラグ１５のみが現
れている。図２（Ｂ）の断面の手前または奥に位置する
第２導体プラグ１６は、破線で示されている。
【００４１】図２（Ｃ）に示すように、第１層間絶縁膜
１０、第１導体プラグ１５、及び第２導体プラグ１６の
上に、酸化シリコンからなる厚さ１００ｎｍの第２層間
絶縁膜１１を、ＣＶＤにより形成する。第２層間絶縁膜
１１の上に、窒化シリコンからなる厚さ１０〜２０ｎｍ
の下側被覆膜２４を、減圧ＣＶＤにより形成する。な
お、第２層間絶縁膜１１を形成することなく、第１層間
絶縁膜１０の上に直接下側被覆膜２４を形成してもよ
い。
１０、第１導体プラグ１５、及び第２導体プラグ１６の
上に、酸化シリコンからなる厚さ１００ｎｍの第２層間
絶縁膜１１を、ＣＶＤにより形成する。第２層間絶縁膜
１１の上に、窒化シリコンからなる厚さ１０〜２０ｎｍ
の下側被覆膜２４を、減圧ＣＶＤにより形成する。な
お、第２層間絶縁膜１１を形成することなく、第１層間
絶縁膜１０の上に直接下側被覆膜２４を形成してもよ
い。
【００４２】図３（Ｄ）に示すように、第１導体プラグ
１５が形成されている位置に、下側被覆膜２４及び第２
層間絶縁膜１１の２層を貫通する開口２７を形成する。
同時に、周辺回路領域の不純物拡散領域８の上面を露出
させるビアホール２８を形成する。
１５が形成されている位置に、下側被覆膜２４及び第２
層間絶縁膜１１の２層を貫通する開口２７を形成する。
同時に、周辺回路領域の不純物拡散領域８の上面を露出
させるビアホール２８を形成する。
【００４３】図３（Ｅ）に示す状態までの工程を説明す
る。下側被覆膜２４の表面、開口２７の底面に露出した
第１導体プラグ１５の上面、及びビアホール２８の内面
を覆うように、厚さ４０ｎｍのＴｉ層２０を形成する。
Ｔｉ層２０の上に、厚さ２０ｎｍのＴｉＮ層２１、厚さ
１００ｎｍのＷ層２２を順番に形成する。Ｔｉ層２０
は、スパッタリングにより形成し、ＴｉＮ層２１及びＷ
層２２はＣＶＤにより形成することができる。Ｗ層２２
の上にＳｉＯＮからなる反射防止膜２３を形成する。
る。下側被覆膜２４の表面、開口２７の底面に露出した
第１導体プラグ１５の上面、及びビアホール２８の内面
を覆うように、厚さ４０ｎｍのＴｉ層２０を形成する。
Ｔｉ層２０の上に、厚さ２０ｎｍのＴｉＮ層２１、厚さ
１００ｎｍのＷ層２２を順番に形成する。Ｔｉ層２０
は、スパッタリングにより形成し、ＴｉＮ層２１及びＷ
層２２はＣＶＤにより形成することができる。Ｗ層２２
の上にＳｉＯＮからなる反射防止膜２３を形成する。
【００４４】反射防止膜２３からＴｉ層２０までの４層
を、塩素系ガスを用いてパターニングする。第１導体プ
ラグ１５に接続されたビット線１７、及び周辺回路領域
の不純物拡散領域８に接続された配線１８が残る。Ｔｉ
層２０は、ビット線１７と第１導体プラグ１５との電気
的接触を保証するためのものである。ＴｉＮ層２１は、
エレクトロマイグレーション及びストレスマイグレーシ
ョンの発生を抑制する。なお、下側被覆膜２４までをエ
ッチングし、ビット線１７及び配線１８の配置されない
領域に、第２層間絶縁膜１１を露出させてもよい。
を、塩素系ガスを用いてパターニングする。第１導体プ
ラグ１５に接続されたビット線１７、及び周辺回路領域
の不純物拡散領域８に接続された配線１８が残る。Ｔｉ
層２０は、ビット線１７と第１導体プラグ１５との電気
的接触を保証するためのものである。ＴｉＮ層２１は、
エレクトロマイグレーション及びストレスマイグレーシ
ョンの発生を抑制する。なお、下側被覆膜２４までをエ
ッチングし、ビット線１７及び配線１８の配置されない
領域に、第２層間絶縁膜１１を露出させてもよい。
【００４５】ビット線１７、配線１８、及び露出してい
る下側被覆膜２４を覆う窒化シリコンからなる厚さ１０
〜２０ｎｍの上側被覆膜２５を、減圧ＣＶＤにより形成
する。ビット線１７及び配線１８の上面、側面及び底面
が、窒化シリコンからなる被覆膜２４及び２５で被覆さ
れる。
る下側被覆膜２４を覆う窒化シリコンからなる厚さ１０
〜２０ｎｍの上側被覆膜２５を、減圧ＣＶＤにより形成
する。ビット線１７及び配線１８の上面、側面及び底面
が、窒化シリコンからなる被覆膜２４及び２５で被覆さ
れる。
【００４６】なお、上側被覆膜２５を形成する際に、サ
イドウォールスペーサ形成技術を用いて、ビット線１７
及び配線１８の側面に、被覆膜を形成してもよい。この
とき、配線１８の上面は被覆膜で覆われないが、Ｔｉ層
２０は配線１８の底面にのみ配置されているので、Ｔｉ
の拡散防止効果が期待される。なお、後述する図５
（Ｉ）の工程で、第３導体プラグ３２用のビアホールを
自己整合的に形成するために、ビット線１７の上面を窒
化シリコン膜で覆っておくことが好ましい。
イドウォールスペーサ形成技術を用いて、ビット線１７
及び配線１８の側面に、被覆膜を形成してもよい。この
とき、配線１８の上面は被覆膜で覆われないが、Ｔｉ層
２０は配線１８の底面にのみ配置されているので、Ｔｉ
の拡散防止効果が期待される。なお、後述する図５
（Ｉ）の工程で、第３導体プラグ３２用のビアホールを
自己整合的に形成するために、ビット線１７の上面を窒
化シリコン膜で覆っておくことが好ましい。
【００４７】図３（Ｆ）に示すように、上側被覆膜２５
の上に、酸化シリコンからなる厚さ１μｍの第３層間絶
縁膜２６を、ＣＶＤにより形成する。第３層間絶縁膜２
６の表面を、ＣＭＰにより平坦化する。第３層間絶縁膜
２６の上に、窒化シリコンからなる厚さ３５０ｎｍの第
４層間絶縁膜３０を、プラズマ励起型ＣＶＤにより形成
する。
の上に、酸化シリコンからなる厚さ１μｍの第３層間絶
縁膜２６を、ＣＶＤにより形成する。第３層間絶縁膜２
６の表面を、ＣＭＰにより平坦化する。第３層間絶縁膜
２６の上に、窒化シリコンからなる厚さ３５０ｎｍの第
４層間絶縁膜３０を、プラズマ励起型ＣＶＤにより形成
する。
【００４８】窒化シリコンからなる第４層間絶縁膜３０
には、引張り応力（テンシルストレス）が内在してい
る。プラズマ励起型ＣＶＤで成膜を行うと、基板の片面
にのみ薄膜が形成される。基板の両側に薄膜が形成され
る通常のＣＶＤで成膜を行う場合に比べて、基板の反り
が生じやすい。なお、通常のＣＶＤで両面に窒化シリコ
ン膜を形成し、裏面上の窒化シリコン膜を除去すると、
プラズマ励起型ＣＶＤで成膜した場合と同様に基板が反
りやすくなる。
には、引張り応力（テンシルストレス）が内在してい
る。プラズマ励起型ＣＶＤで成膜を行うと、基板の片面
にのみ薄膜が形成される。基板の両側に薄膜が形成され
る通常のＣＶＤで成膜を行う場合に比べて、基板の反り
が生じやすい。なお、通常のＣＶＤで両面に窒化シリコ
ン膜を形成し、裏面上の窒化シリコン膜を除去すると、
プラズマ励起型ＣＶＤで成膜した場合と同様に基板が反
りやすくなる。
【００４９】図４（Ｇ）に示すように、第４層間絶縁膜
３０の上に、レジストパターン３３を形成する。レジス
トパターン３３は、第２導体プラグ１６に対応する位置
に開口を有する。レジストパターン３３をマスクとし
て、第４層間絶縁膜３０をエッチングし、開口３４を形
成する。開口３４を形成した後、レジストパターン３３
を除去する。
３０の上に、レジストパターン３３を形成する。レジス
トパターン３３は、第２導体プラグ１６に対応する位置
に開口を有する。レジストパターン３３をマスクとし
て、第４層間絶縁膜３０をエッチングし、開口３４を形
成する。開口３４を形成した後、レジストパターン３３
を除去する。
【００５０】図４（Ｈ）に示すように、開口３４の内周
面上に、不純物添加アモルファスシリコンからなるサイ
ドウォールスペーサ３１を形成する。サイドウォールス
ペーサ３１は、不純物添加アモルファスシリコン膜を成
膜した後、異方性エッチングすることにより形成され
る。
面上に、不純物添加アモルファスシリコンからなるサイ
ドウォールスペーサ３１を形成する。サイドウォールス
ペーサ３１は、不純物添加アモルファスシリコン膜を成
膜した後、異方性エッチングすることにより形成され
る。
【００５１】図５（Ｉ）に示す状態までの工程を説明す
る。第４層間絶縁膜３０及びサイドウォールスペーサ３
１をマスクとして、第３層間絶縁膜２６、上側被覆膜２
５、下側被覆膜２４、及び第２層間絶縁膜１１をエッチ
ングし、ビアホールを形成する。このビアホールの底面
に、第２導体プラグ１６の上面の一部が露出する。図５
（Ｉ）では、このビアホールとビット線１７とを同一断
面内に表しているが、実際には、ビアホールは、ビット
線１７と重ならない位置に配置されており、複数のビッ
ト線１７の間を通過する。サイドウォールスペーサ３１
を形成することにより、ビアホールを細くすることがで
きる。
る。第４層間絶縁膜３０及びサイドウォールスペーサ３
１をマスクとして、第３層間絶縁膜２６、上側被覆膜２
５、下側被覆膜２４、及び第２層間絶縁膜１１をエッチ
ングし、ビアホールを形成する。このビアホールの底面
に、第２導体プラグ１６の上面の一部が露出する。図５
（Ｉ）では、このビアホールとビット線１７とを同一断
面内に表しているが、実際には、ビアホールは、ビット
線１７と重ならない位置に配置されており、複数のビッ
ト線１７の間を通過する。サイドウォールスペーサ３１
を形成することにより、ビアホールを細くすることがで
きる。
【００５２】ビアホール内に、不純物添加アモルファス
シリコンからなる第３導体プラグ３２を埋め込む。第３
導体プラグ３２は、基板全面に不純物添加アモルファス
シリコン膜を堆積させた後、ＣＭＰを行うことにより形
成される。第４層間絶縁膜３０は、このＣＭＰ時のスト
ッパ膜、及びビアホール形成時のエッチングマスクとし
て作用する。このため、第４層間絶縁膜３０を薄くする
ことは困難であり、ビアホール形成後の第４層間絶縁膜
３０の厚さが少なくとも７０ｎｍ以上になるように、当
初の膜厚を設定しておくことが好ましい。また、第４層
間絶縁膜３０として、応力を内在させた絶縁膜の積層構
造としてもよいし、応力を内在させた絶縁膜と応力を有
しない絶縁膜との積層構造としてもよい。
シリコンからなる第３導体プラグ３２を埋め込む。第３
導体プラグ３２は、基板全面に不純物添加アモルファス
シリコン膜を堆積させた後、ＣＭＰを行うことにより形
成される。第４層間絶縁膜３０は、このＣＭＰ時のスト
ッパ膜、及びビアホール形成時のエッチングマスクとし
て作用する。このため、第４層間絶縁膜３０を薄くする
ことは困難であり、ビアホール形成後の第４層間絶縁膜
３０の厚さが少なくとも７０ｎｍ以上になるように、当
初の膜厚を設定しておくことが好ましい。また、第４層
間絶縁膜３０として、応力を内在させた絶縁膜の積層構
造としてもよいし、応力を内在させた絶縁膜と応力を有
しない絶縁膜との積層構造としてもよい。
【００５３】図５（Ｊ）に示すように、シリンダ状電極
３５を形成する。以下、シリンダ状電極３５の形成方法
について説明する。まず、図５（Ｉ）の状態において、
第４層間絶縁膜３０及び第３導体プラグ３２の上に、厚
さ１．０μｍのＢＰＳＧ膜を形成する。第３導体プラグ
３２の位置に、このＢＰＳＧ膜を貫通する開口を形成す
る。この開口の内周面は、サイドウォールスペーサ３１
の外周面よりもやや外側に配置される。開口の底面に、
第３導体プラグ３２の上面、及びその周囲の第４層間絶
縁膜３０の上面が露出する。
３５を形成する。以下、シリンダ状電極３５の形成方法
について説明する。まず、図５（Ｉ）の状態において、
第４層間絶縁膜３０及び第３導体プラグ３２の上に、厚
さ１．０μｍのＢＰＳＧ膜を形成する。第３導体プラグ
３２の位置に、このＢＰＳＧ膜を貫通する開口を形成す
る。この開口の内周面は、サイドウォールスペーサ３１
の外周面よりもやや外側に配置される。開口の底面に、
第３導体プラグ３２の上面、及びその周囲の第４層間絶
縁膜３０の上面が露出する。
【００５４】開口の底面に露出した第４層間絶縁膜３０
をエッチングする。これにより、サイドウォールスペー
サ３１の外周面が露出する。露出している表面上に、シ
リンダ状電極となる多結晶シリコン膜を、ＣＶＤにより
形成する。多結晶シリコン膜上にレジストを塗布し、Ｂ
ＰＳＧ膜に形成された開口内をレジストで埋め込む。Ｂ
ＰＳＧ膜の上面が露出するまでＣＭＰを行う。ＢＰＳＧ
膜の開口の内面を覆う多結晶シリコン膜が相互に分離さ
れ、シリンダ状電極３５が残る。レジスト膜をアッシン
グ除去した後、ＢＰＳＧ膜をエッチング除去する。ここ
までの工程で、シリンダ状電極３５が形成される。
をエッチングする。これにより、サイドウォールスペー
サ３１の外周面が露出する。露出している表面上に、シ
リンダ状電極となる多結晶シリコン膜を、ＣＶＤにより
形成する。多結晶シリコン膜上にレジストを塗布し、Ｂ
ＰＳＧ膜に形成された開口内をレジストで埋め込む。Ｂ
ＰＳＧ膜の上面が露出するまでＣＭＰを行う。ＢＰＳＧ
膜の開口の内面を覆う多結晶シリコン膜が相互に分離さ
れ、シリンダ状電極３５が残る。レジスト膜をアッシン
グ除去した後、ＢＰＳＧ膜をエッチング除去する。ここ
までの工程で、シリンダ状電極３５が形成される。
【００５５】次に、シリンダ状電極３５の露出している
表面上に、キャパシタ誘電体膜３６を形成する。キャパ
シタ誘電体膜３６は、窒化シリコン膜と酸化シリコン膜
との２層構造を有する。窒化シリコン膜は、成長温度６
５０℃の条件でＣＶＤにより形成され、酸化シリコン膜
は、成長温度６８０℃の条件でＣＶＤにより形成され
る。
表面上に、キャパシタ誘電体膜３６を形成する。キャパ
シタ誘電体膜３６は、窒化シリコン膜と酸化シリコン膜
との２層構造を有する。窒化シリコン膜は、成長温度６
５０℃の条件でＣＶＤにより形成され、酸化シリコン膜
は、成長温度６８０℃の条件でＣＶＤにより形成され
る。
【００５６】図６（Ｋ）に示すように、露出している表
面上に、不純物添加アモルファスシリコンからなる厚さ
１００ｎｍのプレート電極４０を形成する。周辺回路領
域上のプレート電極４０、キャパシタ誘電体膜３６及び
第４層間絶縁膜３０を除去する。
面上に、不純物添加アモルファスシリコンからなる厚さ
１００ｎｍのプレート電極４０を形成する。周辺回路領
域上のプレート電極４０、キャパシタ誘電体膜３６及び
第４層間絶縁膜３０を除去する。
【００５７】図７（Ｌ）の状態に至るまでの工程を説明
する。露出している表面上に、酸化シリコンからなる第
５層間絶縁膜４５をＣＶＤにより形成する。第５層間絶
縁膜４５の表面を、ＣＭＰにより平坦化する。周辺回路
領域のゲート電極４の上面を露出させるビアホールを形
成し、このビアホール内に、タングステンからなる第４
導体プラグ４６を埋め込む。なお、ビアホールの内面
は、Ｔｉ層とＴｉＮ層とからなるバリアメタル層で覆わ
れている。
する。露出している表面上に、酸化シリコンからなる第
５層間絶縁膜４５をＣＶＤにより形成する。第５層間絶
縁膜４５の表面を、ＣＭＰにより平坦化する。周辺回路
領域のゲート電極４の上面を露出させるビアホールを形
成し、このビアホール内に、タングステンからなる第４
導体プラグ４６を埋め込む。なお、ビアホールの内面
は、Ｔｉ層とＴｉＮ層とからなるバリアメタル層で覆わ
れている。
【００５８】図１に示すように、第５層間絶縁膜４５の
上に、第４導体プラグ４６に接続された上層配線５０を
形成する。上層配線５０は、Ｔｉ層、ＴｉＮ層、Ｗ層が
この順番に積層された３層構造を有する。Ｗ層の上に
は、反射防止膜が形成されている。
上に、第４導体プラグ４６に接続された上層配線５０を
形成する。上層配線５０は、Ｔｉ層、ＴｉＮ層、Ｗ層が
この順番に積層された３層構造を有する。Ｗ層の上に
は、反射防止膜が形成されている。
【００５９】上記実施例による方法では、引張り応力を
内在する窒化シリコンからなる第４層間絶縁膜３０を形
成した後、キャパシタ誘電体膜３６を形成する際に、６
００℃以上で熱処理が行われる。図１０及び図１１に示
したように、配線２０の底面が窒化シリコンからなる下
側被覆膜で覆われていない場合には、この６００℃以上
の熱処理工程中に、Ｔｉの拡散が起こると考えられる。
上記実施例の場合には、６００℃以上の熱処理を行って
も、Ｔｉの拡散が起こりにくい。このため、配線２０と
第４導体プラグ４６との間の絶縁不良の発生を防止する
ことができる。また、５３０℃で熱処理を行った場合に
は、Ｔｉの拡散による絶縁不良の発生は、ほとんど生じ
なかった。このように、引張り応力を内在する膜を形成
した後に、６００℃以上で熱処理を行う場合に、特に上
記実施例による構成を採用する効果が高い。
内在する窒化シリコンからなる第４層間絶縁膜３０を形
成した後、キャパシタ誘電体膜３６を形成する際に、６
００℃以上で熱処理が行われる。図１０及び図１１に示
したように、配線２０の底面が窒化シリコンからなる下
側被覆膜で覆われていない場合には、この６００℃以上
の熱処理工程中に、Ｔｉの拡散が起こると考えられる。
上記実施例の場合には、６００℃以上の熱処理を行って
も、Ｔｉの拡散が起こりにくい。このため、配線２０と
第４導体プラグ４６との間の絶縁不良の発生を防止する
ことができる。また、５３０℃で熱処理を行った場合に
は、Ｔｉの拡散による絶縁不良の発生は、ほとんど生じ
なかった。このように、引張り応力を内在する膜を形成
した後に、６００℃以上で熱処理を行う場合に、特に上
記実施例による構成を採用する効果が高い。
【００６０】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００６１】上記実施例から、以下の付記に記載された
発明が導出される。 （付記１） 半導体基板の主面上に形成された絶縁材料
からなる第１の絶縁膜と、前記第１の絶縁膜の上に形成
され、ＴｉまたはＴｉを含む化合物からなる第１の導電
層を含む配線と、窒化シリコンで形成され、前記配線の
上面、底面、及び側面を被覆する被覆膜とを有する半導
体装置。 （付記２） 前記配線が、前記第１の導電層と、該第１
の導電層とは異なる導電材料からなる第２の導電層とを
含む付記１に記載の半導体装置。 （付記３） さらに、前記配線よりも上の層に配置さ
れ、引張り応力が内在している引張り応力膜を有する付
記１または２に記載の半導体装置。 （付記４） さらに、前記引張り応力膜の上に配置され
たキャパシタと、前記引張り応力膜の下方に配置された
能動素子と、前記引張り応力膜を貫通し、前記キャパシ
タの一方の電極と、前記能動素子とを接続するキャパシ
タ接続部材とを有する付記３に記載の半導体装置。 （付記５） 前記引張り応力膜が窒化シリコンで形成さ
れている付記３または４に記載の半導体装置。 （付記６） 前記引張り応力膜の厚さが７０ｎｍ以上で
ある付記５に記載の半導体装置。 （付記７） 前記半導体基板の主面とは反対側の裏面上
には、引張り応力を内在させた膜が形成されていない付
記３〜６のいずれかに記載の半導体装置。 （付記８） 前記第１の絶縁膜がボロフォスフォシリケ
ートガラス、ボロシリケートガラス、またはフォスフォ
シリケートガラスで形成されている付記１〜７のいずれ
かに記載の半導体装置。 （付記９） さらに、前記配線を覆うように、前記第１
の絶縁膜の上に配置され、絶縁材料で形成された第２の
絶縁膜と、前記第１の絶縁膜と第２の絶縁膜とを貫通
し、導電材料で形成され、前記配線の脇を通過する導体
プラグを有する付記１〜８のいずれかに記載の半導体装
置。 （付記１０） 主面上に半導体素子が形成された半導体
基板の該主面上に、前記半導体素子を覆うように、絶縁
材料からなる第１の絶縁膜を形成する工程と、前記第１
の絶縁膜の表面上に、窒化シリコンからなる第１の被覆
膜を形成する工程と、前記被覆膜の表面上に、Ｔｉまた
はＴｉを含む化合物からなる第１の導電層を含む配線を
形成する工程と、前記配線の上面及び側面を覆うよう
に、窒化シリコンからなる第２の被覆膜を形成する工程
とを有する半導体装置の製造方法。 （付記１１） 前記配線を形成する工程が、さらに、前
記第１の導電層の上に、該第１の導電層とは異なる導電
材料からなる第２の導電層を形成する工程を含む付記１
０に記載の半導体装置の製造方法。 （付記１２） さらに、前記第２の被覆膜が配置された
層よりも上の層に、引張り応力を内在する引張り応力膜
を形成する工程を有する付記１０または１１に記載の半
導体装置の製造方法。 （付記１３） さらに、前記引張り応力膜の上にキャパ
シタを形成する工程を有する付記１２に記載の半導体装
置の製造方法。 （付記１４） 前記引張り応力膜の厚さが７０ｎｍ以上
である付記１２または１３に記載の半導体装置の製造方
法。 （付記１５） 前記引張り応力膜を形成する工程におい
て、プラズマ励起型化学気相成長により、前記半導体基
板の主面側にのみ窒化シリコン膜を形成する付記１２〜
１４のいずれかに記載の半導体装置の製造方法。 （付記１６） さらに、前記第２の被覆膜を形成した
後、前記半導体基板を６００℃以上の温度で熱処理する
工程を有する付記１２〜１５のいずれかに記載の半導体
装置の製造方法。
発明が導出される。 （付記１） 半導体基板の主面上に形成された絶縁材料
からなる第１の絶縁膜と、前記第１の絶縁膜の上に形成
され、ＴｉまたはＴｉを含む化合物からなる第１の導電
層を含む配線と、窒化シリコンで形成され、前記配線の
上面、底面、及び側面を被覆する被覆膜とを有する半導
体装置。 （付記２） 前記配線が、前記第１の導電層と、該第１
の導電層とは異なる導電材料からなる第２の導電層とを
含む付記１に記載の半導体装置。 （付記３） さらに、前記配線よりも上の層に配置さ
れ、引張り応力が内在している引張り応力膜を有する付
記１または２に記載の半導体装置。 （付記４） さらに、前記引張り応力膜の上に配置され
たキャパシタと、前記引張り応力膜の下方に配置された
能動素子と、前記引張り応力膜を貫通し、前記キャパシ
タの一方の電極と、前記能動素子とを接続するキャパシ
タ接続部材とを有する付記３に記載の半導体装置。 （付記５） 前記引張り応力膜が窒化シリコンで形成さ
れている付記３または４に記載の半導体装置。 （付記６） 前記引張り応力膜の厚さが７０ｎｍ以上で
ある付記５に記載の半導体装置。 （付記７） 前記半導体基板の主面とは反対側の裏面上
には、引張り応力を内在させた膜が形成されていない付
記３〜６のいずれかに記載の半導体装置。 （付記８） 前記第１の絶縁膜がボロフォスフォシリケ
ートガラス、ボロシリケートガラス、またはフォスフォ
シリケートガラスで形成されている付記１〜７のいずれ
かに記載の半導体装置。 （付記９） さらに、前記配線を覆うように、前記第１
の絶縁膜の上に配置され、絶縁材料で形成された第２の
絶縁膜と、前記第１の絶縁膜と第２の絶縁膜とを貫通
し、導電材料で形成され、前記配線の脇を通過する導体
プラグを有する付記１〜８のいずれかに記載の半導体装
置。 （付記１０） 主面上に半導体素子が形成された半導体
基板の該主面上に、前記半導体素子を覆うように、絶縁
材料からなる第１の絶縁膜を形成する工程と、前記第１
の絶縁膜の表面上に、窒化シリコンからなる第１の被覆
膜を形成する工程と、前記被覆膜の表面上に、Ｔｉまた
はＴｉを含む化合物からなる第１の導電層を含む配線を
形成する工程と、前記配線の上面及び側面を覆うよう
に、窒化シリコンからなる第２の被覆膜を形成する工程
とを有する半導体装置の製造方法。 （付記１１） 前記配線を形成する工程が、さらに、前
記第１の導電層の上に、該第１の導電層とは異なる導電
材料からなる第２の導電層を形成する工程を含む付記１
０に記載の半導体装置の製造方法。 （付記１２） さらに、前記第２の被覆膜が配置された
層よりも上の層に、引張り応力を内在する引張り応力膜
を形成する工程を有する付記１０または１１に記載の半
導体装置の製造方法。 （付記１３） さらに、前記引張り応力膜の上にキャパ
シタを形成する工程を有する付記１２に記載の半導体装
置の製造方法。 （付記１４） 前記引張り応力膜の厚さが７０ｎｍ以上
である付記１２または１３に記載の半導体装置の製造方
法。 （付記１５） 前記引張り応力膜を形成する工程におい
て、プラズマ励起型化学気相成長により、前記半導体基
板の主面側にのみ窒化シリコン膜を形成する付記１２〜
１４のいずれかに記載の半導体装置の製造方法。 （付記１６） さらに、前記第２の被覆膜を形成した
後、前記半導体基板を６００℃以上の温度で熱処理する
工程を有する付記１２〜１５のいずれかに記載の半導体
装置の製造方法。
【００６２】
【発明の効果】以上説明したように、本発明によれば、
ＴｉまたはＴｉを含む化合物からなる導電層を含む配線
の上面、底面、及び側面を、窒化シリコンからなる被覆
膜で被覆することにより、Ｔｉの拡散を防止することが
できる。これにより、Ｔｉの拡散に起因する絶縁不良の
発生を防止することができる。
ＴｉまたはＴｉを含む化合物からなる導電層を含む配線
の上面、底面、及び側面を、窒化シリコンからなる被覆
膜で被覆することにより、Ｔｉの拡散を防止することが
できる。これにより、Ｔｉの拡散に起因する絶縁不良の
発生を防止することができる。
【図１】 本発明の実施例によるＤＲＡＭの断面図であ
る。
る。
【図２】 本発明の実施例によるＤＲＡＭの製造方法を
説明するための基板の断面図（その１）である。
説明するための基板の断面図（その１）である。
【図３】 本発明の実施例によるＤＲＡＭの製造方法を
説明するための基板の断面図（その２）である。
説明するための基板の断面図（その２）である。
【図４】 本発明の実施例によるＤＲＡＭの製造方法を
説明するための基板の断面図（その３）である。
説明するための基板の断面図（その３）である。
【図５】 本発明の実施例によるＤＲＡＭの製造方法を
説明するための基板の断面図（その４）である。
説明するための基板の断面図（その４）である。
【図６】 本発明の実施例によるＤＲＡＭの製造方法を
説明するための基板の断面図（その５）である。
説明するための基板の断面図（その５）である。
【図７】 本発明の実施例によるＤＲＡＭの製造方法を
説明するための基板の断面図（その６）である。
説明するための基板の断面図（その６）である。
【図８】 Ｔｉ層を含む配線の従来の形成方法を説明す
るための基板断面図（その１）である。
るための基板断面図（その１）である。
【図９】 Ｔｉ層を含む配線の従来の形成方法を説明す
るための基板断面図（その２）である。
るための基板断面図（その２）である。
【図１０】 絶縁不良が発生したＤＲＡＭの断面図であ
る。
る。
【図１１】 絶縁不良が発生したＤＲＡＭの断面図であ
る。
る。
１ 基板
２ 素子分離領域
３ ゲート絶縁膜
４ ゲート電極
６ 上部保護膜
７ 側面保護膜
８ 不純物拡散領域
１０ 第１層間絶縁膜
１１ 第２層間絶縁膜
１５ 第１導体プラグ
１６ 第２導体プラグ
１７ ビット線
１８ 積層配線
２０ 配線
２１ ＴｉＮ層
２２ Ｗ層
２３ 反射防止膜
２４ 下側被覆膜
２５ 上側被覆膜
２６ 第３層間絶縁膜
２７ 開口
２８ ビアホール
３０ 第４層間絶縁膜
３１ サイドウォールスペーサ
３２ 第３導体プラグ
３３ レジストパターン
３４ 開口
３５ シリンダ状電極
３６ キャパシタ誘電体膜
４０ プレート電極
４５ 第５層間絶縁膜
４６ 第４導体プラグ
５０ 上層配線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１２月１７日（２００１．１２．
１７）
１７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】図９（Ｆ）に示すように、第３層間絶縁膜
２０８の上に、高密度プラズマを用いたＣＶＤにより、
酸化シリコンからなる厚さ７００ｎｍの第４層間絶縁膜
２０９を形成する。第４層間絶縁膜２０９の上に、プラ
ズマ励起型ＣＶＤにより、窒化シリコンからなる厚さ３
５０ｎｍの第５層間絶縁膜２１０を形成する。積層配線
２０７の底面が第２層間絶縁膜２０１に接し、側面及び
上面が第３層間絶縁膜２０８に接することにより、他の
導電性領域との絶縁が保たれる。
２０８の上に、高密度プラズマを用いたＣＶＤにより、
酸化シリコンからなる厚さ７００ｎｍの第４層間絶縁膜
２０９を形成する。第４層間絶縁膜２０９の上に、プラ
ズマ励起型ＣＶＤにより、窒化シリコンからなる厚さ３
５０ｎｍの第５層間絶縁膜２１０を形成する。積層配線
２０７の底面が第２層間絶縁膜２０１に接し、側面及び
上面が第３層間絶縁膜２０８に接することにより、他の
導電性領域との絶縁が保たれる。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F033 HH18 HH19 HH33 JJ04 JJ05
JJ18 JJ19 JJ33 KK04 KK18
KK19 KK28 KK33 LL04 MM05
MM07 MM13 NN06 NN07 NN40
PP06 PP15 QQ04 QQ08 QQ09
QQ10 QQ13 QQ16 QQ35 QQ37
QQ48 QQ74 QQ75 RR04 RR06
RR08 RR13 RR14 RR15 SS11
SS13 TT07 TT08 VV16 WW02
WW04 XX28
5F083 AD24 AD48 AD49 GA25 JA33
JA35 JA39 JA40 JA56 KA05
KA17 MA03 MA06 MA17 MA20
NA01 PR03 PR06 PR07 PR10
PR40 PR42 PR43 PR44 PR45
PR52 PR53 PR54 PR55 ZA05
Claims (10)
- 【請求項１】 半導体基板の主面上に形成された絶縁材
料からなる第１の絶縁膜と、 前記第１の絶縁膜の上に形成され、ＴｉまたはＴｉを含
む化合物からなる第１の導電層を含む配線と、 窒化シリコンで形成され、前記配線の上面、底面、及び
側面を被覆する被覆膜とを有する半導体装置。 - 【請求項２】 さらに、前記配線よりも上の層に配置さ
れ、引張り応力が内在している引張り応力膜を有する請
求項１に記載の半導体装置。 - 【請求項３】 前記引張り応力膜の厚さが７０ｎｍ以上
である請求項２に記載の半導体装置。 - 【請求項４】 前記半導体基板の主面とは反対側の裏面
上には、引張り応力を内在させた膜が形成されていない
請求項２または３に記載の半導体装置。 - 【請求項５】 前記第１の絶縁膜がボロフォスフォシリ
ケートガラス、ボロシリケートガラス、またはフォスフ
ォシリケートガラスで形成されている請求項１〜４のい
ずれかに記載の半導体装置。 - 【請求項６】 さらに、前記配線を覆うように、前記第
１の絶縁膜の上に配置され、絶縁材料で形成された第２
の絶縁膜と、 前記第１の絶縁膜と第２の絶縁膜とを貫通し、導電材料
で形成され、前記配線の脇を通過する導体プラグを有す
る請求項１〜５のいずれかに記載の半導体装置。 - 【請求項７】 主面上に半導体素子が形成された半導体
基板の該主面上に、前記半導体素子を覆うように、絶縁
材料からなる第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の表面上に、窒化シリコンからなる第
１の被覆膜を形成する工程と、 前記被覆膜の表面上に、ＴｉまたはＴｉを含む化合物か
らなる第１の導電層を含む配線を形成する工程と、 前記配線の上面及び側面を覆うように、窒化シリコンか
らなる第２の被覆膜を形成する工程とを有する半導体装
置の製造方法。 - 【請求項８】 さらに、前記第２の被覆膜が配置された
層よりも上の層に、引張り応力を内在する引張り応力膜
を形成する工程を有する請求項７に記載の半導体装置の
製造方法。 - 【請求項９】 前記引張り応力膜の厚さが７０ｎｍ以上
である請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 さらに、前記第２の被覆膜を形成した
後、前記半導体基板を６００℃以上の温度で熱処理する
工程を有する請求項７〜９のいずれかに記載の半導体装
置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001349048A JP2003152104A (ja) | 2001-11-14 | 2001-11-14 | 半導体装置及びその製造方法 |
| US10/079,591 US7372157B2 (en) | 2001-11-14 | 2002-02-22 | Semiconductor device including titanium wires and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001349048A JP2003152104A (ja) | 2001-11-14 | 2001-11-14 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152104A true JP2003152104A (ja) | 2003-05-23 |
Family
ID=19161777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001349048A Pending JP2003152104A (ja) | 2001-11-14 | 2001-11-14 | 半導体装置及びその製造方法 |
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| US (1) | US7372157B2 (ja) |
| JP (1) | JP2003152104A (ja) |
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- 2001-11-14 JP JP2001349048A patent/JP2003152104A/ja active Pending
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| Publication number | Publication date |
|---|---|
| US7372157B2 (en) | 2008-05-13 |
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