JP3318637B2 - コンタクト構造およびその製造方法 - Google Patents
コンタクト構造およびその製造方法Info
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Landscapes
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の配線のコ
ンタクト構造、特にはＤＲＡＭのビット線のコンタクト
構造およびその製造方法に関するものである。
ンタクト構造、特にはＤＲＡＭのビット線のコンタクト
構造およびその製造方法に関するものである。
【０００２】
【従来の技術】従来のＤＲＡＭのビットコンタクトで
は、キャパシタのプレート電極を貫通して該プレート電
極に対して自己整合的にビット線が分離されている。す
なわち、ビットコンタクトのコンタクトホール側壁に側
壁絶縁膜を形成することで、プレート電極とビット線と
を電気的に分離している。そのような構造を採用したＤ
ＲＡＭのメモリセルでは、第１層目の金属配線がビット
線に用いられているので、この金属配線でプレート電極
の取り出しはできない。そのため、第２層目の金属配線
でプレート電極を取り出している。
は、キャパシタのプレート電極を貫通して該プレート電
極に対して自己整合的にビット線が分離されている。す
なわち、ビットコンタクトのコンタクトホール側壁に側
壁絶縁膜を形成することで、プレート電極とビット線と
を電気的に分離している。そのような構造を採用したＤ
ＲＡＭのメモリセルでは、第１層目の金属配線がビット
線に用いられているので、この金属配線でプレート電極
の取り出しはできない。そのため、第２層目の金属配線
でプレート電極を取り出している。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成のプレート電極の取り出しでは、第２層目の金属配線
をプレート電極に接続するたのコンタクトホールの深さ
が非常に深くなる。そこで、コンタクトホールのアスペ
クト比を小さくするために、コンタクトホールを、例え
ば５μｍ〜１０μｍ程度の径に形成する必要が生じる。
このような大きな径のコンタクトホールを形成すること
は、配線幅の増大を招いて高集積化に逆行するためにで
きない。また深いコンタクトホールに金属配線を形成す
ることは、コンタクトの信頼性が低下するためにできな
い。
成のプレート電極の取り出しでは、第２層目の金属配線
をプレート電極に接続するたのコンタクトホールの深さ
が非常に深くなる。そこで、コンタクトホールのアスペ
クト比を小さくするために、コンタクトホールを、例え
ば５μｍ〜１０μｍ程度の径に形成する必要が生じる。
このような大きな径のコンタクトホールを形成すること
は、配線幅の増大を招いて高集積化に逆行するためにで
きない。また深いコンタクトホールに金属配線を形成す
ることは、コンタクトの信頼性が低下するためにできな
い。
【０００４】本発明は、アスペクト比を小さくするコン
タクト構造，ＤＲＡＭのビット線のコンタクト構造およ
びそれらの製造方法を提供することを目的とする。
タクト構造，ＤＲＡＭのビット線のコンタクト構造およ
びそれらの製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたコンタクト構造およびその製造方
法である。コンタクト構造は以下のようになっている。
すなわち、基板上にはダミーパターンが形成されてい
る。このダミーパターンの少なくとも一側壁にかけて導
電性パターンが形成されている。そしてそれらを覆う状
態に層間絶縁膜が形成されている。またダミーパターン
の側壁部分に形成した導電性パターンにかかる状態にコ
ンタクトホールが層間絶縁膜から導電性パターンにかけ
て形成されている。そのコンタクトホールの側壁には側
壁絶縁膜が形成され、また層間絶縁膜上にはコンタクト
ホールを通して導電性パターンに接続する配線が形成さ
れている。
成するためになされたコンタクト構造およびその製造方
法である。コンタクト構造は以下のようになっている。
すなわち、基板上にはダミーパターンが形成されてい
る。このダミーパターンの少なくとも一側壁にかけて導
電性パターンが形成されている。そしてそれらを覆う状
態に層間絶縁膜が形成されている。またダミーパターン
の側壁部分に形成した導電性パターンにかかる状態にコ
ンタクトホールが層間絶縁膜から導電性パターンにかけ
て形成されている。そのコンタクトホールの側壁には側
壁絶縁膜が形成され、また層間絶縁膜上にはコンタクト
ホールを通して導電性パターンに接続する配線が形成さ
れている。
【０００６】また上記コンタクト構造において、ダミー
パターンをＤＲＡＭの記憶ノードと同一層から形成し、
導電性パターンをＤＲＡＭのキャパシタのプレート電極
を延長して形成して、配線はＤＲＡＭのビット線と同一
層で形成した構造のものである。
パターンをＤＲＡＭの記憶ノードと同一層から形成し、
導電性パターンをＤＲＡＭのキャパシタのプレート電極
を延長して形成して、配線はＤＲＡＭのビット線と同一
層で形成した構造のものである。
【０００７】上記コンタクト構造では、複数個のコンタ
クトホールを設けてもよい。その場合には、そのうちの
少なくとも一つのコンタクトホールは、他のコンタクト
ホールに対してダミーパターン側またはその反対側にず
らした位置で、かつダミーパターンの側壁部分に形成し
た導電性パターンにかかる状態に形成される。
クトホールを設けてもよい。その場合には、そのうちの
少なくとも一つのコンタクトホールは、他のコンタクト
ホールに対してダミーパターン側またはその反対側にず
らした位置で、かつダミーパターンの側壁部分に形成し
た導電性パターンにかかる状態に形成される。
【０００８】コンタクト構造の製造方法は、第１工程
で、少なくとも表面が絶縁性の基板上にダミーパターン
を形成する。第２工程で、ダミーパターンの少なくとも
一側壁にかけて導電性パターンを形成する。第３工程
で、ダミーパターンと導電性パターンとを覆う状態にし
て基板上に層間絶縁膜を形成する。第４工程で、ダミー
パターンの側壁部分に形成した導電性パターンに掛かる
コンタクトホールを層間絶縁膜に形成する。そして第５
工程で、コンタクトホールの側壁に側壁絶縁膜を形成し
た後、コンタクトホール内を通して導電性パターンに接
続する配線を層間絶縁膜上に形成する。
で、少なくとも表面が絶縁性の基板上にダミーパターン
を形成する。第２工程で、ダミーパターンの少なくとも
一側壁にかけて導電性パターンを形成する。第３工程
で、ダミーパターンと導電性パターンとを覆う状態にし
て基板上に層間絶縁膜を形成する。第４工程で、ダミー
パターンの側壁部分に形成した導電性パターンに掛かる
コンタクトホールを層間絶縁膜に形成する。そして第５
工程で、コンタクトホールの側壁に側壁絶縁膜を形成し
た後、コンタクトホール内を通して導電性パターンに接
続する配線を層間絶縁膜上に形成する。
【０００９】上記製造方法において、予め、コンタクト
ホールを形成しようとする位置の下方の基板上層に拡散
層を形成する。
ホールを形成しようとする位置の下方の基板上層に拡散
層を形成する。
【００１０】
【作用】上記コンタクト構造では、基板上のダミーパタ
ーンの側壁部分に形成した導電性パターンにかかる状態
にコンタクトホールが配置されている。このため、コン
タクトホールのアスペクト比は小さくなる。またコンタ
クトホールに側壁絶縁膜が形成されていても、コンタク
トホールに形成した配線はコンタクトホールの底部で導
電性パターンと接続される。したがって、配線と導電性
パターンとは電気的に接続される。
ーンの側壁部分に形成した導電性パターンにかかる状態
にコンタクトホールが配置されている。このため、コン
タクトホールのアスペクト比は小さくなる。またコンタ
クトホールに側壁絶縁膜が形成されていても、コンタク
トホールに形成した配線はコンタクトホールの底部で導
電性パターンと接続される。したがって、配線と導電性
パターンとは電気的に接続される。
【００１１】また、ダミーパターンをＤＲＡＭの記憶ノ
ードと同一層から形成し、導電性パターンをＤＲＡＭの
キャパシタのプレート電極を延長したもので形成して、
配線をＤＲＡＭのビット線と同一層で形成したことか
ら、ビット線と同一層の配線は導電性パターンを介して
プレート電極に接続される。そしてコンタクトホールは
ダミーパターンの高さ程度、浅くなるので、そのアスペ
クト比は小さくなる。
ードと同一層から形成し、導電性パターンをＤＲＡＭの
キャパシタのプレート電極を延長したもので形成して、
配線をＤＲＡＭのビット線と同一層で形成したことか
ら、ビット線と同一層の配線は導電性パターンを介して
プレート電極に接続される。そしてコンタクトホールは
ダミーパターンの高さ程度、浅くなるので、そのアスペ
クト比は小さくなる。
【００１２】上記複数のコンタクトホールを形成したコ
ンタクト構造では、少なくとも一つのコンタクトホール
が、他のコンタクトホールに対してダミーパターン側ま
たはその反対側にずれた位置でかつダミーパターンの側
壁部分に形成した導電性パターンにかかる状態に形成さ
れている。このため、少なくとも一つのコンタクトホー
ルを導電性パターンに接続するように形成するのであれ
ば、コンタクトホールを形成する際のマスク合わせ余裕
が大きくなる。
ンタクト構造では、少なくとも一つのコンタクトホール
が、他のコンタクトホールに対してダミーパターン側ま
たはその反対側にずれた位置でかつダミーパターンの側
壁部分に形成した導電性パターンにかかる状態に形成さ
れている。このため、少なくとも一つのコンタクトホー
ルを導電性パターンに接続するように形成するのであれ
ば、コンタクトホールを形成する際のマスク合わせ余裕
が大きくなる。
【００１３】上記コンタクト構造の製造方法では、ダミ
ーパターンの側壁部分に導電性パターンが形成されるこ
とから、その部分の導電性パターンの膜厚はコンタクト
ホールの形成方向に対して他の部分の導電性パターンよ
りも厚くなる。このため、コンタクトホールを形成した
時に側壁部分に導電性パターンは残る。したがって、コ
ンタクトホールに形成される配線と導電性パターンとが
接続される。
ーパターンの側壁部分に導電性パターンが形成されるこ
とから、その部分の導電性パターンの膜厚はコンタクト
ホールの形成方向に対して他の部分の導電性パターンよ
りも厚くなる。このため、コンタクトホールを形成した
時に側壁部分に導電性パターンは残る。したがって、コ
ンタクトホールに形成される配線と導電性パターンとが
接続される。
【００１４】また、予め、コンタクトホールを形成しよ
うとする位置の下方の基板上層に拡散層を形成すること
から、コンタクトホールを形成する際にオーバエッチン
グを行っても、基板が掘れることがなくなる。
うとする位置の下方の基板上層に拡散層を形成すること
から、コンタクトホールを形成する際にオーバエッチン
グを行っても、基板が掘れることがなくなる。
【００１５】
【実施例】本発明の実施例を図１の概略構成断面図によ
り説明する。
り説明する。
【００１６】図１に示すように、基板１１の表面には絶
縁膜１２が形成されている。この絶縁膜１２上にはダミ
ーパターン１３が形成されている。また、絶縁膜１２上
には、ダミーパターン１３の側壁部分１３ｓからその上
面１３ｕにかけて、導電性パターン１４が形成されてい
る。さらに絶縁膜１２上には、上記ダミーパターン１３
と導電性パターン１４とを覆う状態に層間絶縁膜１５が
形成されている。
縁膜１２が形成されている。この絶縁膜１２上にはダミ
ーパターン１３が形成されている。また、絶縁膜１２上
には、ダミーパターン１３の側壁部分１３ｓからその上
面１３ｕにかけて、導電性パターン１４が形成されてい
る。さらに絶縁膜１２上には、上記ダミーパターン１３
と導電性パターン１４とを覆う状態に層間絶縁膜１５が
形成されている。
【００１７】そして層間絶縁膜１５から導電性パターン
１４にかけて、上記ダミーパターン１３の側壁部分１３
ｓに形成さている導電性パターン１４にかかる状態にコ
ンタクトホール１６が形成されている。そのコンタクト
ホール１６の側壁には側壁絶縁膜１７が形成されてい
る。
１４にかけて、上記ダミーパターン１３の側壁部分１３
ｓに形成さている導電性パターン１４にかかる状態にコ
ンタクトホール１６が形成されている。そのコンタクト
ホール１６の側壁には側壁絶縁膜１７が形成されてい
る。
【００１８】そして層間絶縁膜１５上には、上記コンタ
クトホール１６を通して導電性パターン１４に接続する
配線１８が形成されている。この配線１８は、コンタク
トホール１６内に設けた金属プラグ１９とそれに接続す
るもので層間絶縁膜１５上に形成した金属配線２０とか
らなる。上記の如くに、コンタクト構造は構成されてい
る。
クトホール１６を通して導電性パターン１４に接続する
配線１８が形成されている。この配線１８は、コンタク
トホール１６内に設けた金属プラグ１９とそれに接続す
るもので層間絶縁膜１５上に形成した金属配線２０とか
らなる。上記の如くに、コンタクト構造は構成されてい
る。
【００１９】上記コンタクト構造では、ダミーパターン
１３の側壁部分１３ｓに形成した導電性パターン１４に
かかる状態にコンタクトホール１６が配置されているこ
とから、コンタクトホール１６の深さがダミーパターン
１３の高さ程度浅くなる。そのため、コンタクトホール
１６のアスペクト比は小さくなる。またコンタクトホー
ル１６に側壁絶縁膜１７が形成されていても、コンタク
トホール１６に形成した配線１８はコンタクトホール１
６の底部で導電性パターン１４に接続される。また側壁
部分１３ｓに形成されている導電性パターン１４はダミ
ーパターン１３の側壁に沿って形成されているので、そ
の他の部分の導電性パターン１４に連続している。した
がって、配線１８と導電性パターン１４とは電気的に接
続される。
１３の側壁部分１３ｓに形成した導電性パターン１４に
かかる状態にコンタクトホール１６が配置されているこ
とから、コンタクトホール１６の深さがダミーパターン
１３の高さ程度浅くなる。そのため、コンタクトホール
１６のアスペクト比は小さくなる。またコンタクトホー
ル１６に側壁絶縁膜１７が形成されていても、コンタク
トホール１６に形成した配線１８はコンタクトホール１
６の底部で導電性パターン１４に接続される。また側壁
部分１３ｓに形成されている導電性パターン１４はダミ
ーパターン１３の側壁に沿って形成されているので、そ
の他の部分の導電性パターン１４に連続している。した
がって、配線１８と導電性パターン１４とは電気的に接
続される。
【００２０】次に上記図１で説明したコンタクト構造
を、自己整合的に分離したビット線を有するＤＲＡＭの
コンタクト構造に適用した例を、図２の概略構成断面図
によって説明する。
を、自己整合的に分離したビット線を有するＤＲＡＭの
コンタクト構造に適用した例を、図２の概略構成断面図
によって説明する。
【００２１】図２に示すように、基板３１の表面にはＬ
ＯＣＯＳ酸化膜３２が形成されている。ＬＯＣＯＳ酸化
膜３２上には層間絶縁膜５１が形成されている。この層
間絶縁膜５１上には、ＤＲＡＭの記憶ノードと同一層か
らなるダミーパターン３３が形成されている。このダミ
ーパターン３３は、例えば数１００ｎｍの膜厚のＤＯＰ
ＯＳ（Doped poly-Silicon ）からなる。その表面に
は、例えばキャパシタ誘電体膜と同一層からなる誘電体
膜３４が形成されている。この誘電体膜３４は、例えば
酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とを
積層したものからなる。
ＯＣＯＳ酸化膜３２が形成されている。ＬＯＣＯＳ酸化
膜３２上には層間絶縁膜５１が形成されている。この層
間絶縁膜５１上には、ＤＲＡＭの記憶ノードと同一層か
らなるダミーパターン３３が形成されている。このダミ
ーパターン３３は、例えば数１００ｎｍの膜厚のＤＯＰ
ＯＳ（Doped poly-Silicon ）からなる。その表面に
は、例えばキャパシタ誘電体膜と同一層からなる誘電体
膜３４が形成されている。この誘電体膜３４は、例えば
酸化シリコン膜と窒化シリコン膜と酸化シリコン膜とを
積層したものからなる。
【００２２】また、層間絶縁膜５１上には、ダミーパタ
ーン３３の側壁部分３３ｓからその上面３３ｕにかけ
て、ＤＲＡＭのキャパシタのプレート電極を延長してな
る導電性パターン３５が形成されている。この導電性パ
ターン３５は、例えば数１００ｎｍの膜厚のＤＯＰＯＳ
からなる。
ーン３３の側壁部分３３ｓからその上面３３ｕにかけ
て、ＤＲＡＭのキャパシタのプレート電極を延長してな
る導電性パターン３５が形成されている。この導電性パ
ターン３５は、例えば数１００ｎｍの膜厚のＤＯＰＯＳ
からなる。
【００２３】さらにＬＯＣＯＳ酸化膜３２上には、上記
ダミーパターン３３と導電性パターン３５とを覆う状態
に層間絶縁膜３６が形成されている。この層間絶縁膜３
６は、例えばホウ素リンシリケートガラス（ＢＰＳＧ）
をリフロー処理したものからなる。
ダミーパターン３３と導電性パターン３５とを覆う状態
に層間絶縁膜３６が形成されている。この層間絶縁膜３
６は、例えばホウ素リンシリケートガラス（ＢＰＳＧ）
をリフロー処理したものからなる。
【００２４】そして層間絶縁膜３６から導電性パターン
３５にかけて、上記ダミーパターン３３の側壁部分３３
ｓに形成さている導電性パターン３５にかかる状態にコ
ンタクトホール３７が形成されている。そのコンタクト
ホール３７の側壁には側壁絶縁膜３８が形成されてい
る。この側壁絶縁膜３８は例えば酸化シリコン膜で形成
される。
３５にかけて、上記ダミーパターン３３の側壁部分３３
ｓに形成さている導電性パターン３５にかかる状態にコ
ンタクトホール３７が形成されている。そのコンタクト
ホール３７の側壁には側壁絶縁膜３８が形成されてい
る。この側壁絶縁膜３８は例えば酸化シリコン膜で形成
される。
【００２５】そしてコンタクトホール３７の内部には、
例えば窒化チタン膜とチタン膜とからなる密着層３９を
介して、例えばタングステンからなるプラグ４０が形成
されている。そして上記層間絶縁膜３７上には、上記プ
ラグ４０に接続する配線４１が形成されている。この配
線４１は、ＤＲＡＭのビット線と同一層で形成され、例
えばアルミニウム系金属からなる。
例えば窒化チタン膜とチタン膜とからなる密着層３９を
介して、例えばタングステンからなるプラグ４０が形成
されている。そして上記層間絶縁膜３７上には、上記プ
ラグ４０に接続する配線４１が形成されている。この配
線４１は、ＤＲＡＭのビット線と同一層で形成され、例
えばアルミニウム系金属からなる。
【００２６】上記コンタクト構造では、ダミーパターン
３３がＤＲＡＭの記憶ノードと同一層から形成されてい
て、導電性パターン３５がＤＲＡＭのキャパシタのプレ
ート電極を延長したもので形成され、そして配線４１が
ＤＲＡＭのビット線と同一層で形成されていることか
ら、配線４１はプラグ４０と導電性パターン３５とを介
してプレート電極に接続される。そしてコンタクトホー
ル３７はダミーパターンの３３高さ程度、浅くなるの
で、そのアスペクト比は小さくなる。
３３がＤＲＡＭの記憶ノードと同一層から形成されてい
て、導電性パターン３５がＤＲＡＭのキャパシタのプレ
ート電極を延長したもので形成され、そして配線４１が
ＤＲＡＭのビット線と同一層で形成されていることか
ら、配線４１はプラグ４０と導電性パターン３５とを介
してプレート電極に接続される。そしてコンタクトホー
ル３７はダミーパターンの３３高さ程度、浅くなるの
で、そのアスペクト比は小さくなる。
【００２７】次にコンタクトホールの配置の一例を、図
３のレイアウト図によって説明する。
３のレイアウト図によって説明する。
【００２８】図の（１）に示すように、上記コンタクト
ホール１６は複数個、例えばコンタクトホール１６Ａ，
１６Ｂ，１６Ｃからなる。各コンタクトホール１６Ａ〜
１６Ｃのうち、例えば少なくとも一つのコンタクトホー
ル１６Ａは、他のコンタクトホール１６Ｂ，１６Ｃに対
してダミーパターン１３側にずれた位置でかつダミーパ
ターン１３の側壁部分１３ｓに形成した導電性パターン
１４（斜線で示す部分）にかかる状態に配置されてい
る。
ホール１６は複数個、例えばコンタクトホール１６Ａ，
１６Ｂ，１６Ｃからなる。各コンタクトホール１６Ａ〜
１６Ｃのうち、例えば少なくとも一つのコンタクトホー
ル１６Ａは、他のコンタクトホール１６Ｂ，１６Ｃに対
してダミーパターン１３側にずれた位置でかつダミーパ
ターン１３の側壁部分１３ｓに形成した導電性パターン
１４（斜線で示す部分）にかかる状態に配置されてい
る。
【００２９】または図の（２）に示すように、各コンタ
クトホール１６Ａ〜１６Ｃのうち、例えば少なくとも一
つのコンタクトホール１６Ａは、他のコンタクトホール
１６Ｂ，１６Ｃに対してダミーパターン１３側とは反対
側にずれた位置でかつダミーパターン１３の側壁部分１
３ｓに形成した導電性パターン１４（斜線で示す部分）
にかかる状態に配置されている。
クトホール１６Ａ〜１６Ｃのうち、例えば少なくとも一
つのコンタクトホール１６Ａは、他のコンタクトホール
１６Ｂ，１６Ｃに対してダミーパターン１３側とは反対
側にずれた位置でかつダミーパターン１３の側壁部分１
３ｓに形成した導電性パターン１４（斜線で示す部分）
にかかる状態に配置されている。
【００３０】または図の（３）に示すように、各コンタ
クトホール１６Ａ〜１６Ｃはいずれもダミーパターン１
３の側壁部分１３ｓに形成した導電性パターン１４（斜
線で示す部分）にかかる状態に配置されている。しか
も、例えばコンタクトホール１６Ａはダミーパターン１
３の側壁部分１３ｓに形成した導電性パターン１４が中
央になる状態に配置されている。またコンタクトホール
１６Ｂはダミーパターン１６側にずれて配置され、コン
タクトホール１６Ｃはダミーパターン１６とは反対側に
ずれて配置されている。
クトホール１６Ａ〜１６Ｃはいずれもダミーパターン１
３の側壁部分１３ｓに形成した導電性パターン１４（斜
線で示す部分）にかかる状態に配置されている。しか
も、例えばコンタクトホール１６Ａはダミーパターン１
３の側壁部分１３ｓに形成した導電性パターン１４が中
央になる状態に配置されている。またコンタクトホール
１６Ｂはダミーパターン１６側にずれて配置され、コン
タクトホール１６Ｃはダミーパターン１６とは反対側に
ずれて配置されている。
【００３１】上記配置例では、３個のコンタクトホール
の場合を説明したが、コンタクトホール数が２個であっ
ても、または４個以上であっても、少なくとも一つのコ
ンタクトホールを他のコンタクトホールに対してずらし
て配置することは可能である。
の場合を説明したが、コンタクトホール数が２個であっ
ても、または４個以上であっても、少なくとも一つのコ
ンタクトホールを他のコンタクトホールに対してずらし
て配置することは可能である。
【００３２】上記コンタクトホールの配置例では、複数
形成したコンタクトホール１６Ａ〜１６Ｃのうちの少な
くとも一つが、他のものに対してダミーパターン１３側
またはその反対側にずれた位置でかつダミーパターン１
３の側壁部分１３ｓに形成した導電性パターン１４にか
かる状態に形成されることから、少なくとも一つのコン
タクトホール１６（例えば１６Ａ）が導電性パターン１
４に接続される。このため、コンタクトホール１６Ａ〜
１６Ｃを形成する際のマスク合わせ余裕が大きくなる。
このような配置を採用できるコンタクトホールには、例
えばＤＲＡＭのプレート電極を取り出すためのコンタク
トホールがある。
形成したコンタクトホール１６Ａ〜１６Ｃのうちの少な
くとも一つが、他のものに対してダミーパターン１３側
またはその反対側にずれた位置でかつダミーパターン１
３の側壁部分１３ｓに形成した導電性パターン１４にか
かる状態に形成されることから、少なくとも一つのコン
タクトホール１６（例えば１６Ａ）が導電性パターン１
４に接続される。このため、コンタクトホール１６Ａ〜
１６Ｃを形成する際のマスク合わせ余裕が大きくなる。
このような配置を採用できるコンタクトホールには、例
えばＤＲＡＭのプレート電極を取り出すためのコンタク
トホールがある。
【００３３】次に上記コンタクト構造の製造方法の一例
を、ＤＲＡＭを例にして、図４，図５の製造工程図（そ
の１），（その２）によって説明する。なお、図では、
上記図２と同様の構成部品には同一符号を付す。
を、ＤＲＡＭを例にして、図４，図５の製造工程図（そ
の１），（その２）によって説明する。なお、図では、
上記図２と同様の構成部品には同一符号を付す。
【００３４】図４の（１）に示すように、ＬＯＣＯＳ酸
化法，改良ＬＯＣＯＳ酸化法等の素子分離技術によっ
て、例えばシリコンからなる基板３１の上層の所定の位
置に、ＬＯＣＯＳ酸化膜３２を形成する。図示はしない
が、さらに上記基板３１にトランジスタを形成する。そ
して例えばＣＶＤ法によって、上記トランジスタ側の基
板３１の全面を覆う状態に層間絶縁膜５１を形成する。
化法，改良ＬＯＣＯＳ酸化法等の素子分離技術によっ
て、例えばシリコンからなる基板３１の上層の所定の位
置に、ＬＯＣＯＳ酸化膜３２を形成する。図示はしない
が、さらに上記基板３１にトランジスタを形成する。そ
して例えばＣＶＤ法によって、上記トランジスタ側の基
板３１の全面を覆う状態に層間絶縁膜５１を形成する。
【００３５】その後第１工程を行う。この工程では、例
えばＣＶＤ法によって、例えばＤＯＰＯＳ（Doped pol
y-Silicon ）膜を例えば数１００ｎｍの膜厚に成膜す
る。その後リソグラフィー技術とエッチングとによっ
て、ＤＯＰＯＳ膜をパターニングして、記憶ノード（図
示せず）とダミーパターン３３とを形成する。その後、
ＣＶＤ法によって、上記記憶ノードの表面を覆う状態
に、誘電体膜３４を形成する。この誘電体膜３４は、例
えば、酸化シリコン膜と窒化シリコン膜と酸化シリコン
膜とを順次積層して形成される。
えばＣＶＤ法によって、例えばＤＯＰＯＳ（Doped pol
y-Silicon ）膜を例えば数１００ｎｍの膜厚に成膜す
る。その後リソグラフィー技術とエッチングとによっ
て、ＤＯＰＯＳ膜をパターニングして、記憶ノード（図
示せず）とダミーパターン３３とを形成する。その後、
ＣＶＤ法によって、上記記憶ノードの表面を覆う状態
に、誘電体膜３４を形成する。この誘電体膜３４は、例
えば、酸化シリコン膜と窒化シリコン膜と酸化シリコン
膜とを順次積層して形成される。
【００３６】次いで図４の（２）に示す第２工程を行
う。この工程では、ダミーパターン３３の側壁部分３３
ｓからその上面３３ｕにかけて、ＤＲＡＭのキャパシタ
のプレート電極（図示せず）を延長してなる導電性パタ
ーン３５を形成する。上記プレート電極と導電性パター
ン３５を形成するには以下のようにする。例えばＣＶＤ
法によって、１００ｎｍ程度の膜厚のｐｏｌｙ−Ｓｉ膜
を成膜する。その後、リソグラフィー技術とエッチング
とによって、上記ｐｏｌｙ−Ｓｉ膜をパターニングす
る。そしてプレート電極とそれを延長してなる導電性パ
ターン３５を形成する。
う。この工程では、ダミーパターン３３の側壁部分３３
ｓからその上面３３ｕにかけて、ＤＲＡＭのキャパシタ
のプレート電極（図示せず）を延長してなる導電性パタ
ーン３５を形成する。上記プレート電極と導電性パター
ン３５を形成するには以下のようにする。例えばＣＶＤ
法によって、１００ｎｍ程度の膜厚のｐｏｌｙ−Ｓｉ膜
を成膜する。その後、リソグラフィー技術とエッチング
とによって、上記ｐｏｌｙ−Ｓｉ膜をパターニングす
る。そしてプレート電極とそれを延長してなる導電性パ
ターン３５を形成する。
【００３７】続いて図４の（３）に示す第３工程を行
う。この工程では、例えばＣＶＤ法によって、上記ダミ
ーパターン３３と導電性パターン３５側の全面に層間絶
縁膜３６を成膜する。層間絶縁膜３６は、数１００ｎｍ
の膜厚のホウ素リンシリケートガラス（ＢＰＳＧ）膜か
らなり、表面リフロー処理されている。
う。この工程では、例えばＣＶＤ法によって、上記ダミ
ーパターン３３と導電性パターン３５側の全面に層間絶
縁膜３６を成膜する。層間絶縁膜３６は、数１００ｎｍ
の膜厚のホウ素リンシリケートガラス（ＢＰＳＧ）膜か
らなり、表面リフロー処理されている。
【００３８】次いで図５の（４）に示す第４工程を行
う。この工程では、リソグラフィー技術とエッチングと
によって、層間絶縁膜３６から導電性パターン３５にか
けて、上記ダミーパターン３３の側壁部分３３ｓに形成
さている導電性パターン３５にかかる状態にコンタクト
ホール３７を形成する。このとき、オーバエッチングを
行うので、コンタクトホール３７は層間絶縁膜５１，Ｌ
ＯＣＯＳ酸化膜３２，基板３１にまで達し、基板３１が
掘れる状態になる。特にコンタクトホール３７がダミー
パターン３３とは反対側にずれて形成された場合には、
基板３１の掘られる面積が大きくなる。
う。この工程では、リソグラフィー技術とエッチングと
によって、層間絶縁膜３６から導電性パターン３５にか
けて、上記ダミーパターン３３の側壁部分３３ｓに形成
さている導電性パターン３５にかかる状態にコンタクト
ホール３７を形成する。このとき、オーバエッチングを
行うので、コンタクトホール３７は層間絶縁膜５１，Ｌ
ＯＣＯＳ酸化膜３２，基板３１にまで達し、基板３１が
掘れる状態になる。特にコンタクトホール３７がダミー
パターン３３とは反対側にずれて形成された場合には、
基板３１の掘られる面積が大きくなる。
【００３９】その後図５の（５）に示す第５工程を行
う。この工程では、酸化シリコン膜を成膜した後異方性
エッチングによってエッチバックする通常のサイドウォ
ール形成技術によって、コンタクトホール３７の側壁に
側壁絶縁膜３８を形成する。この側壁絶縁膜３８は例え
ば酸化シリコン膜で形成する。
う。この工程では、酸化シリコン膜を成膜した後異方性
エッチングによってエッチバックする通常のサイドウォ
ール形成技術によって、コンタクトホール３７の側壁に
側壁絶縁膜３８を形成する。この側壁絶縁膜３８は例え
ば酸化シリコン膜で形成する。
【００４０】さらに，ＣＶＤ法，スパッタ法，蒸着法等
の成膜技術によって、コンタクトホール３７の内壁を含
む上記層間絶縁膜３６上に、例えば窒化チタン膜とチタ
ン膜とを積層してなる密着層３９を形成する。続いて、
ＣＶＤ法によって、コンタクトホール３７の内部に埋め
込む状態にタングステン膜を形成した後、それをエッチ
バックするブランケットタングステン法によって、コン
タクトホール３７の内部にタングステンプラグ４０を形
成する。
の成膜技術によって、コンタクトホール３７の内壁を含
む上記層間絶縁膜３６上に、例えば窒化チタン膜とチタ
ン膜とを積層してなる密着層３９を形成する。続いて、
ＣＶＤ法によって、コンタクトホール３７の内部に埋め
込む状態にタングステン膜を形成した後、それをエッチ
バックするブランケットタングステン法によって、コン
タクトホール３７の内部にタングステンプラグ４０を形
成する。
【００４１】その後、ＣＶＤ法，スパッタ法，蒸着法等
の成膜技術によって、上記層間絶縁膜３７上に上記タン
グステン膜でプラグ４０に接続する配線形成膜を成膜す
る。そしてリソグラフィー技術とエッチングとによっ
て、配線形成膜をパターニングして、プラグ４０に接続
する配線４１を形成する。この配線４０はＤＲＡＭのビ
ット線と同一層であって、例えばアルミニウム系金属で
形成される。
の成膜技術によって、上記層間絶縁膜３７上に上記タン
グステン膜でプラグ４０に接続する配線形成膜を成膜す
る。そしてリソグラフィー技術とエッチングとによっ
て、配線形成膜をパターニングして、プラグ４０に接続
する配線４１を形成する。この配線４０はＤＲＡＭのビ
ット線と同一層であって、例えばアルミニウム系金属で
形成される。
【００４２】上記コンタクト構造の製造方法では、ダミ
ーパターン３３の側壁部分３３ｓに導電性パターン３５
が形成されることから、その部分の導電性パターン３５
の膜厚はエッチング方向に対して他の部分の導電性パタ
ーン３５よりも厚くなる。このため、コンタクトホール
３７を形成した時に側壁部分３３ｓに導電性パターン３
５は残る。したがって、プレート４０と密着層３９とを
介して配線４１と導電性パターン３５とが接続される。
ーパターン３３の側壁部分３３ｓに導電性パターン３５
が形成されることから、その部分の導電性パターン３５
の膜厚はエッチング方向に対して他の部分の導電性パタ
ーン３５よりも厚くなる。このため、コンタクトホール
３７を形成した時に側壁部分３３ｓに導電性パターン３
５は残る。したがって、プレート４０と密着層３９とを
介して配線４１と導電性パターン３５とが接続される。
【００４３】上記のようにコンタクト構造の製造方法を
ＤＲＡＭに適用した場合には、ダミーパターン３３をＤ
ＲＡＭの記憶ノードと同一層で形成し、導電性パターン
３５をＤＲＡＭのキャパシタのプレート電極を延長して
形成することで、成膜工程やリソグラフィー工程を増加
することなく、導電性パターン３５を介してＤＲＡＭの
プレート電極を取り出すコンタクトホール３７が容易に
形成される。
ＤＲＡＭに適用した場合には、ダミーパターン３３をＤ
ＲＡＭの記憶ノードと同一層で形成し、導電性パターン
３５をＤＲＡＭのキャパシタのプレート電極を延長して
形成することで、成膜工程やリソグラフィー工程を増加
することなく、導電性パターン３５を介してＤＲＡＭの
プレート電極を取り出すコンタクトホール３７が容易に
形成される。
【００４４】次にコンタクトホール３７を形成する際に
基板３１が掘られるのを防止する方法を図６の製造工程
図によって説明する。図６の（１）に示すように、上記
図３で説明した第１工程の前に、予め、コンタクトホー
ル３７を形成しようとする位置の下方における基板３１
の上層に拡散層６１を形成する。この拡散層６１を形成
するには、まずレジスト塗布技術とリソグラフィー技術
によって、レジストマスクを形成する。続いてレジスト
マスクを用いたイオン注入法によって、拡散層６１を形
成する不純物を基板３１に導入する。その後、アッシン
グ処理等によってレジストマスクを除去する。そしてア
ニール処理を行うことによって、導入した不純物を基板
３１中に拡散させ、拡散層６１を形成する。そして上記
図４の（１）〜図４の（３）によって説明したと同様の
プロセスを行って、基板３１上に、層間絶縁膜５１，ダ
ミーパターン３３，導電性パターン３５，層間絶縁膜３
６等を形成する。
基板３１が掘られるのを防止する方法を図６の製造工程
図によって説明する。図６の（１）に示すように、上記
図３で説明した第１工程の前に、予め、コンタクトホー
ル３７を形成しようとする位置の下方における基板３１
の上層に拡散層６１を形成する。この拡散層６１を形成
するには、まずレジスト塗布技術とリソグラフィー技術
によって、レジストマスクを形成する。続いてレジスト
マスクを用いたイオン注入法によって、拡散層６１を形
成する不純物を基板３１に導入する。その後、アッシン
グ処理等によってレジストマスクを除去する。そしてア
ニール処理を行うことによって、導入した不純物を基板
３１中に拡散させ、拡散層６１を形成する。そして上記
図４の（１）〜図４の（３）によって説明したと同様の
プロセスを行って、基板３１上に、層間絶縁膜５１，ダ
ミーパターン３３，導電性パターン３５，層間絶縁膜３
６等を形成する。
【００４５】次いで図６の（２）に示すように、上記図
５の（４）で説明した第４工程を行う。この工程では、
リソグラフィー技術とエッチングとによって、層間絶縁
膜３６から導電性パターン３５にかけて、上記ダミーパ
ターン３３の側壁部分３３ｓに形成さている導電性パタ
ーン３５にかかる状態にコンタクトホール３７を形成す
る。このとき、基板３１の上層には拡散層６１が形成さ
れているので、コンタクトホール３７を形成するエッチ
ングを行った際にオーバエッチングを行っても、基板３
１はほとんどエッチングされない。
５の（４）で説明した第４工程を行う。この工程では、
リソグラフィー技術とエッチングとによって、層間絶縁
膜３６から導電性パターン３５にかけて、上記ダミーパ
ターン３３の側壁部分３３ｓに形成さている導電性パタ
ーン３５にかかる状態にコンタクトホール３７を形成す
る。このとき、基板３１の上層には拡散層６１が形成さ
れているので、コンタクトホール３７を形成するエッチ
ングを行った際にオーバエッチングを行っても、基板３
１はほとんどエッチングされない。
【００４６】その後図６の（３）に示すように、上記図
５の（５）で説明した第５工程を行う。この工程では、
コンタクトホール３７の側壁に側壁絶縁膜３８を形成す
る。そして、コンタクトホール３７の内部に密着層３９
を介してプラグ４０を形成する。さらに層間絶縁膜３７
上にプラグ４０に接続する配線４１を形成する。
５の（５）で説明した第５工程を行う。この工程では、
コンタクトホール３７の側壁に側壁絶縁膜３８を形成す
る。そして、コンタクトホール３７の内部に密着層３９
を介してプラグ４０を形成する。さらに層間絶縁膜３７
上にプラグ４０に接続する配線４１を形成する。
【００４７】上記のように、予めコンタクトホール３７
を形成しようとする位置の下方における基板上３１の上
層に拡散層６１を形成することから、コンタクトホール
３７を形成する際にオーバエッチングを行っても、基板
３１が掘れることがなくなる。したがって、コンタクト
ホール３７がずれて形成された場合でも基板３１が掘れ
ることがなくなる。
を形成しようとする位置の下方における基板上３１の上
層に拡散層６１を形成することから、コンタクトホール
３７を形成する際にオーバエッチングを行っても、基板
３１が掘れることがなくなる。したがって、コンタクト
ホール３７がずれて形成された場合でも基板３１が掘れ
ることがなくなる。
【００４８】
【発明の効果】以上、説明したように本発明によれば、
ダミーパターンの側壁部分の導電性パターンにかかる状
態にコンタクトホールが配置されているので、およそダ
ミーパターンの高さ分だけコンタクトホールのアスペク
ト比を小さくできる。またコンタクトホールに側壁絶縁
膜が形成されていても、配線はコンタクトホールの底部
で導電性パターンと接続されるので、配線と導電性パタ
ーンとは電気的に接続することが可能になる。したがっ
て、コンタクトホール径を小さくできるので配線の高集
積化が図れるとともに、コンタクト構造の信頼性の向上
が図れる。
ダミーパターンの側壁部分の導電性パターンにかかる状
態にコンタクトホールが配置されているので、およそダ
ミーパターンの高さ分だけコンタクトホールのアスペク
ト比を小さくできる。またコンタクトホールに側壁絶縁
膜が形成されていても、配線はコンタクトホールの底部
で導電性パターンと接続されるので、配線と導電性パタ
ーンとは電気的に接続することが可能になる。したがっ
て、コンタクトホール径を小さくできるので配線の高集
積化が図れるとともに、コンタクト構造の信頼性の向上
が図れる。
【００４９】また、ダミーパターンをＤＲＡＭの記憶ノ
ードと同一層で形成し、導電性パターンをＤＲＡＭのプ
レート電極を延長したもので形成して、配線をビット線
と同一層で形成した発明によれば、ＤＲＡＭのコンタク
ト構造においても上記同様の効果が得られる。
ードと同一層で形成し、導電性パターンをＤＲＡＭのプ
レート電極を延長したもので形成して、配線をビット線
と同一層で形成した発明によれば、ＤＲＡＭのコンタク
ト構造においても上記同様の効果が得られる。
【００５０】複数のコンタクトホールを形成したコンタ
クト構造の発明によれば、導電性パターンにかかる状態
に配置されるコンタクトホールが複数になるので、コン
タクトホールを形成する際のマスク合わせ余裕を大きく
することができる。
クト構造の発明によれば、導電性パターンにかかる状態
に配置されるコンタクトホールが複数になるので、コン
タクトホールを形成する際のマスク合わせ余裕を大きく
することができる。
【００５１】本発明のコンタクト構造の製造方法によれ
ば、ダミーパターンの側壁部分に導電性パターンを形成
したことにより、側壁部分の導電性パターンの膜厚は厚
くなるので、コンタクトホールの形成時に側壁部分に導
電性パターンは残る。したがって、配線と導電性パター
ンとを接続することができる。
ば、ダミーパターンの側壁部分に導電性パターンを形成
したことにより、側壁部分の導電性パターンの膜厚は厚
くなるので、コンタクトホールの形成時に側壁部分に導
電性パターンは残る。したがって、配線と導電性パター
ンとを接続することができる。
【００５２】また、予め、コンタクトホールを形成しよ
うとする位置の下方の基板上層に拡散層を形成する方法
によれば、コンタクトホールを形成する際にオーバエッ
チングを行っても、基板が掘れることがなくなる。した
がって、コンタクトホールが埋めきれなくなることはな
いので、コンタクト構造の信頼性を向上することができ
る。
うとする位置の下方の基板上層に拡散層を形成する方法
によれば、コンタクトホールを形成する際にオーバエッ
チングを行っても、基板が掘れることがなくなる。した
がって、コンタクトホールが埋めきれなくなることはな
いので、コンタクト構造の信頼性を向上することができ
る。
【図１】本発明の実施例の概略構成断面図である。
【図２】ＤＲＡＭに適用した例の概略構成断面図であ
る。
る。
【図３】コンタクトホールの配置例の説明図である。
【図４】実施例の製造工程図（その１）である。
【図５】実施例の製造工程図（その２）である。
【図６】拡散層を形成した場合の製造工程図である。
１１ 基板 １３ ダミーパタ
ーン １３ｓ 側壁部分 １４ 導電性パタ
ーン １５ 層間絶縁膜 １６ コンタクト
ホール １７ 側壁絶縁膜 １８ 配線 ３１ 基板 ３３ ダミーパタ
ーン ３３ｓ 側壁部分 ３５ 導電性パタ
ーン ３６ 層間絶縁膜 ３７ コンタクト
ホール ４１ 配線 ６１ 拡散層
ーン １３ｓ 側壁部分 １４ 導電性パタ
ーン １５ 層間絶縁膜 １６ コンタクト
ホール １７ 側壁絶縁膜 １８ 配線 ３１ 基板 ３３ ダミーパタ
ーン ３３ｓ 側壁部分 ３５ 導電性パタ
ーン ３６ 層間絶縁膜 ３７ コンタクト
ホール ４１ 配線 ６１ 拡散層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 21/768 H01L 27/108
Claims (5)
- 【請求項１】 少なくとも表面が絶縁性の基板上に形成
したダミーパターンと、 前記ダミーパターンの少なくとも一側壁にかけて形成し
た導電性パターンと、 前記ダミーパターンと導電性パターンとを覆う状態にし
て前記基板上に形成した層間絶縁膜と、 前記ダミーパターンの側壁部分に形成した前記導電性パ
ターンにかかる状態にして前記層間絶縁膜から前記導電
性パターンにかけて形成したコンタクトホールと、 前記コンタクトホールの側壁に形成した側壁絶縁膜と、 前記コンタクトホールを通して前記導電性パターンに接
続するもので前記層間絶縁膜上に形成した配線とからな
ることを特徴とするコンタクト構造。 - 【請求項２】 請求項１記載のコンタクト構造におい
て、 前記ダミーパターンは、ＤＲＡＭの記憶ノードと同一層
からなるもので少なくとも表面が絶縁性の基板上に形成
され、 前記導電性パターンは、ＤＲＡＭのキャパシタのプレー
ト電極を延長してなるもので前記ダミーパターンの少な
くとも一側壁にかけて形成され、 前記配線はＤＲＡＭのビット線と同一層で形成されるこ
とを特徴とするコンタクト構造。 - 【請求項３】 請求項１または請求項２記載のコンタク
ト構造において、 前記コンタクトホールは複数個からなり、 前記各コンタクトホールのうちの少なくとも一つのコン
タクトホールは、他のコンタクトホールに対して前記ダ
ミーパターン側または該ダミーパターンとは反対側にず
れた位置でかつ該ダミーパターンの側壁部分に形成した
導電性パターンにかかる状態に形成されていることを特
徴とするコンタクト構造。 - 【請求項４】 少なくとも表面が絶縁性の基板上にダミ
ーパターンを形成する第１工程と、 前記ダミーパターンの少なくとも一側壁にかけて導電性
パターンを形成する第２工程と、 前記ダミーパターンと導電性パターンとを覆う状態にし
て前記基板上に層間絶縁膜を形成する第３工程と、 前記ダミーパターンの側壁部分に形成した前記導電性パ
ターンにかかる状態のコンタクトホールを前記層間絶縁
膜から前記導電性パターンにかけて形成する第４工程
と、 前記コンタクトホールの側壁に側壁絶縁膜を形成した
後、該コンタクトホールを通して前記導電性パターンに
接続する配線を前記層間絶縁膜上に形成する第５工程と
からなることを特徴とするコンタクト構造の製造方法。 - 【請求項５】 請求項４記載のコンタクト構造の製造方
法において、 予め、コンタクトホールを形成しようとする位置の下方
の基板上層に拡散層を形成することを特徴とするコンタ
クト構造の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10082194A JP3318637B2 (ja) | 1994-04-13 | 1994-04-13 | コンタクト構造およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10082194A JP3318637B2 (ja) | 1994-04-13 | 1994-04-13 | コンタクト構造およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07283326A JPH07283326A (ja) | 1995-10-27 |
| JP3318637B2 true JP3318637B2 (ja) | 2002-08-26 |
Family
ID=14284007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10082194A Expired - Fee Related JP3318637B2 (ja) | 1994-04-13 | 1994-04-13 | コンタクト構造およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3318637B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3371189B2 (ja) * | 1996-04-30 | 2003-01-27 | ソニー株式会社 | Ｍｏｓトランジスタの製造方法およびｃｍｏｓトランジスタの製造方法 |
-
1994
- 1994-04-13 JP JP10082194A patent/JP3318637B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07283326A (ja) | 1995-10-27 |
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