JPH09326440A

JPH09326440A - 半導体装置の製造方法

Info

Publication number: JPH09326440A
Application number: JP8141267A
Authority: JP
Inventors: Koichi Matsumoto; 光市松本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-06-04
Filing date: 1996-06-04
Publication date: 1997-12-16

Abstract

(57)【要約】【課題】同一基板上において、ＳＡＣ法を適用したＭ
ＯＳＴｒの形成とサリサイド法を適用したＭＯＳＴｒの
形成とを合理的に行う手順を提供する。【解決手段】半導体基板11上の第１領域11ａにオフセ
ット絶縁膜17ａ付のゲート電極16を形成し、第２領域11
ｂにシリコンパターン14ｂを形成する。オフセット絶縁
膜17ａ及びシリコンパターン14ｂをマスクにして、半導
体基板11に不純物を導入する。オフセット絶縁膜17ａ，
ゲート電極16及びシリコンパターン14ｂの側壁にサイド
ウォール19を形成し、不純物の活性化熱処理を行う。サ
リサイド法によって、半導体基板11及びシリコンパター
ン14ｂの表面層にシリサイド層を形成し、第２領域11ｂ
にシリコンパターン14ｂとシリサイド層とからなるゲー
ト電極を形成する。半導体基板11上に層間絶縁膜を成膜
し、層間絶縁膜を選択的にエッチングしてシリサイド層
に達するコンタクトホールを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にはＭＯＳトランジスタで構成される半
導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置の高集積化による素子構造の
微細化にともない、ＭＯＳトランジスタを有する半導体
装置においてはショートチャネル効果の抑制に優れてい
る表面チャネル型で当該ＭＯＳトランジスタを構成する
必要性が生じてきた。このような表面チャネル型のＭＯ
ＳトランジスタでＣ（Complemenetary)-ＭＯＳ回路を構
成してなる半導体装置を製造する場合には、ｎチャンネ
ルＭＯＳトランジスタ（以下、ｎＭＯＳと記す）のゲー
ト電極を構成するｎ型ポリシリコン中のｎ型不純物と、
ｐチャンネルＭＯＳトランジスタ（以下、ｐＭＯＳと記
す）のゲート電極を構成するｐ型ポリシリコン中のｐ型
不純物とが、上記ゲート電極を構成するポリシリコン上
のシリサイドを介して相互拡散することを防止する必要
がある。

【０００３】また、微細化が進んだＭＯＳトランジスタ
においては、ソース拡散層及びドレイン拡散層のコンタ
クト面積が狭まり、コンタクト抵抗が上昇する。このた
め、ソース拡散層及びドレイン拡散層の表面層にシリサ
イドを形成してコンタクト抵抗を低下させる必要があ
る。

【０００４】そこで、上記半導体装置を製造するに際し
ては、以下のようにしている。先ず、半導体基板上にゲ
ート電極になるシリコンパターンを形成し、このシリコ
ンパターンの側壁にサイドウォールを形成した後、半導
体基板の表面側及びシリコンパターンに適宜不純物を導
入する。次に、不純物の活性化熱処理を行った後、セル
フアラインシリサイド（サリサイド）法によって自己整
合的にシリコンパターン及び半導体基板の露出表面にシ
リサイド層を生成する。これによって、不純物の活性化
熱処理の際に、ポリシリコン中の不純物をシリサイド層
を介して相互拡散させることなく、ソース拡散層及びド
レイン拡散層の表面にシリサイド層が設けられたＭＯＳ
トランジスタが形成される。

【０００５】一方、高い集積度が要求される半導体装置
の製造においては、コンタクトホール形成工程で用いる
マスクの合わせ余裕を不要にできるセルフアラインコン
タクト（以下、ＳＡＣと記す）法を適用することが求め
られる。このＳＡＣ法を適用して上記半導体装置を形成
するには、先ず、半導体基板上に、上部がオフセット絶
縁膜で覆われたゲート電極をパターン形成する。次に、
オフセット絶縁膜及びゲート電極の側壁にサイドウォー
ルを形成する。その後、オフセット絶縁膜及びサイドウ
ォールを覆う状態で、半導体基板上に層間絶縁膜を形成
する。次いで、層間絶縁膜上にマスクを形成し、この上
方から当該層間絶縁膜を選択的にエッチングすることに
よって、オフセット絶縁膜及びサイドウォールから露出
する半導体基板部分に達するコンタクトホールを形成す
る。このコンタクトホールは、ゲート電極に対して自己
整合的に絶縁性が確保されたものになる。

【０００６】

【発明が解決しようとする課題】近年、半導体装置の高
機能化に伴い、上記サリサイド法によって形成されるＣ
−ＭＯＳを用いた高機能回路と、上記ＳＡＣ法によって
形成されるＭＯＳトランジスタを用いた微細回路とを、
同一の半導体基板上に配置する必要性が生じてきてい
る。しかし、サリサイド法によって拡散層表面及びゲー
ト電極表面にシリサイド層を形成した後には、ゲート電
極が既にパターニングされていることから、この工程の
後にゲート電極上にオフセット絶縁膜を形成することは
困難である。このため、上記サリサイド法に続けてＳＡ
Ｃ法を適用したコンタクトホールの形成を行うことはで
きなかった。したがって、上記高機能回路と微細回路と
を同一の半導体基板上に形成しようとした場合、それぞ
れの回路を別工程で製造することになり、製造工程が複
雑であった。

【０００７】

【課題を解決するための手段】そこで、上記課題を解決
するための本発明の半導体装置の製造方法は、以下のよ
うに行う。先ず、第１工程では、半導体基板上の第１領
域に、上部がオフセット絶縁膜で覆われたゲート電極を
形成する。また、当該半導体基板上の第２領域に、ゲー
ト電極になるシリコンパターンを形成する。次に、第２
工程では、オフセット絶縁膜と上記ゲート電極との側壁
及び上記シリコンパターンの側壁に絶縁性のサイドウォ
ールを形成するこれと共に、半導体基板の表面層にソー
ス拡散層及びドレイン拡散層を形成するための不純物を
導入する。その後、第３工程では上記不純物の活性化熱
処理を行う。また、第４工程では、セルフアラインシリ
サイド法によって、上記半導体基板の露出表面層及び上
記シリコンパターンの表面層にシリサイド層を形成し、
上記第２領域に上記シリコンパターンと当該シリサイド
層とからなるゲート電極を形成する。次に、第５工程で
は、上記半導体基板上に、上記オフセット絶縁膜及び上
記サイドウォールに対してエッチング選択性を有する材
料からなる層間絶縁膜を成膜し、当該層間絶縁膜に当該
半導体基板表面の上記シリサイド層に達するコンタクト
ホールを形成する。

【０００８】上記半導体装置の製造方法では、半導体基
板における第１領域に上部がオフセット絶縁膜で覆われ
たゲート電極を形成し、第２領域にはシリコンパターン
のみを形成した状態で、半導体基板表面側への不純物導
入、サイドウォール形成及びこれらに続けてセルフアラ
インシリサイド法が行われる。このことから、第１領域
のゲート電極上にオフセット絶縁膜を配置した状態で、
第２領域のシリコンパターン上にシリサイド層が形成さ
れる。このため、第５工程において、層間絶縁膜を成膜
しこの層間絶縁膜を選択的にエッチングして形成される
コンタクトホールは、第１領域のゲート電極に対しては
自己整合的に絶縁性が確保されたものになる。

【０００９】

【発明の実施の形態】図１及び図２は、本発明を適用し
た半導体装置の製造方法の実施形態を示す断面工程図で
あり、図３は、当該実施形態における第１工程の詳細を
示す断面工程図である。ここでは、これらの各図を用い
て本発明の実施形態を説明する。

【００１０】尚、本実施形態では、図１（１）に示す半
導体基板１１上における第１領域１１ａに、ＳＡＣ（セ
ルフアラインコンタクト）法を適用してＤＲＡＭのよう
な高集積度が要求される半導体装置部分を構成するＭＯ
Ｓトランジスタを形成し、上記半導体基板１１上におけ
る第２領域１１ｂに、サリサイド（セルフアラインシリ
サイド）法を適用したＣ−ＭＯＳを形成する場合を説明
する。ただし、第１領域１１ａに形成する上記ＭＯＳト
ランジスタは、一例として表面チャネル型のｎＭＯＳで
あることとする。また、第２領域１１ｂに形成する上記
Ｃ−ＭＯＳは、表面チャネル型であることとし、ここで
はｎＭＯＳのみを代表的に図示した。

【００１１】以下、上記半導体装置の製造手順を説明す
る。先ず、第１工程は、図１（１）に示すように、シリ
コンからなる半導体基板１１の表面側に素子分離１２を
形成し、当該半導体基板１１の表面側を第１領域１１ａ
と第２領域１１ｂとに分離する。この素子分離１２は、
トレンチ構造またはＬＯＣＯＳ法によって形成した酸化
シリコン膜からなる。

【００１２】次に、例えば熱酸化法によって半導体基板
１１の表面層にゲート酸化膜１３を生成した後、第１領
域１１ａにおけるゲート酸化膜１３上にポリシリコン膜
１４とその上層のシリサイド膜１５とのポリサイド構造
からなるゲート電極１６を形成する。このゲート電極１
６は、上部がオフセット絶縁膜１７ａで覆われたもので
ある。また、第２領域１１ｂにおけるゲート酸化膜１３
上に、ポリシリコン膜からなるシリコンパターン１４ｂ
を形成する。

【００１３】このゲート電極１６及びシリコンパターン
１４ｂを形成する場合には、半導体装置の製造工程の簡
略化を図るために、例えば以下のようにする。先ず、図
３（１）−ａに示すように、半導体基板１１の表面に生
成したゲート酸化膜１３上にポリシリコン膜１４または
アモルファスシリコン膜を２００ｎｍの膜厚で成膜す
る。ここでは、ポリシリコン膜を用いることとする。次
に、第１領域１１ａのポリシリコン膜１４部分にのみ、
例えばｎ型の不純物としてリン（Ｐ）を１０ｋｅＶのエ
ネルギーで３×１０¹⁵個／ｃｍ²だけ導入する。ここで
導入する不純物としては、リン（Ｐ）の他に、ヒ素（Ａ
ｓ）でも良い。

【００１４】尚、第１領域１１ａに、表面チャネル型の
ｐＭＯＳを形成する場合には、上記不純物として、ｐ型
のホウ素（Ｂ）やフッ化ホウ素（ＢＦ₂）を導入する。
また、この第１領域１１ａのポリシリコン膜１４中に導
入する不純物は、後の工程で行われる不純物の活性化ア
ニールの際に当該不純物がポリシリコン膜１４内で相互
拡散することを防止するため、１種類の導電型に限定す
ることとする。

【００１５】上記のようにしてポリシリコン膜１４中に
不純物を導入した後、当該ポリシリコン膜１４の上面に
シリサイド膜１５を１００ｎｍの膜厚で成膜し、さらに
この上面に絶縁膜１７を成膜する。上記シリサイド膜１
５としては、後の工程で行う不純物の活性化熱処理の際
の高温に対して耐性を有するように、タングステン
（Ｗ）やモリブデン（Ｍｏ）のような高融点金属のシリ
サイドを用いることとする。また、絶縁膜１７は、後の
工程で半導体基板１１上に成膜する層間絶縁膜をエッチ
ングする際にエッチング耐性を有する材質で成膜するこ
ととし、例えば酸化シリコンからなる層間絶縁膜を成膜
する場合には、上記絶縁膜１７を窒化シリコンで成膜す
ることとする。

【００１６】その後、図３（１）−ｂに示すように、リ
ソグラフィーによって第１領域１１ａの絶縁膜１７上に
ゲート電極を形成するための第１マスク３１を形成し、
この第１マスク３１を用いたエッチングによって、絶縁
膜１７からなるオフセット絶縁膜１７ａを形成する。次
に、引き続きシリサイド膜１５をエッチングする。ここ
では、例えば、エッチングガスとして塩素ガスと酸素ガ
スとを用いる。ただし、シリサイド膜１５のエッチング
は、第１マスク３１を剥離してオフセット絶縁膜１７ａ
上から行っても良い。この際、シリサイド膜１５のエッ
チングの終点は、エッチング時に発生する発光スペクト
ルの発光強度の変化から検出する。すなわち、上記エッ
チングでは、シリコン（Ｓｉ）−塩素（Ｃｌ）結合を含
有する反応生成物が生じるが、シリサイド膜１５とポリ
シリコン膜１４とではこの反応生成物の発生量が異な
る。そこで、シリコン（Ｓｉ）−塩素（Ｃｌ）結合発光
スペクトルをモニターし、発光強度が弱くなった時点で
上記シリサイド膜１５のエッチングが終了したと判断す
る。

【００１７】上記のようにしてポリシリコン膜１４をエ
ッチングした後、図１（１）に示したように、上記第１
マスク（３１）を除去し、次いで、第２領域１１ｂにゲ
ート電極を形成するための第２マスク３２をポリシリコ
ン膜１４上に形成する。しかる後、この第２マスク３２
を用いてポリシリコン膜１４をエッチングする。これに
よって、第１領域１１ａにポリシリコン膜１４とシリサ
イド膜１５とからなるゲート電極１６を形成し、第２領
域１１ｂにポリシリコン膜１４からなるシリコンパター
ン１４ｂを形成する。

【００１８】尚、上記ゲート電極１６とシリコンパター
ン１４ｂとを形成する場合には、以下のようにしても良
い。すなわち、図３（１）−ｂを用いて説明した工程の
後、第２領域１１ｂ全体を覆う状態でポリシリコン膜１
４上にマスクを形成する。次に、このマスク及びオフセ
ット絶縁膜１７ａ上から、第１領域１１ａのポリシリコ
ン膜１４をエッチングする。これによって、先ず、第１
領域１１ａに、ポリシリコン膜１４とシリサイド膜１５
とからなるゲート電極１６を形成する。しかる後、上記
マスクを除去し、図１（１）を用いて説明した第２マス
ク３２をポリシリコン膜１４上に形成し、この第２マス
ク３２を用いてポリシリコン膜１４をエッチングする。
この際、第１領域１１ａ上全体は、第２マスク３２で覆
われていることとする。

【００１９】次に、第２工程では、図１（２）に示すよ
うに、上記第２マスク（３２）を除去する。その後、こ
こでは図示しない第３マスクを半導体基板１１上に形成
する。この第３マスクは、第２領域１１ｂにおけるｐＭ
ＯＳの形成部分を覆い、第１領域１１ａ全体と第２領域
におけるｎＭＯＳ形成部分とを露出させる状態で形成す
る。そして、この第３マスク上から半導体基板１１の露
出表面側に、ＬＤＤ拡散層１８を形成するためのｎ型不
純物を導入する。

【００２０】さらに、上記第３マスクを除去した後、こ
こでは図示しない第４マスクを半導体基板１１上に形成
する。この第４マスクは、第２領域１１ｂにおけるｐＭ
ＯＳの形成部分を露出させ、第１領域１１ａ全体と第２
領域１１ｂにおけるｎＭＯＳ形成部分とを覆う状態で形
成する。その後、この第４マスク上から半導体基板１１
の露出表面部分に、上記ｐＭＯＳのＬＤＤ拡散層（図示
せず）を形成するためのｐ型不純物を導入する。

【００２１】次に、図１（３）に示すように、オフセッ
ト絶縁膜１７ａ及びゲート電極１６の側壁とシリコンパ
ターン１４ｂの側壁とに、オフセット絶縁膜１７ａと同
様の窒化シリコンからなるサイドウォール１９を形成す
る。ここでは、先ず、ゲート電極１６及びオフセット絶
縁膜１７ａとシリコンパターン１４ｂとを覆う状態で、
半導体基板１１上に窒化シリコンからなる絶縁膜（図示
せず）を成膜する。次いで、この絶縁膜をエッチバック
することによって、上記サイドウォール１９を形成す
る。この際、素子分離１２の側壁にもサイドウォール１
９が形成される。

【００２２】その後、図２（４）に示すように、第２領
域１１ｂにおけるｐＭＯＳの形成部分を覆い、第１領域
１１ａ全体と第２領域１１ｂにおけるｎＭＯＳ形成部分
とを露出させる状態で、ここでは図示しない第５マスク
を形成する。次いで、この第５マスク上から半導体基板
１１の露出表面側にｎ型のソース拡散層２０及びドレイ
ン拡散層２１を形成するためのｎ型不純物を導入する。
これと共に、第２領域１１ｂのｎＭＯＳ形成部分のシリ
コンパターン１４ｂにｎ型不純物を導入する。

【００２３】次に、上記第５マスクを除去した後、第２
領域１１ｂにおけるｐＭＯＳの形成部分を露出させ、第
１領域１１ａ全体と第２領域におけるｎＭＯＳ形成部分
とを覆う状態で、ここでは図示しない第６マスクを形成
する。次いで、この第６マスク上から半導体基板１１の
露出表面側にｐ型のソース拡散層（図示せず）及びドレ
イン拡散層（図示せず）を形成するためのｐ型不純物を
導入する。これと共に、第２領域１１ｂのｐＭＯＳ形成
部分のシリコンパターン（図示せず）にｐ型不純物を導
入する。

【００２４】次いで、第３工程では、上記第６マスクを
除去した後、半導体基板１１中及びシリコンパターン１
４ｂ中に導入した各不純物の拡散及び活性化熱処理を行
う。この際、第２領域１１ｂのシリコンパターン１４ｂ
上にはシリサイドが形成されていないため、このシリコ
ンパターン１４ｂ中に導入されたｎ型不純物とｐ型不純
物とがシリサイドを介して相互拡散することはない。

【００２５】その後、第４工程では、図２（５）に示す
ように、半導体基板１１の露出表面及び第２領域１１ｂ
のシリコンパターン１４ｂの露出表面に、サリサイド法
を適用してシリサイド層２２を形成する。この場合、先
ず、半導体基板１１上にスパッタ法によってチタン（Ｔ
ｉ）、コバルト（Ｃｏ）またはニッケル（Ｎｉ）等の低
抵抗な高融点金属を成膜し、次いで熱処理（Ｔｉを用い
た場合には６００℃で１分間）を行うことによって当該
高融点金属とシリコンとを反応させる。これによって、
シリコンの露出部分にシリサイド層２２を生成させる。
その後、薬品を用いたエッチングによって、上記高融点
金属の未反応部分を除去する。次に、再度の熱処理（Ｔ
ｉを用いた場合には８００℃で１分間）を行い、シリサ
イド層２２を低抵抗化させる。

【００２６】以上によって、第２領域１１ｂにシリコン
パターン１４ｂとシリサイド層２２とからなるゲート電
極２３を形成すると共に、第１領域１１ａ及び第２領域
１１ｂのソース拡散層２０及びドレイン拡散層２１の露
出面に拡散抵抗を低下させるためのシリサイド層２２を
形成する。

【００２７】次に、第５工程では、図２（６）に示すよ
うに、半導体基板１１の上方に酸化シリコンからなる層
間絶縁膜２４を形成し、当該層間絶縁膜２４上にコンタ
クトホール形成用の第７マスク（図示せず）を形成す
る。そして、この第７マスクを用いて、サイドウォール
１９及びオフセット絶縁膜１７ａに対してエッング選択
比を保ちながら層間絶縁膜２４を選択的にエッチングす
る。これによって、ソース拡散層２０やドレイン拡散層
２１に達するコンタクトホール２５を形成する。

【００２８】この際、第１領域１１ａにおいては、上記
第７マスクの形成位置に合わせずれが生じても、自己整
合的にゲート電極１６との絶縁性が保たれたコンタクト
ホール２５が形成される。また、第２領域１１ｂにおい
ては、ゲート電極２３側壁のサイドウォール１９の幅分
だけ上記第７マスクの合わせ余裕を確保できる。

【００２９】以上のようにして、半導体基板１１の第１
領域１１ａには、ＳＡＣ法を適用してＭＯＳトランジス
タ２ａが形成され、第２領域１１ｂには、サリサイド法
を適用してＣ−ＭＯＳ構成のＭＯＳトランジスタ２ｂが
形成される。

【００３０】尚、第１領域１１ａに形成したＭＯＳトラ
ンジスタ２ａは、ゲート電極１６上にオフセット絶縁膜
１７ａが形成されていることから、当該ゲート電極１６
に達するコンタクトホールを形成することが困難にな
る。このため、当該コンタクトホールを形成するゲート
電極１６部分は、第２領域１１ｂと同様にフルサリサイ
ド法を適用して形成しても良い。また、この他にも、ゲ
ート電極１６に達するコンタクトホール専用のマスクを
用いて、例えば層間絶縁膜とオフセット絶縁膜とを２段
エッチングすることによって、上記コンタクトホールを
形成するようにしても良い。

【００３１】また、上記実施形態では、サイドウォール
１９を形成する前後において半導体基板１１中に不純物
を導入することによってソース拡散層２０及びドレイン
拡散層２１をＬＤＤ構造にした。しかし、上記ソース拡
散層２０及びドレイン拡散層２１を形成するための不純
物の導入は、サイドウォール１９形成の前または後のみ
で行っても良い。

【００３２】

【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、半導体基板における第１領域に
上部がオフセット絶縁膜で覆われたゲート電極を形成
し、第２領域にはシリコンパターンのみを形成した状態
で、半導体基板表面側への不純物導入、サイドウォール
形成及びこれらに続けてセルフアラインシリサイド法を
行った後、層間絶縁膜を成膜してこの層間絶縁膜を選択
的にエッチングしてコンタクトホールを形成することに
よって、同一の半導体基板上においてマスクを共有しな
がらＳＡＣ法とフルサリサイド法とを行うことが可能に
なる。したがって、Ｃ−ＭＯＳのような上記フルサリサ
イド法によって形成される高機能回路とＳＡＣ法によっ
て形成される微細回路とを短い工程数で同一の半導体基
板上に形成することが可能になる。

【図面の簡単な説明】

【図１】実施形態を説明する断面工程図（その１）であ
る。

【図２】実施形態を説明する断面工程図（その２）であ
る。

【図３】実施形態の第１工程の詳細を説明する断面工程
図である。

【符号の説明】

２ａ，２ｂＭＯＳＴｒ１１半導体基板１１
ａ第１領域１１ｂ第２領域１４ポリシリコン膜１４ｂ
シリコンパターン１５シリサイド膜１６，２３ゲート電極１
７絶縁膜１７ａオフセット絶縁膜１９サイドウォール
２０ソース拡散層２１ドレイン拡散層２２シリサイド層２４
層間絶縁膜２５コンタクトホール３１第１マスク３２
第２マスク

Claims

【特許請求の範囲】

【請求項１】半導体基板上の第１領域に上部がオフセ
ット絶縁膜で覆われたゲート電極を形成し、当該半導体
基板上の第２領域にゲート電極になるシリコンパターン
を形成する第１工程と、前記オフセット絶縁膜と前記ゲート電極との側壁及び前
記シリコンパターンの側壁に絶縁性のサイドウォールを
形成すると共に、前記オフセット絶縁膜と前記シリコン
パターンとをマスクに用いるかまたは前記オフセット絶
縁膜と前記シリコンパターンと前記サイドウォールとを
マスクに用いて前記半導体基板の表面層にソース拡散層
及びドレイン拡散層を形成するための不純物を導入する
第２工程と、前記不純物の活性化熱処理を行う第３工程と、セルフアラインシリサイド法によって、前記半導体基板
の露出表面層及び前記シリコンパターンの表面層にシリ
サイド層を形成し、前記第２領域に前記シリコンパター
ンと当該シリサイド層とからなるゲート電極を形成する
第４工程と、前記半導体基板上に、前記オフセット絶縁膜及び前記サ
イドウォールに対してエッチング選択性を有する材料か
らなる層間絶縁膜を成膜し、当該層間絶縁膜に当該半導
体基板表面の前記シリサイド層に達するコンタクトホー
ルを形成する第５工程とを行い、前記第１領域と前記第２領域とに、それぞれＭＯＳトラ
ンジスタを形成することを特徴とする半導体装置の製造
方法。
【請求項２】請求項１記載の半導体装置の製造方法に
おいて、前記第１工程では、前記半導体基板上にポリシリコン膜
とシリサイド膜と絶縁膜とを順に積層し、前記第１領域
における当該絶縁膜上に第１マスクを形成した後、当該
第１マスクを用いて前記絶縁膜及びシリサイド膜をエッ
チングし、次いで前記第１マスクを除去し、前記第２領
域に残る前記ポリシリコン膜上に第２マスクを形成した
後、当該第２マスク及び前記オフセット絶縁膜を用いて
当該ポリシリコン膜をエッチングすることによって前記
第１領域に前記ゲート電極を形成しかつ前記第２領域に
前記シリコンパターンを形成すること、を特徴とする半導体装置の製造方法。