KR100392167B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

보다 미세화된 반도체 장치 및 그 제조 방법을 제공한다.
게이트 전극(312)이 소정의 에칭 조건에서 NSG막(14)보다 선택비가 큰 실리콘 질화막(7)에 의해 덮혀진다. 또한, 소스/드레인 영역(10, 11)의 상면에 코발트 실리사이드막(13)이 형성되어 있다. 또한, 게이트 전극(312)을 구성하는 고융점 금속 실리사이드막이 코발트 실리사이드막(12)으로 형성되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 자기 정합 컨택트 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래에서부터, 게이트 전극을 보호하는 막에 대하여 자기 정합적으로 소스/드레인 영역에 접속하는 컨택트홀을 형성하는 자기 정합 컨택트[Self Align Contact(이하, 「SAC」라고 한다.)] 구조가 이용되고 있다. 이 구조는 게이트 전극의 위치를 고려하지 않고 소스/드레인 영역에 도달하는 컨택트홀을 형성할 수 있기 때문에, 트랜지스터 구조를 미세화함으로써 반도체 장치를 미세화하기 위해서는 필수적인 구조이다. 따라서, 종래의 DRAM(Dynamic Random Access Memory)에도 많이 이용되고 있다. 다만, 이들에 적용되어 온 SAC 구조는 게이트 전극 상에는 고융점 금속 실리사이드막을 갖지만, 소스/드레인 영역 상에는 고융점 금속 실리사이드막을 갖고 있지 않은 SAC 구조였다.
최근, 반도체 장치의 성능을 더 향상시키기 위하여, 소스/드레인 영역과 컨택트 배선 간에 생기는 컨택트 저항을 작게 하는 것이 필요로 되어 있다. 그 때문에, 소스/드레인 영역 상과 게이트 전극 상과의 양쪽 표면에 고융점 금속 실리사이드막이 형성되고 있는 컨택트 구조가 특히 논리계의 디바이스에서는 주류가 되고 있다.
그러나, 실리콘 기판의 전 표면을 고융점 금속막으로 덮어 열처리를 가함으로써 실리콘과 고융점 금속을 반응시켜서, 소스/드레인 영역 상과 게이트 전극 상과의 양쪽 표면에 고융점 금속 실리사이드막을 동시에 형성하는 종래의 사리사이드 프로세스를 행하면, 게이트 전극을 덮는 보호막을 형성할 수 없었다. 그 때문에, 게이트 전극을 덮는 보호막을 갖는 상태에서 소스/드레인 영역에 접속하기 위한 컨택트홀을 형성할 수 없었다. 그 이유는 종래의 사리사이드 프로세스에 의한 반도체 장치의 제조 방법이 이하와 같은 것이기 때문이다. 이하, 사리사이드 프로세스로 게이트 전극의 상면 및 소스/드레인 영역의 상면을 동시에 실리사이드화하는 종래의 반도체 장치의 제조 방법을 도 25 ∼ 도 40을 이용하여 설명한다.
우선, P형 실리콘 기판(101) 상에 소자 형성 영역을 분리하기 위한 분리 산화막(102)을 형성한다. 다음에, 소자 형성 영역에 게이트 절연막이 되는 예를 들면 막두께 3㎚의 실리콘 산화막(104)을 형성한다. 그 후, 실리콘 산화막(104) 상에 막두께 200㎚의 다결정 실리콘막(103)을 형성하고, 도 25에 도시한 바와 같은 상태로 한다. 다음에, 도 26에 도시한 바와 같이 다결정 실리콘막(103) 상에 레지스트막(108)의 패턴 형성을 행한다. 그 후, 레지스트막(108)을 마스크로 하여 게이트 산화막이 되는 실리콘 산화막(104)의 표면이 노출하기까지 에칭을 행하여, 레지스트막(108)을 제거하고, 도 27에 도시한 바와 같은 게이트 전극을 구성하는 다결정 실리콘막(103)을 형성한다.
다음에, 다결정 실리콘막(103)을 마스크로 하여, 소스/드레인 영역(110)을 형성하기 위한 불순물 주입을 행한 후, 측벽 절연막, 예를 들면, 실리콘 질화막으로 이루어지는 측벽 실리콘 질화막(109)을 형성한다. 그 후, 소스/드레인영역(111)을 형성하기 위한 불순물 주입을 행하고, LDD(Lightly Doped Drain) 구조를 형성하고 도 28에 도시하는 상태로 한다.
다음에, 실리콘 기판(101)의 전면을 덮도록 고융점 금속막을 퇴적한 상태에서, 열처리를 행하고 고융점 금속 실리사이드막(106)을 다결정 실리콘막(103)의 상면 및 소스/드레인 영역(111)의 상면에 형성하고, 게이트 전극(136)을 형성한 후, 미반응의 고융점 금속막을 제거하고 도 29에 도시한 바와 같은 상태로 한다.
다음에, 실리콘 기판(101)의 전 표면을 덮도록 NSG막(Non Doped Silicate Glass ; 114)을 형성한다. 그 후, NSG막(114) 상에 실리콘 질화막(115)을 형성한다. 다음에, 실리콘 질화막(115) 상에 BPSG(Boro Phospho Silicate Glass)막(116)을 형성한다. 그 후, CMP(Chemical Mechanical Polishing)법을 이용하여 BPSG막(116)의 표면의 평탄화를 행하고 도 30에 도시한 바와 같은 상태로 한다.
다음에, 소스 드레인 영역(110, 111) 상의 고융점 금속 실리사이드막(106)에 이르는 컨택트홀(131, 132)을 형성하기 위해서, 레지스트막의 패턴 형성한 후, 실리콘 질화막(115)의 표면이 노출되기까지 에칭을 행한다. 그 후, 실리콘 질화막(115), NSG막(114)을 순차 에칭하도록 컨택트홀(131, 132)을 더 파서, 고융점 금속 실리사이드막(106)의 표면이 노출되기까지 에칭을 행하고, 도 31에 도시한 바와 같은 상태로 한다. 다음에, 컨택트홀(131, 132)에 컨택트 플러그(131a, 132a)를 매립하도록 형성하고 도 32에 도시한 바와 같은 상태로 한다.
상기한 바와 같은 제조 방법에 의해서 제조된 종래의 SAC 구조를 갖는 반도체 장치에서는 도 31에 도시한 바와 같이, 컨택트홀(131)을 형성할 때, 게이트 전극(136) 상에 보호막으로서 기능하는 막을 형성할 수 없기 때문에, 소스/드레인 영역(110, 111) 상의 고융점 금속막(106)에 이르는 컨택트홀(131)의 형성 위치가 게이트 전극(136)측으로 어긋나면, 소스/드레인 영역(110, 111) 상의 고융점 금속 실리사이드막(106)의 표면뿐만아니라, 게이트 전극(136) 상의 고융점 금속 실리사이드막(106)의 표면까지도 노출되게 된다. 그에 따라, 도 32에 도시한 바와 같이, 컨택트홀(131)에 컨택트 플러그(131a)가 매립되면 게이트 전극(136)과 소스/드레인 영역(110, 111)이 단락하는 것과 같은 구조가 되게 된다.
그 때문에, 미리 게이트 전극(136) 상에 보호막으로서 기능하는 실리콘 질화막을 형성해두는 것이 생각된다. 이하, 도 33 ∼ 도 40을 이용하여 게이트 전극 상에, 보호막으로서 기능하는 실리콘 질화막을 형성해두는 반도체 장치의 제조 방법을 설명한다.
우선, 도 25에 도시한 바와 같은 상태로 하기까지는 상기한 반도체 장치의 제조 방법과 마찬가지의 공정을 행한다. 다음에, 도 33에 도시한 바와 같이, 다결정 실리콘막(103) 상에 실리콘 질화막(107)을 형성한다. 그 후, 도 34에 도시한 바와 같이 실리콘 질화막(107) 상에 레지스트막(108)의 패턴 형성을 행한다. 그 후, 레지스트막(108)을 마스크로 하여 게이트 산화막이 되는 실리콘 산화막(104)의 표면이 노출하기까지 에칭을 행하고, 레지스트막(108)을 제거하고 도 35에 도시한 바와 같은 게이트 전극을 구성하는 다결정 실리콘막(103) 및 게이트 전극을 보호하는 실리콘 질화막(107)을 형성한다.
다음에, 다결정 실리콘막(103) 및 실리콘 질화막(107)을 마스크로 하여, 소스/드레인 영역(110)을 형성하기 위한 불순물 주입을 행한 후, 측벽 절연막, 예를 들면, 실리콘 질화막으로 이루어지는 측벽 실리콘 질화막(109)을 다결정 실리콘막(103) 및 실리콘 질화막(107)의 측면에 형성한다. 그 후, 소스/드레인 영역(111)을 형성하기 위한 주입을 행하고 LDD 구조를 형성하고 도 36에 도시하는 상태로 한다.
다음에, 실리콘 기판(101)의 전면을 덮도록 고융점 금속막을 퇴적한 상태에서 열처리를 가하여 소스/드레인 영역(111)의 상면에만 고융점 금속 실리사이드막(106)을 형성한 후, 미반응의 고융점 금속막을 제거하고 도 37에 도시한 바와 같은 상태로 한다.
다음에, 실리콘 기판(101)의 전 표면을 덮도록 NSG막(114), 실리콘 질화막(115) 및 BPSG막(116)을 상기한 게이트 전극 상에 보호막을 형성하지 않은 종래의 반도체 장치의 제조 방법과 마찬가지의 공정에서 순차 형성하고 도 38에 도시한 바와 같은 상태로 한다.
다음에, 소스 드레인 영역(111) 상의 고융점 금속 실리사이드막(106)에 이르는 컨택트홀(131, 132)을 형성하기 위해서 레지스트막의 패터닝을 행한 후, BPSG막(116), 실리콘 질화막(115), NSG막(114)을 상기한 게이트 전극 상에 보호막을 형성하지 않은 종래의 반도체 장치의 제조 방법과 마찬가지로, 소스/드레인 영역 상의 고융점 금속 실리사이드막(106)의 표면이 노출하기까지 순차 에칭하고, 도 39에 도시한 바와 같은 상태로 한다. 그 후, 컨택트홀(131, 132)을 매립하는 컨택트 플러그(131a, 132a)를 형성하고 도 40에 도시한 바와 같은 상태로 한다.
상기한 게이트 전극인 다결정 실리콘막(103) 상에 보호막이 되는 실리콘 질화막(107)을 형성하는 반도체 장치의 제조 방법에서는 실리콘 질화막(107)을 게이트 전극을 구성하는 다결정 실리콘막(103)의 바로 윗쪽에 형성하기 때문에, 게이트 전극의 상표면에 고융점 금속 실리사이드막을 형성할 수 없다. 그에 따라, 게이트 전극의 도전성이 저하한다.
이 문제를 해결하기 위하여, 고융점 금속 실리사이드막을 게이트 전극 상 및 소스/드레인 영역 상에 형성하고 또한 게이트 전극을 구성하는 고융점 금속 실리사이드막을 덮는 보호막을 형성한 상태에서 소스/드레인 영역에 접속하는 컨택트홀을 보호막에 대하여 자기 정합적으로 형성하는 기술이 특개평 9-326440호 공보 및 특개평 8-250603호 공보에 개시되고 있다.
상기 특개평 9-326440호 공보 및 특개평 8-250603호 공보에 개시된 발명에서는, 게이트 전극 상에 형성되는 고융점 금속 실리사이드막이 텅스텐 실리사이드막으로 형성되어 있다. 그에 따라, 다결정 실리콘막의 불순물이 텅스텐 실리사이드막으로 이루어지는 고융점 금속 실리사이드막에 흡상되거나 혹은 그 반대가 된다고 하는 상호 확산 현상이 생긴다. 그 때문에, 다결정 실리콘막 내부에서 공핍층이 형성되는 문제점과 같은 현상이 생긴다. 이 상호 확산 현상에 의한 공핍층이 형성되는 문제점과 같은 현상은 미세화된 Dual Gate 구조에서는 특히 현저하게 나타나며 반도체 장치의 미세화의 방해가 되고 있다.
또한, 보호막으로 덮힌 게이트 전극 및 배선층에 이르는 컨택트홀을 형성하는 공정은 보호막을 관통하는 것과 같은 에칭을 행하기 때문에 상기한 바와 같은 게이트 전극을 덮는 보호막에 대하여 자기 정합적으로 소스/드레인 영역에 이르는 컨택트홀을 형성하는 공정과 동시에 실행할 수는 없다. 그 결과, 컨택트홀의 형성 공정을 각각 별개로 행할 필요가 있으며 공정수가 많아지고 있다.
본 발명의 목적은 보다 미세화된 반도체 장치 및 그 제조 방법을 제공하는 것이고, 또 다른 목적은 보호막을 갖는 게이트 전극 및 배선층에 이르는 컨택트홀을 형성하기 위한 공정수를 저감하는 것이다.
본 발명의 반도체 장치는 주 표면 상에 퇴적한 고융점 금속막과 반응하여 형성된 제1 고융점 금속 실리사이드막을 소스/드레인 영역의 상면에 갖는 실리콘 기판과, 소스/드레인 영역에 끼워진 영역의 실리콘 기판 상에 형성되어, 실리콘을 포함하는 막과 이 실리콘을 포함하는 막 상에 퇴적한 고융점 금속막과 반응하여 형성된 제2 고융점 금속 실리사이드막을 상면에 갖는 게이트 전극과, 게이트 전극의 표면을 덮도록 형성된 제1 절연막과, 제1 절연막 및 제1 고융점 금속 실리사이드막의 표면을 덮도록 형성된 소정의 에칭 조건에서의 에칭 속도가 제1 절연막보다 큰 제2 절연막과, 제2 절연막을 관통하여 소스/드레인 영역의 한쪽 표면에 이르도록 형성된 컨택트홀을 구비하고 있다.
이러한 구조로 함으로써, 게이트 전극이, 소정의 에칭 조건에서 제2 절연막보다 에칭 속도가 작은 즉, 소정의 에칭 가스에 대한 에칭 속도가 제2 절연막에 대하여 상대적으로 작은 제1 절연막에 의해 덮어지고 있기 때문에, 제1 절연막에 대하여 자기 정합적으로, 소스/드레인 영역의 한쪽 상면에 이르는 컨택트홀을 제2 절연막에 형성할 수 있다. 그 때문에, 다소 컨택트홀의 형성 위치가 게이트 전극측으로 어긋나도 게이트 전극은 제1 절연막에 의해 보호된다. 그 때문에, 트랜지스터의 구조를 미세화하여도 현상의 얼라이먼트 정밀도로 반도체 장치를 형성할 수 있다.
또한, 제1 및 제2 고융점 금속 실리사이드막이 예를 들면 티탄 실리사이드막 또는 코발트 실리사이드막과 같은 실리콘을 포함하는 기판 또는 막 상에 퇴적된 고융점 금속막과 기판 중 또는 막 중의 실리콘이 반응하여 형성된 것이기 때문에, 예를 들면, 게이트 전극이 다결정 실리콘막과 고융점 금속 실리사이드막과의 폴리 사이드 구조의 경우, 다결정 실리콘막에 포함되는 불순물의 흡상 현상이 퇴적에 의해 형성된 텅스텐 실리사이드막을 포함하는 고융점 금속 실리사이드막보다도 작다. 그 때문에, 고융점 금속 실리사이드막과 다결정 실리콘막과의 경계면 근방에서 공핍층이 형성되는 것이 억제된다. 그에 따라, 게이트 전극이 저저항화되기 때문에, 게이트 전극의 막두께 및 막 폭을 작게 할 수 있다. 그 결과, 미세화됨과 함께 저저항화가 도모된 게이트 전극을 갖는 반도체 장치를 제조하는 것이 가능해진다.
본 발명의 반도체 장치는 또한 제1 절연막과 게이트 전극 간에 제1 절연막의 열팽창율과 게이트 전극을 구성하는 재료의 열팽창율과의 중간의 열팽창율을 갖는 완충막을 더 구비하고 있어도 된다.
이러한 구조로 함으로써, 반도체 장치의 제조 공정에서 트랜지스터가 형성되고 있는 영역에 열처리가 가해진 경우, 제1 절연막과 게이트 전극과의 열팽창율의 차이에 기인하여 게이트 전극에 생기는 스트레스를 완충막이 완화한다. 그에 따라, 게이트 전극의 신뢰성이 양호해지기 때문에 반도체 장치의 수율이 향상한다.
본 발명의 반도체 장치는 또한 게이트 전극이 다결정 실리콘막을 포함하고, 제1 절연막이 실리콘 질화막을 포함하고, 다결정 실리콘막과 실리콘 질화막 간에 형성된 완충막이 실리콘 산화막을 포함하고 있으면 보다 바람직하다.
이러한 구조로 함으로써, 실리콘 질화막과 다결정 실리콘막과의 중간 열팽창율인 실리콘 산화막을 이용함으로써, 완충막의 기능이 완수된다. 또한, 실리콘 산화막은 게이트 전극을 구성하는 다결정 실리콘막의 측면을 열산화함으로써 형성할 수 있기 때문에, 얇은 완충막을 형성할 수 있다. 그 때문에, 미세화된 반도체 장치의 게이트 전극과 보호막 간에 형성되는 완충막의 형성 방법에 적합하다.
본 발명의 반도체 장치는 또한 제1 절연막이 실리콘 질화막을 포함하고, 제2 고융점 금속 실리사이드막과 실리콘 질화막 간에 형성된 완충막이 실리콘 산화막을 포함하고 있으면 더 바람직하다.
이러한 구조로 함으로써, 실리콘 산화막에서 완충막을 형성할 수 있기 때문에 기존의 제조 방법을 이용할 수 있다.
본 발명의 반도체 장치는 또한 제1 및 제2 절연막을 관통하고, 게이트 전극 및 소스/드레인 영역의 다른쪽 양쪽에 이르는 공유 컨택트홀이 더 형성되고 있어도 된다.
이러한 구조로 함으로써, 한쪽 소스/드레인 영역에 이르도록 자기 정합적으로 컨택트 홀이 형성되며, 다른 소스/드레인 영역 및 게이트 전극에 이르도록 공유 컨택트홀이 형성되기 때문에, 컨택트 플러그를 형성하기 위한 컨택트홀의 수가 감소한다. 그 때문에, 트랜지스터 구조를 미세화하여도 컨택트 플러그를 형성하기쉬워지기 때문에 더 반도체 장치의 미세화가 가능한 구조가 된다.
본 발명의 반도체 장치는 또한 공유 컨택트홀이 형성되는 영역의 제1 및 제2 절연막 모두가 제거되고 있으면 더욱 바람직하다.
이러한 구조로 함으로써, 공유 컨택트홀 바닥에 일부 제1 절연막이 잔존하는 것에 비교해, 게이트 전극과 컨택트홀에 매립되는 컨택트 플러그와의 접촉 면적이 커진다. 그 때문에, 게이트 전극과 컨택트 플러그 간에 생기는 컨택트 저항을 작게 할 수 있음으로써, 컨택트 플러그의 직경을 작게 할 수 있다. 그 결과, 게이트 전극에 이르는 컨택트홀을 더 미세화할 수 있기 때문에, 보다 미세화된 트랜지스터를 갖는 반도체 장치가 된다.
본 발명의 반도체 장치는 또한 제1 및 제2 절연막에 덮힌 도전층과, 제1 및 제2 절연막을 관통하고 도전층에 이르는 컨택트홀을 더 구비하여도 된다.
이러한 구조로 함으로써, 게이트 전극과 배선층이 모두 제1 및 제2 절연막으로 보호되고 있기 때문에, 동일한 에칭 공정으로 게이트 전극 및 소스/드레인 영역에 이르는 공유 컨택트홀 및 도전층에 이르는 컨택트홀을 동시에 형성할 수 있다. 그 때문에, 보호막을 갖는 게이트 전극으로 이르는 컨택트홀의 형성 공정수의 저감이 가능해진다.
본 발명의 반도체 장치의 제조 방법은, 주표면 상에 퇴적한 고융점 금속막과 반응하여 형성된 제1 고융점 금속 실리사이드막을 소스/드레인 영역의 실리콘 기판의 표면에 형성하는 공정과, 실리콘 기판 상에 실리콘을 포함하는 막과 이 실리콘을 포함하는 막 상에 퇴적한 고융점 금속막과 반응하여 형성된 제2 고융점 금속 실리사이드막을 갖는 게이트 전극을 형성하는 공정과, 게이트 전극의 표면을 덮도록 제1 절연막을 형성하는 공정과, 제1 절연막 및 제1 고융점 금속 실리사이드막을 덮도록 소정의 에칭 조건에서의 에칭 속도가 제1 절연막보다 큰 제2 절연막을 형성하는 공정과, 제2 절연막을 관통하고, 소스/드레인 영역의 표면에 이르는 컨택트홀을 형성하는 공정을 구비하고 있다.
이러한 제조 방법을 이용함으로써, 제2 절연막을 에칭하는 공정에서 제1 절연막이 보호막으로서 기능하기 때문에, 한쪽 소스/드레인 영역의 상면에 이르는 컨택트홀은 제1 절연막에 대하여 자기 정합적으로 형성된다. 그 때문에, 컨택트홀이 소스/드레인 영역에서 게이트 전극측으로 어긋나서 형성된 경우에도 게이트 전극이 제1 절연막에 의해 보호된다. 그 결과, 미세화된 반도체 장치에서도 수율이 향상한다.
또한, 제2 고융점 금속 실리사이드막이 예를 들면 티탄 실리사이드막 또는 코발트 실리사이드막과 같은 실리콘을 포함하는 막과 그 위에 퇴적된 고융점 금속막이 반응하여 형성된 것이기 때문에, 퇴적되어 형성된 텅스텐 실리사이드막보다도 저저항화가 도모된 게이트 전극이 형성된다. 그 때문에, 게이트 전극의 막두께를 작게 하여도 원하는 도전율을 갖는 게이트 전극이 얻어지기 때문에, 더 미세화된 반도체 장치를 제조하는 것이 가능해진다.
또한, 제1 및 제2 고융점 금속 실리사이드막을 별도의 공정으로 형성함으로써 각각을 원하는 막두께로 제어할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 게이트 전극을 형성하는 공정 후,제1 절연막을 형성하는 공정 앞에 제1 절연막의 열팽창율과 게이트 전극을 구성하는 재료의 열팽창율과의 중간의 열팽창율을 갖는 완충막을 게이트 전극의 표면에 형성하는 공정을 더 구비해도 된다.
이러한 제조 방법을 이용함으로써, 트랜지스터 영역에 열처리가 가해진 경우, 제1 절연막과 게이트 전극과의 열팽창율의 차이에 기인하여 게이트 전극에 생기는 스트레스를 완화하는 완충막을 형성할 수 있다. 그에 따라, 신뢰성이 양호한 게이트 전극을 형성하는 것이 가능해지기 때문에, 수율이 향상된 반도체 장치를 제공할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 더 바람직하게는 게이트 전극으로서 다결정 실리콘막을 포함하는 막을 형성하고, 제1 절연막으로서 실리콘 질화막을 형성하고, 완충막으로서 다결정 실리콘막과 제1 절연막 간에 실리콘 산화막을 형성한다.
이러한 제조 방법을 이용함으로써, 실리콘 질화막과 다결정 실리콘막과의 중간의 열팽창율인 실리콘 산화막을 이용함으로써 완충막의 기능이 완수된다. 또한, 실리콘 산화막은 게이트 전극을 구성하는 다결정 실리콘막의 측면의 열 산화에 의해 형성할 수 있기 때문에 얇은 완충막을 형성할 수 있다. 그 때문에, 게이트 전극과 보호막 간에 완충막을 갖고 있어도 미세화된 반도체 장치를 제공할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 더 바람직하게는 제1 절연막으로서 실리콘 질화막을 형성하고, 완충막으로서 제1 고융점 금속 실리사이드막과 제1 절연막 간에 실리콘 산화막을 형성한다.
이러한 제조 방법을 이용함으로써, 실리콘 산화막에서 완충막을 형성하기 위해서, 기존의 제조 방법을 이용할 수 있다.
본 발명의 반도체 장치의 제조 방법은 또한 게이트 전극 상면 및 소스/드레인 영역의 다른쪽 상면을 노출시키는 바와 같이 제1 및 제2 절연막을 제거하는 공유 컨택트홀을 형성하는 공정을 더 구비하고 있어도 된다.
이러한 제조 방법을 이용함으로써, 한쪽의 소스/드레인 영역의 상면에 이르도록 제1 절연막에 자기 정합적으로 컨택트홀을 형성할 수 있음과 함께, 다른 소스/드레인 영역 및 게이트 전극에 이르도록 공유 컨택트홀을 형성할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 더 바람직하게는 공유 컨택트홀을 형성하는 공정에서 이 공유 컨택트홀이 형성되는 영역의 제1 및 제2 절연막 모두를 제거한다.
이러한 제조 방법을 이용함으로써, 공유 컨택트홀의 바닥에 일부 제1 절연막이 잔존하는 것과 비교하여 게이트 전극과 컨택트홀에 매립되는 컨택트 플러그와의 접촉 면적을 크게 할 수 있다. 그 때문에, 컨택트 플러그의 직경을 작게 할 수 있다. 그 결과, 트랜지스터 구조를 더 미세화할 수 있기 때문에, 반도체 장치를 더 미세화할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 또한 공유 컨택트홀을 형성하는 공정에서, 제1 및 제2 절연막에 덮힌 도전층을 향하여 이 도전층의 표면을 노출시키도록 컨택트홀을 제1 및 제2 도전층에 더 형성해도 된다.
이러한 제조 방법을 이용함으로써, 게이트 전극 및 소스/드레인 영역의 상면에 이르는 공유 컨택트홀 및 도전층에 이르는 컨택트홀을 동시에 형성할 수 있기 때문에, 반도체 장치의 제조 공정수의 저감이 가능해진다.
도 1은 본 발명의 실시예 1에 기재된 반도체 장치의 단면 구조를 나타내는 도면.
도 2는 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 다결정 실리콘막 상에 코발트막을 형성한 직후의 단면의 상태를 나타내는 도면.
도 3은 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 다결정 실리콘막 상에 형성된 코발트막을 열처리하여 코발트 실리사이드막을 형성한 직후의 단면 상태를 나타내는 도면.
도 4는 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 실리콘 질화막 상에 레지스트막을 패터닝한 직후의 단면의 상태를 나타내는 도면.
도 5는 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 레지스트막을 마스크로 하여 코발트 실리사이드막 및 다결정 실리콘막을 에칭하고, 게이트 전극을 형성한 직후의 단면의 상태를 나타내는 도면.
도 6은 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 게이트 전극 및 분리 산화막에 대하여 자기 정합적으로, 실리콘 기판에 불순물을 주입하고 있을 때의 단면의 상태를 나타내는 도면.
도 7은 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 게이트 전극, 측벽 실리콘 질화막 및 분리 산화막에 대하여 자기 정합적으로, 실리콘 기판에 불순물을 주입한 직후의 단면의 상태를 나타내는 도면.
도 8은 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 소스/드레인 영역의 표면을 실리사이드화한 직후의 단면의 상태를 나타내는 도면.
도 9는 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 코발트 실리사이드막을 열처리하여 저저항화를 도모한 직후의 단면의 상태를 나타내는 도면.
도 10은 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 NSG막, 실리콘 질화막 및 BPSG막으로 이루어지는 층간 절연막을 형성한 직후의 단면의 상태를 나타내는 도면.
도 11은 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 BPSG막을 관통하는 컨택트홀을 형성한 직후의 단면의 상태를 나타내는 도면.
도 12는 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 NSG막 및 실리콘 질화막에 컨택트홀을 형성한 직후의 단면의 상태를 나타내는 도면.
도 13은 본 발명의 실시예 1에 기재된 반도체 장치의 제조 방법에서 분리 산화막 상의 배선층에 컨택트홀을 형성한 직후의 단면의 상태를 나타내는 도면.
도 14는 본 발명의 실시예 2에 기재된 반도체 장치의 단면 구조를 나타내는 도면.
도 15는 본 발명의 실시예 2에 기재된 반도체 장치의 제조 방법에서 실리콘산화막 상에 레지스트막을 패터닝한 직후의 단면의 상태를 나타내는 도면.
도 16은 본 발명의 실시예 2에 기재된 반도체 장치의 제조 방법에서 레지스트막을 마스크로서 에칭을 행하고, 게이트 전극을 형성한 직후의 단면의 상태를 나타내는 도면.
도 17은 본 발명의 실시예 2에 기재된 반도체 장치의 제조 방법에서 게이트 전극의 측면에 열 산화막을 형성한 직후의 단면의 상태를 나타내는 도면.
도 18은 본 발명의 실시예 2에 기재된 반도체 장치의 제조 방법에서 NSG막, 실리콘 질화막 및 BPSG막을 관통하여, 게이트 전극, 배선층 및 소스/드레인 영역에 이르는 컨택트홀을 순차 형성한 직후의 단면의 상태를 나타내는 도면.
도 19는 본 발명의 실시예 3에 기재된 반도체 장치의 단면 구조를 나타내는 도면.
도 20은 본 발명의 실시예 3에 기재된 반도체 장치의 제조 방법에서 BPSG막 상에 소스/드레인 영역에 이르는 컨택트홀을 형성하기 위한 레지스트막을 형성한 직후의 단면의 상태를 나타내는 도면.
도 21은 본 발명의 실시예 3에 기재된 반도체 장치의 제조 방법에서 소스/드레인 영역에 접속하는 컨택트 홀을 매립함과 함께, 게이트 전극 및 소스/드레인 영역에 이르는 공유 컨택트홀 및 배선층에 이르는 컨택트홀을 형성하기 위해서 레지스트막을 형성한 직후의 단면의 상태를 나타내는 도면.
도 22는 본 발명의 실시예 3에 기재된 반도체 장치의 제조 방법에서 에칭에 의해 BPSG막, 실리콘 질화막 및 NSG막에 게이트 전극 및 소스/드레인 영역에 이르는 공유 컨택트홀 및 배선층에 이르는 컨택트홀이 형성된 직후의 단면의 상태를 나타내는 도면.
도 23은 본 발명의 실시예 4에 기재된 반도체 장치의 단면 구조를 나타내는 도면.
도 24는 본 발명의 실시예 4에 기재된 반도체 장치의 제조 방법에서 도 22에 도시하는 상태에서 공유 컨택트홀의 하부에 위치하는 측벽 질화막이 에칭된 직후의 단면의 상태를 나타내는 도면.
도 25는 종래의 반도체 장치의 제조 방법에서 실리콘 산화막 상에 다결정 실리콘막을 형성한 직후의 단면의 상태를 나타내는 도면.
도 26은 게이트 전극 상에 고융점 금속 실리사이드막을 갖는 종래의 반도체 장치의 제조 방법에서 다결정 실리콘막 상에 레지스트막을 패터닝한 직후의 단면의 상태를 나타내는 도면.
도 27은 게이트 전극 상에 고융점 금속 실리사이드막을 갖는 종래의 반도체 장치의 제조 방법에서 레지스트막을 마스크로 하여 다결정 실리콘막을 에칭하고 게이트 전극을 형성한 직후의 단면의 상태를 나타내는 도면.
도 28은 게이트 전극 상에 고융점 금속 실리사이드막을 갖는 종래의 반도체 장치의 제조 방법에서 게이트 전극, 측벽 실리콘 질화막 및 분리 산화막에 대하여 자기 정합적으로 불순물을 주입한 직후의 단면의 상태를 나타내는 도면.
도 29는 게이트 전극 상에 고융점 금속 실리사이드막을 갖는 종래의 반도체 장치의 제조 방법에서 게이트 전극 상면 및 소스/드레인 영역의 상면을 동시에 실리사이드화한 직후의 단면의 상태를 나타내는 도면.
도 30은 게이트 전극 상에 고융점 금속 실리사이드막을 갖는 종래의 반도체 장치의 제조 방법에서 NSG막, 실리콘 질화막 및 BPSG막으로 이루어지는 층간 절연막을 형성한 직후의 단면의 상태를 나타내는 도면.
도 31은 게이트 전극 상에 고융점 금속 실리사이드막을 갖는 종래의 반도체 장치의 제조 방법에서 BPSG막, 실리콘 질화막 및 NSG막을 관통하는 컨택트홀을 형성한 직후의 단면의 상태를 나타내는 도면.
도 32는 게이트 전극 상에 고융점 금속 실리사이드막을 갖는 종래의 반도체 장치의 단면 구조를 나타내는 도면.
도 33은 게이트 전극 상에 보호막을 갖는 종래의 반도체 장치의 제조 방법에서 다결정 실리콘막 상에 실리콘 질화막을 형성한 직후의 단면의 상태를 나타내는 도면.
도 34는 게이트 전극 상에 보호막을 갖는 종래의 반도체 장치의 제조 방법에서 실리콘 질화막 상에 레지스트막을 패터닝한 직후의 단면의 상태를 나타내는 도면.
도 35는 게이트 전극 상에 보호막을 갖는 종래의 반도체 장치의 제조 방법에서 레지스트막을 마스크로 하여 다결정 실리콘막을 에칭하고 게이트 전극을 형성한 직후의 단면의 상태를 나타내는 도면.
도 36은 게이트 전극 상에 보호막을 갖는 종래의 반도체 장치의 제조 방법에서 게이트 전극, 실리콘 질화막 및 분리 산화막에 대하여 자기 정합적으로 불순물을 주입한 직후의 단면의 상태를 나타내는 도면.
도 37은 게이트 전극 상에 보호막을 갖는 종래의 반도체 장치의 제조 방법에서 소스/드레인 영역의 표면을 실리사이드화한 직후의 단면의 상태를 나타내는 도면.
도 38은 게이트 전극 상에 보호막을 갖는 종래의 반도체 장치의 제조 방법에서 NSG막, 실리콘 질화막 및 BPSG막으로 이루어지는 층간 절연막을 형성한 직후의 단면의 상태를 나타내는 도면.
도 39는 게이트 전극 상에 보호막을 갖는 종래의 반도체 장치의 제조 방법에서 BPSG막, 실리콘 질화막 및 NSG막을 관통하는 컨택트홀을 형성한 직후의 단면의 상태를 나타내는 도면.
도 40은 게이트 전극 상에 고융점 금속 실리사이드막을 갖는 종래의 반도체 장치의 단면 구조를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
6, 6a, 12, 13 : 코발트 실리사이드막
7, 15 : 실리콘 질화막
8, 17 : 레지스트막
9 : 측벽 질화막
10, 11 : 소스/드레인 영역
14 : NSG막
16 : BPSG막
이하, 본 발명의 실시예를 도면에 기초하여 설명한다.
(실시예 1)
우선, 본 실시예에서의 반도체 장치의 구조를 도 1을 이용하여 설명한다. 본 실시예의 반도체 장치는 분리 산화막(2)에 의해서 분리된 소자 형성 영역의 실리콘 기판(1)에 소스/드레인 영역(10, 11)이 형성되어 있다. 소스/드레인 영역(10, 11)의 실리콘 기판(1)의 표면에는 코발트 실리사이드막(13)이 형성되고 있다.
또한, 소스/드레인 영역(10, 11) 간의 실리콘 기판(1) 상에는 게이트 절연막인 실리콘 산화막(4)을 통하여 다결정 실리콘막(3) 및 코발트 실리사이드막(12)으로부터 형성된 게이트 전극(312)이 코발트 실리사이드막(12)을 상측에 위치하도록 형성되고 있다. 또한, 게이트 전극(312)의 상면을 덮도록 실리콘 질화막(7)이 형성되어 있다. 게이트 전극(312)의 측면에는 측벽 실리콘 질화막(9)이 형성되어 있다. 또한, 분리 산화막(2) 상에는 다결정 실리콘막(3) 및 코발트 실리사이드막(12)으로 이루어지는 폴리사이드 구조의 배선층(123)이 코발트 실리사이드막(12)을 상측에 위치하도록 형성되어 있다.
또한, 실리콘 질화막(7), 측벽 실리콘 질화막(9) 및 코발트 실리사이드막(13)의 일부 및 분리 산화막(2) 및 배선층(123)을 덮도록 NSG막(14)이형성되어 있다. NSG막(14)을 덮도록 실리콘 질화막(15)이 형성되어 있다. 실리콘 질화막(15)을 덮도록 BPSG막(16)이 형성되어 있다.
또한, BPSG막(16), 실리콘 질화막(15), NSG막(14)을 관통하여 소스/드레인 영역(10, 11)의 한쪽 상면에 이르는 컨택트홀(31)이 형성되어 있다. 또한, BPSG막(16), 실리콘 질화막(15), NSG막(14)을 관통하여 다른쪽 소스/드레인 영역(10, 11)의 상면에 이르는 컨택트홀(32)이 형성되어 있다. 또한, BPSG막(16), 실리콘 질화막(15), NSG막(14)을 관통하여 분리 산화막(2) 상에 형성된 배선층(123)의 상면에 이르는 컨택트홀(33)이 형성되고 있다. 이 컨택트홀(31, 32, 33)에는 소스/드레인 영역(10, 11) 및 배선층(123) 각각이 다른 도전층과 접속할 수 있도록 도전성의 컨택트 플러그(31a, 32a, 33a)가 매립되어 있다.
이러한 구조로 함으로써, 게이트 전극(312)이 소정의 에칭 조건에서의 에칭 속도가 NSG막(14)보다 작은 실리콘 질화막(7)에 의해 덮어지고 있기 때문에, 실리콘 질화막(7) 및 측벽 질화막(9)에 대하여 자기 정합적으로 소스/드레인 영역(10, 11)의 한쪽 상면에 이르는 컨택트홀(31)을 형성할 수 있다. 그 때문에, 다소 컨택트홀(31)의 형성 위치가 게이트 전극(312)측으로 어긋나도 게이트 전극(312)은 실리콘 질화막(7) 및 측벽 질화막(9)에 의해 보호된다. 그 때문에, 트랜지스터의 구조를 미세화하여도 현상의 얼라이먼트 정밀도로 반도체 장치를 형성할 수 있다.
또한, 본 실시예에서는 게이트 전극(312)을 구성하는 고융점 금속 실리사이드막이 코발트 실리사이드막(12)으로 형성되어 있기 때문에, 다결정 실리콘막(3)에 포함되는 불순물의 흡상 현상이 텅스텐 실리사이드막을 포함하는 고융점 금속 실리사이드막보다도 작다. 그 때문에, 고융점 금속 실리사이드막과 다결정 실리콘막과의 경계면에 공핍층이 형성되는 것이 억제된다. 그에 따라, 게이트 전극(312)이 저저항화되기 때문에, 게이트 전극(312)의 막 폭 및 막두께를 작게 할 수 있다. 그 결과, 미세화됨과 함께, 저저항화가 도모된 게이트 전극(312)을 구비하는 반도체 장치를 제조하는 것이 가능해진다.
다음에, 본 발명의 실시예 1에서의 반도체 장치의 제조 방법을 도 1 ∼ 도 13을 이용하여 설명한다. 본 실시예에서의 반도체 장치의 제조 방법은 우선 P형의 실리콘 기판(1) 상에 소자 형성 영역을 분리하기 위한 분리 산화막(2)을 형성한다. 다음에, 소자 형성 영역에 막두께 15㎚의 산화막을 형성한 후, 산화막을 보호막으로 하여 소자 형성 영역에 웰 형성을 위한 불순물 주입을 행한다.
그 후, 소자 형성 영역 상의 산화막을 웨트 에칭에 의해 제거한다. 다음에, 소자 형성 영역에 게이트 절연막이 되는 예를 들면 막두께 3㎚의 실리콘 산화막(4)을 형성한다. 그 후, 실리콘 산화막(4) 상에 막두께 200㎚의 다결정 실리콘막(3)을 형성한다. 다음에, 다결정 실리콘막(3) 상에 막두께 10㎚의 코발트막(5)을 형성하고 도 2에 도시하는 상태로 한다.
다음에, 도 3에 도시한 바와 같이 조건 온도 450℃에서 약 30초 간 램프 어닐링을 실시하고, COxSiy, 즉, 코발트 실리사이드막(6)을 형성한 후, 미반응의 코발트막(5)을 제거한다. 다음에, 코발트 실리사이드막(6) 상에 절연막, 예를 들면, 실리콘 질화막(7)을 퇴적한 후, 실리콘 질화막(7) 상에 레지스트막(8)의 패턴 형성을 행하고, 도 4에 나타내는 상태로 한다. 그 후, 레지스트막(8)을 마스크로 하여 게이트 산화막이 되는 실리콘 산화막(4)이 노출하기까지 에칭을 행한다. 그 후, 레지스트막(8)을 제거하고 도 5에 도시한 바와 같은 실리콘 산화막(4)을 형성한다. 또한, 상기한 도 4의 상태에서부터 도 5의 상태로의 에칭 공정은 코발트 실리사이드막(6)이 노출하기까지 에칭을 행한 후, 레지스트막(8)을 제거하고, 실리콘 질화막(7)을 하드 마스크로 하여 실리콘 산화막(4)이 노출하기까지 에칭을 행하고, 도 5에 도시한 바와 같이 실리콘 산화막(4)을 노출시켜도 된다.
다음에, 도 6에 도시한 바와 같이 소스/드레인 영역(10)을 형성하기 위한 불순물 주입을 행한 후, 도 7에 도시한 바와 같이, 측벽 절연막 예를 들면 실리콘 질화막으로 이루어지는 측벽 실리콘 질화막(9)을 형성한다. 그 후, 또한 소스/드레인 영역(11)을 형성하기 위한 불순물 주입을 행하여 LDD 구조를 형성한다.
다음에, 주입 불순물을 활성화시키기 위한 처리를 행한 후, 막두께 8㎚의 코발트막을 퇴적시켜서, 온도 조건 450℃에서 30초 간, 램프 어닐링을 실시하여 도 8에 도시한 바와 같이, 코발트 실리사이드막(6a)을 형성한 후, 미반응의 코발트막을 제거한다.
다음에, 도 9에 도시한 바와 같이, 온도 조건 900℃에서 30초 간 램프 어닐링을 실시하고, 코발트 실리사이드막(6, 6a)을 각각, 저저항화가 도모된 코발트 실리사이드막(12, 13)으로 변화시킨다. 그에 따라, 다결정 실리콘막(3) 및 코발트 실리사이드막(12)으로 이루어지는 폴리 사이드 구조의 게이트 전극(312) 및 컨택트 저항의 저감이 도모된 소스/드레인 영역(10, 11)이 형성된다.
다음에, 실리콘 기판(1)의 전 표면을 덮도록 NSG막(14)을 형성한다. 그 후, NSG막(14) 상에 실리콘 질화막(15)을 형성한다. 다음에, 실리콘 질화막(15) 상에 BPSG막(16)을 형성한다. 그 후, CMP법을 이용하여 BPSG막(16)의 표면의 평탄화를 행하여 도 10에 도시한 바와 같은 상태로 한다.
다음에, 소스/드레인 영역(10, 11)에 이르는 컨택트홀(31, 32)을 형성하기 위해서, 도 11에 도시한 바와 같이, 레지스트막(17)의 패턴 형성을 행한 후, 실리콘 질화막(15)이 노출되기까지 에칭을 행한다. 이 때, 실리콘 질화막(15)은 에칭 스토퍼로서 기능한다.
다음에, 도 12에 도시한 바와 같이, 실리콘 질화막(15), NSG막(14)을 순차 에칭하도록 컨택트홀(31, 32)을 더 파서, 코발트 실리사이드막(13)의 표면을 노출시킨다. 이 때, 컨택트홀(31)은 실리콘 질화막(7) 및 측벽 질화막(9)에 대하여 자기 정합적으로 형성되고 즉, 실리콘 질화막(7) 및 측벽 절연막(9)이 에칭 스토퍼로서 기능하고 코발트 실리사이드막(12)은 에칭되지 않도록 보호되고 있다.
다음에, 다른 게이트 전극(312) 및 소스/드레인 영역(10, 11)에 이르는 컨택트홀(31, 32)의 형성 후에 BPSG막(16), 실리콘 질화막(15) 및 NSG막(14)을 순차 에칭함으로써, 다른 배선층(123)에 이르는 컨택트홀(33)을 형성하고, 도 13에 도시한 바와 같은 상태로 한다. 그 후, 소스/드레인 영역(10, 11)에 이르도록 컨택트홀(31, 32, 33)에 컨택트 플러그(31a, 32a, 33a)를 매립함으로써 도 1에 도시한 바와 같은 구조의 반도체 장치로 한다.
상기한 바와 같은 방법으로 컨택트홀(31)을 형성하면, 컨택트홀(31)이 원래형성되어야 할 위치에서부터 어긋나 형성되며, 도 13에 도시한 바와 같이 게이트 전극(312) 상에 형성된 경우에서도 게이트 전극(312)의 상면 및 측면을 덮도록 실리콘 질화막(7) 및 측벽 질화막(9)이 존재하기 때문에, 측벽 실리콘 질화막(9) 및 실리콘 질화막(7)에 대하여 자기 정합적으로 컨택트홀(31)이 형성된다. 그에 따라, 컨택트홀(31)에 컨택트 플러그(31a)가 매립된 경우에 소스/드레인 영역(11)과 게이트 전극(312)이 단락하는 것이 억제된다. 그 결과, 컨택트홀(31)의 형성 시에서의 형성 오차를 고려하지 않고 컨택트홀(31)을 형성할 수 있기 때문에, 반도체 장치를 미세화하는 것이 가능해진다.
또한, 게이트 전극(312) 상에는 코발트 실리사이드막(12)이 형성되어 있기 때문에, 텅스텐 실리콘막으로 폴리 사이드 구조를 형성한 게이트 전극의 경우와 같은, 불순물의 흡상 현상이 발생하는 것이 억제된다. 그 결과, 다결정 실리콘막과 고융점 금속 실리사이드막과의 경계면에서 공핍층이 형성되는 것이 억제되기 때문에, 게이트 전극(312)의 저항의 저감이 도모된다.
또한, 상기 본 실시예에서의 반도체 장치의 제조 방법에 따르면 게이트 전극(312) 및 소스/드레인 영역(10, 11) 상으로의 코발트막의 퇴적 공정은 따로따로 행해지기 때문에, 코발트 실리사이드막(12, 13)의 막두께를 각각의 용도에 적합한 막두께에 형성할 수 있다. 예를 들면, 코발트 실리사이드막(12)은 게이트 전극(312)을 형성하기 위한 에칭에 견딜 수 있을 정도의 막두께로 형성하면 된다. 또한, 코발트 실리사이드막(13)은 소스/드레인 영역(10)의 깊이보다 코발트 실리사이드막(13)의 막두께가 커짐으로써, 웰 영역에 코발트 실리사이드막(13)이 접촉하지 않도록 하는 막두께 즉 소스/드레인 영역(10, 11)과 웰 영역 간에 접합 누설 전류가 생기지 않는 것과 같은 정도의 막두께로 설정하면 좋다.
또, 다결정 실리콘(3)은 도핑된 폴리 실리콘이나 비도핑된 폴리 실리콘이나 마찬가지의 효과가 얻어진다. 다만, 비도핑된 폴리 실리콘을 사용하는 경우, 저저항화를 위한 처리 예를 들면 주입 공정의 추가 등이 필요해진다.
또한, 본 실시예에서는 층간 절연막을 NSG막(14), 실리콘 질화막(15) 및 BPSG막(16)으로 형성하였지만, 층간 절연막의 구조는 다른 구조라도 상기한 효과에 영향을 미치지 않는다.
또한, 본 실시예에서는 게이트 전극의 보호막으로서 실리콘 질화막(7) 및 측벽 질화막(9)을 이용하였지만, NSG막과의 에칭 속도를 크게 할 수 있는 재료이면 다른 재료라도 된다. 또한, 실리콘 질화막(15)도 BPSG막(16)과의 에칭 속도를 크게 취할 수 있는 것이면 다른 재료라도 좋다.
또한, 소스/드레인 영역(11)을 향하여 자기 정합적으로 형성되는 컨택트홀(31)과 배선층(123)을 향하여 형성되는 컨택트홀(33)의 형성 순서가 반대로 되어도, 상기한 바와 마찬가지의 효과를 얻을 수 있다.
(실시예 2)
다음에, 본 실시예에서의 반도체 장치의 구조를 도 14를 이용하여 설명한다. 본 실시예에서의 반도체 장치는 실시예 1에서 도 1을 이용하여 도시한 반도체 장치의 구조 외에 실리콘 질화막(7)과 게이트 전극(312)을 구성하는 다결정 실리콘막(3) 간에 실리콘 산화막(7)의 열팽창율과 다결정 실리콘막(3)의 열팽창율과의 중간의 열팽창율을 가짐으로써 완충막이 되는 실리콘 산화막(19)을 더 구비하고 있다. 또한, 실리콘 질화막(7)과 코발트 실리사이드막(12) 간에 실리콘 산화막(7)의 열팽창율과 코발트 실리사이드막(12)의 열팽창율과의 중간의 열팽창율을 가짐으로써 완충막이 되는 실리콘 산화막(18)이 형성되어 있다.
이러한 구조로 함으로써, 반도체 장치의 제조 공정에서 트랜지스터 영역에 열처리가 가해진 경우, 실리콘 질화막(7)과 코발트 실리사이드막(12) 및 실리콘 질화막(7)과 다결정 실리콘막(3)과의 열팽창율의 차이에 기인하여 게이트 전극(312)에 생기는 물리적 스트레스를 완충막이 완화할 수 있다. 그에 따라, 게이트 전극(312)의 신뢰성이 양호해지기 때문에, 반도체 장치의 수율을 향상시키는 것이 가능해진다.
또한, 실리콘 질화막(7)과 다결정 실리콘막(3)과의 중간의 열팽창율인 실리콘 산화막(18)을 이용함으로써 완충막의 기능이 완수되지만, 실리콘 산화막(18)은 게이트 전극(312)을 구성하는 다결정 실리콘막(3)의 측면을 열 산화함으로써 형성할 수 있기 때문에, 얇은 완충막을 형성할 수 있다. 그 때문에, 미세화된 반도체 장치의 게이트 전극(312)과 보호막인 실리콘 질화막(7) 간에 형성되는 완충막의 형성 방법에 적합하다. 또, 완충막을 산화막으로 형성함으로써 기존의 제조 방법을 이용할 수 있다.
다음에, 본 발명의 실시예 2에서의 반도체 장치의 제조 방법을 도 14 ∼ 도 18을 이용하여 설명한다. 본 실시예의 반도체 장치의 제조 방법은 우선 도 3에 도시하는 상태까지는 실시예 1과 마찬가지의 공정을 행한다.
다음에, 코발트 실리사이드막(6) 상에 TEOS(Tetra Etyle Orthro Silicate)로부터 형성되는 실리콘 산화막(18)을 형성한다. 그 후, 실리콘 산화막(18) 상에 실리콘 질화막(7)을 형성한다.
다음에, 도 15에 도시한 바와 같이, 레지스트막(8)을 패턴 형성하고 이것을 마스크로 하여, 게이트 절연막이 되는 실리콘 산화막(4)의 표면이 노출하도록 에칭을 행한다. 그 후, 레지스트막(8)을 제거하고 게이트 전극(312)을 형성하여 도 16과 같은 상태로 하거나 혹은 코발트 실리사이드막(6)이 노출하기까지 에칭을 행한 후, 레지스트막(8)을 제거하고, 실리콘 질화막(7) 및 산화막(18)을 마스크에 게이트 전극이 되는 실리콘 산화막(4)이 노출하기까지 에칭을 행하여 게이트 전극을 형성하고, 도 16에 도시한 바와 같은 상태로 한다. 다음에, 도 17에 도시한 바와 같이 열 산화 처리를 행하고, 다결정 실리콘(3) 측벽에 측벽 산화막(19)을 형성한다. 다음에, 실시예 1에서 도 6 ∼ 도 9에서 도시하는 공정과 마찬가지 공정에서 소스/드레인 영역(10, 11) 및 다결정 실리콘막(3) 상에 코발트 실리사이드막(13, 12)을 형성한다. 그 후, 실시예 1에서 도 10에서 도시하는 공정과 마찬가지로, NSG막(14), 실리콘 질화막(15) 및 BPSG막(16)을 형성한다. 다음에, 실시예 1에서 도 11 ∼ 도 13에 도시하는 공정과 마찬가지로, 소스/드레인 영역(11) 상의 코발트 실리사이드막(13) 및 배선층(123) 상의 코발트 실리사이드막(12)에 이르는 컨택트홀(31, 32, 33)을 각각 형성하기 위해서, BPSG막(116), 실리사이드 질화막(15), NSG막(14)을 코발트 실리사이드막(12, 13)의 표면이 노출하기까지 순차 에칭하고, 도 18에 도시한 바와 같은 상태로 한다. 그 후, 컨택트홀(31, 32, 33)을 매립하도록 컨택트 플러그(31a, 32a, 33a)를 형성하고 도 14에 도시하는 상태로 한다.
이러한 제조 방법을 이용하면, 실시예 1에서 얻어지는 반도체 장치를 미세화 및 저저항화할 수 있다고 하는 효과와 함께, 게이트 전극(312)과 실리콘 질화막(7) 간에 코발트 실리사이드막(12)과 실리콘 질화막(7)과의 중간의 열팽창율을 가짐으로써 완충막으로서 기능하는 실리콘 산화막(18)을 형성할 수 있다. 그 때문에, 코발트 실리사이드막(12)과 실리콘 질화막(7)과의 열팽창율의 차이에 기인하여 생기는 실리콘 질화막(7)이 게이트 전극(312)으로 주어지는 물리적 스트레스의 완화를 행할 수 있다. 또한, 게이트 전극(312)과 측벽 실리콘 질화막(9) 간에 다결정 실리콘막(3)과 측벽 실리콘 질화막(9)과의 중간의 열팽창율을 가짐으로써 완충막으로서 기능하는 측벽 실리콘 산화막(19)을 형성함으로써, 다결정 실리콘막(3)과 측벽 실리콘 질화막(9)과의 열팽창율의 차이에 기인하여 생기는, 측벽 실리콘 질화막(9)이 게이트 전극(312)으로 제공하는 물리적 스트레스의 완화를 행할 수 있다.
또한, 본 실시예에서는 게이트 전극(312)의 상측과 측벽과의 2개소에 완충막이 되는 실리콘 산화막(18, 19)을 형성하였지만, 어느 한쪽이라도 각각의 효과는 얻을 수 있다.
(실시예 3)
우선, 본 실시예에서의 반도체 장치의 구조를 도 19를 이용하여 설명한다. 본 실시예의 반도체 장치는 실시예 1에서 도 1을 이용하여 도시한 반도체 장치에서 소스/드레인 영역(10, 11)에 접속하는 컨택트홀(32) 대신에, 게이트 전극(312) 상의 코발트 실리사이드막(12)과 소스/드레인 영역(10, 11) 상의 다른쪽의 코발트 실리사이드막(13)과의 양쪽에 이르도록 형성된 공유 컨택트홀(34)이 형성되어 있다. 또한, 이 공유 컨택트홀(34)에는 컨택트 플러그(34a)가 매립되어 있다.
이러한 구조로 함으로써, 한쪽 소스/드레인 영역(10, 11)에 이르도록 실리콘 질화막(7) 및 측벽 실리콘 질화막(9)에 대하여 자기 정합적으로 컨택트홀(31)이 형성되며 다른 소스/드레인 영역(10, 11) 및 게이트 전극(312)에 이르도록 공유 컨택트홀(34)이 형성되고 있다.
상기한 구조에 따르면, 게이트 전극(312)의 상면과 배선층(123)의 상면이 모두 실리콘 질화막(7)으로 보호되어 있기 때문에, 에칭 속도의 차이에 의한 컨택트홀의 관통 등을 고려할 필요가 없다. 그에 따라, 게이트 전극(312) 및 소스/드레인 영역(10, 11)에 이르는 공유 컨택트홀(34) 및 배선층(123)에 이르는 컨택트홀(33)을 동일 에칭 공정에서 동시에 형성할 수 있다. 그 때문에, 보호막으로서의 실리콘 질화막(7)을 갖는 게이트 전극(312)에 이르는 공유 컨택트홀(34) 및 배선층(123)에 이르는 컨택트홀(33)의 형성 공정수의 저감이 가능해진다.
다음에, 본 발명의 실시예 3에서의 반도체 장치의 제조 방법을 도 19 ∼ 도 22를 이용하여 설명한다. 본 실시예에서의 반도체 장치의 제조 방법은 우선 실시예 1에서의 반도체 장치의 제조법에서의 도 2 ∼ 도 10에 도시하는 공정과 마찬가지의 공정을 행한다. 다음에, 도 20에 도시한 바와 같이 한쪽 소스/드레인 영역(10, 11)으로 향하는 컨택트홀을 형성하기 위한 레지스트막(20)을 패터닝한다. 이 에칭은 실시예 1과 마찬가지로 행하고 컨택트홀(31)을 형성한다. 그에 따라, 이 컨택트홀(31)은 실시예 1에서 나타낸 SAC 구조와 마찬가지의 구조가 된다. 그후, 레지스트막(20)을 제거한다.
다음에, 도 21에 도시한 바와 같이 컨택트홀(31)을 매립함과 함께, 소스/드레인 영역(10, 11)과 게이트 전극(312)과 동시에 이르는 공유 컨택트홀(34) 및 배선층(123)에 이르는 컨택트홀(33)을 형성하기 위한 레지스트막(21)의 패턴 형성을 행한다. 그 후, 소스/드레인 영역(10, 11) 상층, 게이트 전극(312) 상층 및 배선층(123) 상층의 코발트 실리사이드막(12, 13)이 노출하기까지 에칭을 행하고, 게이트 전극(312) 및 소스/드레인 영역(10, 11)에 이르는 공유 컨택트홀(34) 및 배선층(123)에 이르는 컨택트홀(33)을 형성한다. 다음에, 레지스트막(20)을 제거하고, 도 22에 도시한 바와 같은 상태를 얻을 수 있다. 그 후, 컨택트홀(31, 33) 및 공유 컨택트홀(34)을 매립하는 컨택트 플러그(31a, 33a, 34a)를 형성하고 도 19에 도시한 바와 같은 상태로 한다.
상기한 바와 같은 제조 방법으로 반도체 장치를 형성함으로써, 2회의 에칭 공정에서, 각각 다른 컨택트홀(31, 33) 및 공유 컨택트홀(34)의 형성이 가능해진다. 그 때문에, 컨택트홀의 형성 공정수의 저감을 도모할 수 있다. 또한, 1개의 공유 컨택트홀(34)에 의해 게이트 전극(312) 및 소스/드레인 영역(10, 11) 양쪽에 도달하기 때문에, 평면적으로 작은 영역에서 트랜지스터를 형성하는 것이 가능해진다. 그 결과, 예를 들면 SRAM(Static Random Access Memory)의 셀 등의 면적 축소가 가능해진다.
(실시예 4)
다음에, 본 실시예에서의 반도체 장치의 구조를 도 23을 이용하여 설명한다.본 실시예에서의 반도체 장치는 실시예 3에서 도 19를 이용하여 도시한 반도체 장치의 구조에서 공유 컨택트홀(34)이 형성되는 대신에, 공유 컨택트홀(34)의 하부의 측벽 실리콘 질화막(9)이 더 제거된 공유 컨택트홀(35)이 형성되어 있다. 또한, 이 공유 컨택트홀(35)에는 다른 도전층과 접속하기 위한 컨택트 플러그(35a)가 매립되어 있다.
이러한 구조로 함으로써, 공유 컨택트홀(34)의 하부에 측벽 질화막(9)이 잔존하는 실시예 3에서의 반도체 장치의 구조와 비교하여 게이트 전극(312)과 공유 컨택트홀(35)에 매립되는 컨택트 플러그(35a)와의 접촉 면적을 크게 할 수 있다. 그 때문에, 게이트 전극(312)에 이르는 컨택트홀(35)을 더 미세화할 수 있는 구조가 되기 때문에, 보다 미세화된 트랜지스터를 가지는 반도체 장치를 형성할 수 있다.
다음에, 본 발명의 실시예 4에서의 반도체 장치의 제조 방법을 도 23 및 도 24을 이용하여 설명한다. 본 실시예에서의 반도체 장치의 제조 방법은 도 24에 도시한 바와 같이, 실시예 3에서 도 22를 이용하여 도시한 반도체 장치의 제조 방법인 소스/드레인 영역(11) 상의 코발트 실리사이드막(13)과 게이트 전극(312) 상의 코발트 실리사이드막(12)에 동시에 이르는 공유 컨택트홀(34)을 형성하는 공정에서 측벽 실리콘 질화막(9)을 에칭하는 공유 컨택트홀(35)을 형성한다. 다음에, 컨택트홀(31, 33) 및 공유 컨택트홀(35)을 매립하도록 다른 도전층과 접속하기 위한 컨택트 플러그(31a, 33a, 35a)를 형성하고 도 23에 도시한 바와 같은 상태로 한다.
이러한 공유 컨택트홀(35)을 형성함으로써, 컨택트 플러그(35a)와 게이트 전극(312)과의 접촉 면적이 커진다. 그 때문에, 컨택트 플러그(35a)와 게이트 전극(312)과의 컨택트 저항의 저감을 도모할 수 있는 반도체 장치를 제조하는 것이 가능해진다. 그 결과, 컨택트 플러그를 미세화할 수 있음으로써, 미세화된 반도체 장치를 제조하는 것이 가능해진다.
또, 이번 개시된 실시예는 모든 점에서 예시에 있어서 제한적이지 않다고 생각되어야 된다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해서 기재되며 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
상술한 바와 같이, 본 발명의 반도체 장치는 한쪽 소스/드레인 영역에 이르도록 자기 정합적으로 컨택트 홀이 형성되며, 다른 소스/드레인 영역 및 게이트 전극에 이르도록 공유 컨택트홀이 형성되기 때문에, 컨택트 플러그를 형성하기 위한 컨택트홀의 수가 감소한다. 그 때문에, 트랜지스터 구조를 미세화하여도 컨택트 플러그를 형성하기 쉬워지기 때문에 더 반도체 장치의 미세화가 가능한 구조가 된다.

Claims (3)

  1. 주표면 상에 퇴적한 고융점 금속막과 반응하여 형성된 제1 고융점 금속 실리사이드막(13)을 소스/드레인 영역(11)의 상면에 갖는 실리콘 기판(1)과,
    상기 소스/드레인 영역(11) 사이의 영역의 상기 실리콘 기판(1) 상에 형성되고, 실리콘을 포함하는 막과 상기 실리콘을 포함하는 막 상에 퇴적한 고융점 금속막과 반응하여 형성된 제2 고융점 금속 실리사이드막(12)을 상면에 갖는 게이트 전극(312)과,
    상기 게이트 전극(312)의 표면을 덮도록 형성된 제1 절연막(7, 9)과,
    상기 제1 절연막(7, 9) 및 제1 고융점 금속 실리사이드막(13)의 표면을 덮도록 형성되고, 소정의 에칭 조건에서의 에칭 속도가 상기 제1 절연막(7, 9)보다 큰 제2 절연막(14, 15, 16)과,
    상기 제2 절연막(14, 15, 16)을 관통하여 상기 소스/드레인 영역(11)의 한쪽 표면에 이르도록 형성된 컨택트홀(31, 32)
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 절연막(7, 9)과 상기 게이트 전극(312) 사이에 상기 제1 절연막(7, 9)의 열팽창율과 상기 게이트 전극(312)을 구성하는 재료의 열팽창율과의 중간 열팽창율을 갖는 완충막(18)을 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. 주표면 상에 퇴적한 고융점 금속막과 반응하여 형성된 제1 고융점 금속 실리사이드막(13)을 소스/드레인 영역(11)의 실리콘 기판(1)의 표면에 형성하는 공정과,
    상기 실리콘 기판(1) 상에, 실리콘을 포함하는 막과 상기 실리콘을 포함하는 막 상에 퇴적한 고융점 금속막과 반응하여 형성된 제2 고융점 금속 실리사이드막(12)을 갖는 게이트 전극(312)을 형성하는 공정과,
    상기 게이트 전극(312)의 표면을 덮도록 제1 절연막(7, 9)을 형성하는 공정과,
    상기 제1 절연막(7, 9) 및 상기 제1 고융점 금속 실리사이드막(13)을 덮도록 소정의 에칭 조건에서의 에칭 속도가 상기 제1 절연막(7, 9)보다 큰 제2 절연막(14, 15, 16)을 형성하는 공정과,
    상기 제2 절연막(14, 15, 16)을 관통하고, 상기 소스/드레인 영역(11)의 표면에 이르는 컨택트홀(31, 32)을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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