JP5384269B2 - Ｃｕ配線の形成方法 - Google Patents

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Description

本発明は、Ｃｕ配線の形成方法に関する。
近時、半導体デバイスにおける配線パターンの微細化が益々進み、それにともない、配線のＲＣ遅延等の問題から配線の低抵抗化が求められており、配線材料として従来から用いられているアルミニウム（Ａｌ）やタングステン（Ｗ）よりも低抵抗のＣｕが用いられつつある。
Ｃｕ配線の形成方法としては、トレンチやホールが形成された層間絶縁膜にＴａ、ＴａＮ、Ｔｉなどからなるバリア膜をスパッタリングに代表される物理蒸着法（ＰＶＤ）で形成し、その上に同じくＰＶＤによりＣｕシード膜を形成し、さらにその上にＣｕめっき膜を施し、トレンチやホールを埋めてＣｕ配線とする技術が知られている（例えば特許文献１）。
ところで、クロスポイント構造を有するメモリ素子の製造過程や、配線工程と配線工程の間または配線工程の後工程においては、５００℃以上の高温プロセスが必要な場合があるが、配線として上記手法で形成されたＣｕ配線を用いた場合に、このような高温の処理を行うと、Ｃｕのマイグレーションが生じてＣｕが凝集し、配線中にボイドが形成されてしまい、配線の抵抗値が著しく上昇してしまう。このため、配線形成後に５００℃以上の高温プロセスが必要な用途には、熱安定性を重視して抵抗が高いＷが用いられているのが現状である。
特開平１１−３４０２２６号公報
しかしながら、このような高温プロセスが必要な場合であってもＲＣ遅延の問題は存在しているのであり、このような場合であってもＣｕ配線を適用することが望まれている。
本発明は、かかる事情に鑑みてなされたものであって、配線形成後に５００℃以上の高温プロセスが存在する場合に適用可能なＣｕ配線を形成することができるＣｕ配線の形成方法を提供しようとするものである。
上記課題を解決するため、本発明は、Ｃｕ配線を形成するＣｕ配線の形成方法であり、その後に５００℃以上の温度の処理をともなう後工程が施されるＣｕ配線の形成方法であって、表面にトレンチおよび／またはホールを有する基板上の少なくとも前記トレンチおよび／またはホールの底面と側面に、Ｃｕの格子面間隔との差が１０％以内の格子面間隔を有する金属からなる密着膜を形成する工程と、前記密着膜の上に前記トレンチおよび／またはホールを埋めるようにＣｕ膜を形成する工程と、前記Ｃｕ膜形成後の基板に３５０〜８００℃のアニール処理を行う工程と、前記Ｃｕ膜を研磨して前記Ｃｕ膜の前記トレンチおよび／またはホールに対応する部分のみを残存させる工程と、研磨後のＣｕ膜にキャップを形成してＣｕ配線とする工程とを有し、前記キャップを形成する工程は、前記アニール処理を行う工程の後に行われ、かつＣｕ膜の上にＣｕの格子面間隔との差が１０％以内の格子面間隔を有する金属からなる密着膜を形成し、その上に絶縁材料からなるキャップ膜を形成するものであることを特徴とするＣｕ配線の形成方法を提供する。
本発明によれば、Ｃｕ膜の形成に先立って、Ｃｕの格子面間隔との差が、Ｃｕの格子面間隔の１０％以内の格子面間隔を有する金属からなる密着膜を少なくともトレンチおよび／またはホールの底面および側面に設けるので、その後に形成されるＣｕ膜との密着性が良好な部分が側面と底面となってＣｕが拘束され、Ｃｕ膜のマイグレーションが抑制され、Ｃｕ膜を形成した後に高温に加熱されてもマイグレーションにともなうＣｕの凝集およびＣｕ膜中のボイドの発生が抑制される。そして、この状態で３５０〜８００℃の高温でアニールを行うことにより、マイグレーションが抑制された状態でＣｕ結晶粒を成長させて大粒径化することができ、ボイドが形成されることなくＣｕ膜を低抵抗化することができる。また、このような高温アニールを行っておくことにより、Ｃｕ配線形成後の後工程で５００℃以上の処理が行われた際に、Ｃｕのマイグレーションや粒成長はほとんど生じず、ボイドがほとんどない低抵抗のＣｕ配線を得ることができる。また、キャップにも同様の密着膜を設けることにより、Ｃｕ配線を構成するＣｕ膜の全面が密着性の良好な密着膜に囲まれた状態となり、よりＣｕのマイグレーションを生じ難くすることができ、一層効果的にボイドの生成を抑制して低抵抗のＣｕ配線を得ることができる。
本発明の一実施形態の方法を示すフローチャートである。 図１のフローチャートに示す本発明の一実施形態の方法の工程断面図である。 Ｃｕ膜の厚さが１０ｎｍのときの密着膜としてＲｕ膜を用いた場合とＴａ膜を用いた場合のアニール温度とＣｕ膜の相対的な抵抗の変化率との関係を示す図である。 Ｃｕ膜の厚さが２０ｎｍのときの密着膜としてＲｕ膜を用いた場合とＴａ膜を用いた場合のアニール温度とＣｕ膜の相対的な抵抗の変化率との関係を示す図である。 厚さ３ｎｍのＲｕ膜の上に厚さ５０ｎｍのＣｕ膜を成膜した際のＣｕ膜の状態を示すＳＥＭ写真である。 厚さ３ｎｍのＲｕ膜の上に厚さ５０ｎｍのＣｕ膜を成膜した後、Ａｒ雰囲気において６５０℃で３０ｍｉｎのアニールを行った際のＣｕ膜の状態を示すＳＥＭ写真である。 厚さ３ｎｍのＲｕ膜の上に厚さ５０ｎｍのＣｕ膜を成膜し、さらにその上に厚さ３ｎｍのＲｕ膜を成膜した後、Ａｒ雰囲気において６５０℃で３０ｍｉｎのアニールを行った際のＣｕ膜の状態を示すＳＥＭ写真である。
以下、添付図面を参照して、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係るＣｕ配線の形成方法を含む半導体装置の製造工程を説明するためのフローチャート、図２はその工程断面図である。
まず、Ｓｉ基板１１上にＳｉＯ２膜等の層間絶縁膜１２を有し、層間絶縁膜１２にトレンチ１３が形成された半導体ウエハ（以下単にウエハと記す）を準備する（ステップ１、図２（ａ））。次いで、トレンチ１３を含む全面に１〜１０ｎｍ、例えば４ｎｍ程度の厚さでＴａＮ、Ｔｉ等のバリア膜１４を成膜する（ステップ２、図２（ｂ））。この際の成膜はスパッタリング等のＰＶＤで行うことができる。
次いで、少なくともトレンチ１３の底面および側面に密着膜１５を１〜５ｎｍ、例えば４ｎｍの厚さで成膜する（ステップ３、図２（ｃ））。密着膜１５はその上に成膜されるＣｕ膜の密着性を確保するための膜であり、この密着膜１５としては、Ｃｕの格子面間隔との差が１０％以内の格子面間隔を有する金属の膜を用いる。このような金属としては、Ｖ、Ｃｒ、Ｆｅ、Ｃｏ、Ｎｉ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔがある。Ｃｕの格子面間隔との差が５％以内がより好ましく、このような金属としては、Ｆｅ、Ｃｏ、Ｎｉ、Ｒｕ、Ｒｈ、Ｏｓがある。なお、主要金属の結晶型、格子定数、ミラー定数、格子面間隔、Ｃｕの格子面間隔に対する差（％）を表１に示す。
このように格子面間隔がＣｕに近い金属を密着膜１５として用いることにより、その上に形成されたＣｕ膜との密着性が良好になる。この密着膜１５の成膜手法は、ＰＶＤでもＣＶＤでもよいが、微細なトレンチの底面および側面に形成する必要があることから、ステップカバレッジが良好なＣＶＤで形成することが好ましい。このような観点から、格子面間隔がＣｕに近く、かつＣＶＤで成膜できる金属が好ましい。そのような金属としてはＲｕを挙げることができる。ＲｕはＣｕの格子面間隔との差が、Ｃｕの格子面間隔の３％であり、例えば、成膜原料として有機金属化合物であるルテニウムのペンタジエニル化合物やルテニウムカルボニル（Ｒｕ３（ＣＯ）１２）を用いたＣＶＤ成膜が可能である。
その後、密着膜１５の上に５〜５０ｎｍ、例えば２０ｎｍ程度の厚さでＣｕシード膜１６を形成する（ステップ４、図２（ｄ））。このＣｕシード膜１６はＰＶＤで成膜してもよいし、ＣＶＤで成膜することもできる。その後、Ｃｕシード膜１６の上に電解めっきによりＣｕめっき膜１７を施し、トレンチ１３を埋める（ステップ５、図２（ｅ））。
このとき、Ｃｕシード膜１６とＣｕめっき膜１７は一体となってＣｕ膜を形成するが、Ｃｕ膜の下地に良好な密着性を有する密着膜１５が形成され、この密着膜１５はトレンチ１３の底面および側面に形成されているので、トレンチ１３中のＣｕ膜は側面と底面で密着性良く拘束された状態となっており、マイグレーション耐性が高い状態である。
次に、Ｃｕめっき膜１７形成後のウエハに３５０℃以上の温度でアニール処理を施す（ステップ６、図２（ｆ））。このアニール処理によりＣｕの結晶粒を成長させて大粒径化し、Ｃｕ膜を低抵抗化する。この際に、上述したように、Ｃｕ膜の下地としてトレンチ１３の側面および底面に密着膜１５が形成されているのでＣｕ膜は密着性良く形成されており、３５０℃以上の高温でのアニールを行ってもＣｕのマイグレーションが生じ難い。このため、ＣｕのマイグレーションによるＣｕの凝集が生じ難く、Ｃｕ膜中にボイドが生じにくい。
この３５０℃以上のアニール処理の上限は特に存在せず、Ｃｕの融点が事実上の上限となる。しかし、温度が高すぎても大粒径化の効果が飽和し、多少ボイドが形成されるおそれがあるため、アニール処理の温度は３５０〜８００℃の範囲が好ましい。
このアニール処理は、ＡｒガスやＮ２ガス等の不活性ガス雰囲気で行うことが好ましい。また水素雰囲気等の還元雰囲気で行ってもよい。
この高温でのアニールの後、ＣＭＰ処理を行ってＣｕ膜のトレンチに対応する部分のみを残存させる（ステップ７、図２（ｇ））、さらにキャップ成膜を行い（ステップ８、図２（ｈ））、Ｃｕ膜からなるＣｕ配線を形成する。このキャップ成膜工程は、ＣＭＰ後のＣｕシード膜１６およびＣｕめっき膜１７の上に密着膜１５と同様の、Ｃｕの格子面間隔との差が１０％以内の格子面間隔を有する金属の膜からなる密着膜１８をメタルキャップとして形成し、その上にＳｉＣＮ等の絶縁材料からなるキャップ膜１９を全面に形成する。したがって、これら密着膜１８とキャップ膜１９が２層構造のキャップとして機能する。密着膜１８は密着膜１５と同様、Ｃｕ膜に対して密着性が良好であるため、Ｃｕのマイグレーション耐性を一層高めることができ、後工程での５００℃以上の処理におけるＣｕ膜中のボイド形成をより一層抑制することができる。ただし、この密着膜１８の形成は必須ではなく、ＣＭＰ処理の後、直接キャップ膜１９を形成してもよい。
このキャップ成膜工程の後、５００℃以上の高温処理を含む一連の後工程が行われ、Ｃｕ配線を含む所定の半導体装置が製造される。具体的には、例えば７５０℃程度の高温処理をともなう一連の製造工程を経て、Ｃｕ配線を含む、クロスポイント構造を有するメモリ素子が製造される。
本実施形態では、Ｃｕシード膜の形成に先立って、Ｃｕの格子面間隔との差が１０％以内の格子面間隔を有する金属からなる密着膜１５を少なくともトレンチ１３の底面および側面に設けるので、その後に形成されるＣｕシード膜１６との密着性が良好な部分が側面と底面となってＣｕが拘束され、Ｃｕめっき膜１７を形成した後、Ｃｕシード膜１６とＣｕめっき膜１７からなるＣｕ膜のマイグレーションが抑制され、Ｃｕ膜を形成した後に高温に加熱されてもマイグレーションにともなうＣｕの凝集およびＣｕ膜中のボイドの発生が抑制される。そして、この状態で３５０℃以上の高温でアニールを行うことにより、マイグレーションが抑制された状態でＣｕ結晶粒を成長させて大粒径化することができ、ボイドが形成されることなくＣｕ膜を低抵抗化することができる。また、このように後工程が行われる前にこのような高温アニールを行っておくことにより、後工程で５００℃以上の処理が行われた際に、Ｃｕのマイグレーションや粒成長はほとんど生じず、ボイドがほとんどない低抵抗のＣｕ配線を得ることができる。
密着膜１５がトレンチ１３の底面のみに形成されたような場合には、Ｃｕのマイグレーションを十分に抑制することができず、Ｃｕ膜の高温アニールの際にＣｕ膜にボイドが形成されてしまう。また、Ｃｕ膜を形成した後の高温アニールを行わない場合には、キャップを成膜して絶縁膜で囲まれた状態のＣｕ配線が形成された後に初めて５００℃以上の加熱処理が行われてＣｕ結晶粒の粒成長が生じることとなり、拘束されたＣｕが粒成長により動いてボイドが形成されるおそれがある。これに対して、本実施形態では、上述したように、少なくともトレンチ１３の底面と側面に密着膜１５を形成し、その上にＣｕシード膜を形成してするとともに、Ｃｕめっき後に３５０℃以上で高温アニールを行うので、Ｃｕ配線形成後に行われる半導体装置製造過程において５００℃以上の処理が行われても、Ｃｕ配線において、ＣｕマイグレーションにともなうＣｕ凝集によるボイド形成およびＣｕ粒成長にともなうボイドの形成を有効に防止しつつ良好な特性を維持することができる。特に、キャップにも同様の密着膜を設けることにより、Ｃｕ配線を構成するＣｕ膜の全面が密着性の良好な密着膜に囲まれた状態となり、よりＣｕのマイグレーションを生じ難くすることができ、一層効果的にボイドの生成を抑制して低抵抗のＣｕ配線を得ることができる。
次に、本発明の効果を確認した実験結果について説明する。
ここでは、シリコン基板上にＳｉＯ２膜が形成されたウエハを準備し、ｉｎ−ｓｉｔｕでバリア膜として厚さ４ｎｍのＴａＮ膜を成膜し、その上に厚さ２ｎｍのＲｕ膜を成膜し、その後厚さ１０ｎｍのＣｕ膜を成膜し、さらにその上に厚さ２ｎｍのＴａ膜を成膜したサンプル（サンプルＡ）およびＴａ膜の代わりに厚さ２ｎｍのＲｕ膜を成膜したサンプル（サンプルＢ）を作成した。また、比較のため、同様に厚さ４ｎｍのＴａＮ膜を成膜した後、その上に厚さ２ｎｍのＴａ膜を成膜し、その後厚さ１０ｎｍのＣｕ膜を成膜し、さらにその上に厚さ２ｎｍＴａ膜を成膜したサンプル（サンプルＣ）を作成した。また、サンプルＡ〜ＣのＣｕ膜の厚さを２０ｎｍに代えたサンプル（サンプルＤ、Ｅ、Ｆ）も作成した。これらサンプルについて、Ａｒ雰囲気において１５０℃、３５０℃、６５０℃で３０ｍｉｎのアニールを行った後、Ｃｕ膜の抵抗を測定した。なお、本実験では膜はベタ膜であり、トレンチにおいて底面から順次バリア膜１４、密着膜１５、Ｃｕ膜１６、１７、密着膜１８が積層された状態に相当する。
アニール温度とＣｕ膜の相対的な抵抗値の変化率との関係を図３、図４に示す。図３はＣｕ膜が１０ｎｍの場合、図４はＣｕ膜が２０ｎｍの場合である。これらの図に示すように、両面をＴａ膜に隣接させたサンプルであるサンプルＣ、Ｆはアニール温度が６５０℃になると、極端に抵抗値が上昇しているのに対し、少なくとも一方の面を格子面間隔がＣｕに近いＲｕ膜に隣接させたサンプルＡ、Ｂ、Ｄ、Ｅは、アニール温度が上昇しても抵抗値の上昇が少ないことがわかる。特に、Ｃｕ膜の上下をＲｕ膜で挟んだサンプルＢ、Ｅは、抵抗値の上昇がより少なくなることが確認された。
次に、シリコン基板上のＳｉＯ２膜の上にバリア膜として厚さ４ｎｍのＴｉを成膜し、その上に密着膜として厚さ３ｎｍのＲｕ膜を成膜し、その上に厚さ５０ｎｍのＣｕ膜を成膜したサンプルＧと、Ｃｕ膜の上にさらに厚さ３ｎｍのＲｕ膜を成膜したサンプルＨを作成した。これらサンプルについて、Ａｒ雰囲気において６５０℃で３０ｍｉｎのアニールを行った。成膜したまま（ａｓ ｄｅｐｏ）およびサンプルＧ、Ｈの走査型電子顕微鏡（ＳＥＭ）写真を図５〜７に示す。
図６に示すように、Ｒｕ膜の上にＣｕ膜を形成したサンプルＧは、図５のａｓ ｄｅｐｏよりも粒成長しており、Ｃｕの凝集は見られなかった。また、図７に示すように、さらにＲｕ膜のキャップを形成したサンプルＨにおいても、粒成長は見られるものの、Ｃｕの凝集は見られなかった。
次に、Ｃｕ膜（厚さ１００ｎｍ）とＲｕ膜（厚さ２ｎｍ）を積層して成膜したサンプルについて４点曲げ（４ｐｏｉｎｔ ｂｅｎｄｉｎｇ）によりＲｕ／Ｃｕ密着性を評価した。その結果、密着強度は２４Ｊ／ｍ２以上となり、高い密着性が得られることが確認された。
以上から、Ｃｕの格子面間隔との差が１０％以内の格子面間隔を有するＲｕからなる密着膜をＣｕ膜の下地として設けることにより、Ｃｕ膜が密着性良く形成され、その後の高温アニールによってもＣｕマイグレーションにともなうＣｕの凝集（ボイド形成）が生じないことが確認された。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されることなく種々変形可能である。例えば、上記実施形態では、密着膜としてＲｕ膜を用いた例を示したが、Ｃｕの格子面間隔との差が１０％以内の格子面間隔を有する金属の膜であれば適用可能であり、特に５％以内の金属の膜であれば好適に用いることができる。
また、上記実施形態では、トレンチが形成されたウエハに密着膜を形成し、Ｃｕ膜を形成した例を示したが、ホールを有するウエハでも、トレンチおよびホールを有するウエハであっても同様の効果を得ることができる。
さらに、上記実施形態では密着膜の上にＣｕシード膜を形成し、さらにその上にＣｕめっき膜を用いた例を示したが、これに限らず、例えばＣｕ膜全体をＣＶＤで形成してもよい。

Claims (5)

  1. Ｃｕ配線を形成するＣｕ配線の形成方法であり、その後に５００℃以上の温度の処理をともなう後工程が施されるＣｕ配線の形成方法であって、
    表面にトレンチおよび／またはホールを有する基板上の少なくとも前記トレンチおよび／またはホールの底面と側面に、Ｃｕの格子面間隔との差が１０％以内の格子面間隔を有する金属からなる密着膜を形成する工程と、
    前記密着膜の上に前記トレンチおよび／またはホールを埋めるようにＣｕ膜を形成する工程と、
    前記Ｃｕ膜形成後の基板に３５０〜８００℃のアニール処理を行う工程と、
    前記Ｃｕ膜を研磨して前記Ｃｕ膜の前記トレンチおよび／またはホールに対応する部分のみを残存させる工程と、
    研磨後のＣｕ膜にキャップを形成してＣｕ配線とする工程と
    を有し、
    前記キャップを形成する工程は、前記アニール処理を行う工程の後に行われ、かつ、前記Ｃｕ膜の上にＣｕの格子面間隔との差が１０％以内の格子面間隔を有する金属からなる密着膜を形成し、その上に絶縁材料からなるキャップ膜を形成するものであることを特徴とするＣｕ配線の形成方法。
  2. 前記密着膜を構成する金属は、Ｃｕの格子面間隔との差が５％以内の格子面間隔を有することを特徴とする請求項１に記載のＣｕ配線の形成方法。
  3. 前記密着膜は、Ｒｕ膜であり、ＣＶＤで形成されることを特徴とする請求項２に記載のＣｕ配線の形成方法。
  4. 前記Ｃｕ膜を形成する工程は、Ｃｕシードを形成した後、Ｃｕめっきを施すことを特徴とする請求項１から請求項３のいずれか１項に記載のＣｕ配線の形成方法。
  5. 前記基板上の少なくとも前記トレンチおよび／またはホールの底面と側面に密着膜を形成するに先立って、バリア膜を成膜する工程をさらに有することを特徴とする請求項１から請求項４のいずれか１項に記載のＣｕ配線の形成方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013074173A (ja) * 2011-09-28 2013-04-22 Ulvac Japan Ltd 半導体装置の製造方法、半導体装置
JP2013089716A (ja) * 2011-10-17 2013-05-13 Tokyo Electron Ltd 半導体装置の製造方法および半導体装置
JPWO2013125449A1 (ja) 2012-02-22 2015-07-30 東京エレクトロン株式会社 半導体装置の製造方法、記憶媒体及び半導体装置
JP6437246B2 (ja) * 2014-08-28 2018-12-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3409831B2 (ja) * 1997-02-14 2003-05-26 日本電信電話株式会社 半導体装置の配線構造の製造方法
TW476134B (en) * 2000-02-22 2002-02-11 Ibm Method for forming dual-layer low dielectric barrier for interconnects and device formed
US6811658B2 (en) * 2000-06-29 2004-11-02 Ebara Corporation Apparatus for forming interconnects
KR100519169B1 (ko) * 2003-05-09 2005-10-06 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
JP2007180313A (ja) * 2005-12-28 2007-07-12 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP4896850B2 (ja) * 2006-11-28 2012-03-14 株式会社神戸製鋼所 半導体装置のＣｕ配線およびその製造方法
JP2008311457A (ja) * 2007-06-15 2008-12-25 Renesas Technology Corp 半導体装置の製造方法
JP2010192467A (ja) * 2007-06-28 2010-09-02 Tokyo Electron Ltd 被処理体の成膜方法及び処理システム
JP2009194195A (ja) * 2008-02-15 2009-08-27 Panasonic Corp 半導体装置及びその製造方法

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