JP2022504926A - ビット線抵抗低減のためのキャップ層 - Google Patents

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Abstract

Figure 2022504926000001
メモリデバイスとメモリデバイスの形成方法が記載される。メモリデバイスは、少なくとも１つの膜積層体を有する基板を備える。膜積層体は、基板上にポリシリコン層、ポリシリコン層上にビット線金属層、ビット線金属層上にキャップ層、及びキャップ層上にハードマスクを備える。いくつかの実施形態のメモリデバイスは、ポリシリコン層上にオプションのバリア金属層を含み、ビット線金属層はバリア金属層上にある。電子デバイスを形成する方法が記載され、本方法において、メモリデバイスのビット線を提供するために、１つ又は複数のパターンが膜積層体の膜を通して転写される。
【選択図】図５Ｊ

Description

［０００１］本開示の実施形態は、電子デバイス及び電子デバイス製造の分野に関する。より詳細には、本開示の実施形態は、低減された抵抗を有するビット線を含む電子デバイス及びその形成方法を提供する。
［０００２］最新の集積回路の導電性相互接続層は、概して、非常に微細なピッチと高密度である。集積回路の金属相互接続層を最終的に形成する前駆体金属膜中の単一の小さな欠陥が、集積回路の動作の完全性に深刻なダメージを与えるように配置される可能性がある。
［０００３］ビット線積層体堆積は、多くの潜在的な問題に直面している。金属と窒化ケイ素のハードマスクの表面反応は、ハードマスクの形成において発生する高い堆積温度のために起こりうる。ビット線抵抗は、ビット線内へのケイ素の相互拡散、及び窒化ケイ素ハードマスク内への金属原子により、増加する可能性がある。加えて、粒成長金属は、高温の窒化ケイ素ハードマスクの形成によって引き起こされる金属表面の粗さのために使用することが困難となりうる。
［０００４］したがって、当技術分野では、ビット線積層体、及び／又は抵抗がより低いビット線を形成する方法が必要とされている。
［０００５］本開示の１つ又は複数の実施形態は、少なくとも１つの膜積層体を有する基板を備えるメモリデバイスを対象とする。膜積層体は、基板上にポリシリコン層、ポリシリコン層上にビット線金属層、ビット線金属層上にキャップ層、及びキャップ層上にハードマスクを備える。
［０００６］本開示の更なる実施形態は、メモリデバイスを形成する方法を対象とする。バリア層を有し、そのバリア層上にビット線金属層を有する導電層を有する基板が提供される。約５００℃以下の温度で、ビット線金属層上にキャップ層が形成される。約６５０℃以上の温度で、キャップ層上にハードマスクが形成される。ハードマスクの要素は、ビット線金属層内に移動することが実質的に防止される。
［０００７］本開示の更なる実施形態は、メモリデバイスを形成する方法を対象とする。膜積層体を有する基板が提供される。膜積層体は、ポリシリコン層、ポリシリコン層上にバリア金属層、バリア金属層上にバリア層、バリア層上にビット線金属層、ビット線金属層上にキャップ層、キャップ層上にハードマスク、ハードマスク上に炭素ハードマスク、炭素ハードマスク上に反射防止コーティング（ＡＲＣ）、及びＡＲＣ上にパターニングされたスペーサ層を含む。ＡＲＣ、炭素ハードマスク及びハードマスクは、キャップ層を露出するためにエッチングされる。キャップ層、ビット線金属層、バリア層、バリア金属層及びポリシリコンをエッチングして、複数のＤＲＡＭ膜積層を有する基板を形成する。
［０００８］本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明を、実施形態を参照することによって行うことができ、そのいくつかを添付の図面に示す。しかし、本開示は他の等しく有効な実施形態も許容しうることから、添付の図面が本開示の典型的な実施形態を例示しているにすぎず、よって本開示の範囲を限定すると見なされるべきではないことに留意されたい。本書に記載の実施形態では、限定ではなく例示のために添付図面を用いて記載されており、図面においては同様の要素は類似の参照符号で示されている。
［０００９］本開示の１つ又は複数の実施形態による改善された特性を有するＤＲＡＭメモリにおけるダイナミックメモリセルの回路図を示す。 ［００１０］１つ又は複数の実施形態による膜積層体の概略図を示す。 ［００１１］１つ又は複数の実施形態による膜積層体を形成するための方法のフローチャートを示す。 ［００１２］１つ又は複数の実施形態による電子デバイスを形成するための方法のフローチャートを示す。 ［００１３］ＡからＪは、本開示の１つ又は複数の実施形態による電子デバイスを形成するためのプロセスの概略図を示す。
［００１４］本開示のいくつかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行可能である。
［００１５］ビット線積層体、及び抵抗が低減されたビット線積層体を形成するための方法が提供される。本開示の１つ又は複数の実施形態は、有利には、ノードを縮小する必要があるにもかかわらず、抵抗が低下する問題に対処する。いくつかの実施形態では、ビット線の抵抗は、既存のビット線金属とのよりクリーンな界面を提供することによって、かつビット線金属を変更することによって、低減される。本開示のいくつかの実施形態は、有利には、ビット線金属の選択における柔軟性、窒化ケイ素ハードマスク堆積のための温度の柔軟性、より低い抵抗をもたらすクリーンな金属－誘電体界面を確実にすること、又は新しいビット線金属による高温窒化ケイ素ハードマスク堆積チャンバの汚染リスクを最小限に抑えるか又は排除することのうちの１つ又は複数を提供する。
［００１６］本開示のいくつかの実施形態は、選択の金属が粒成長特性を示す場合に、ビット線金属表面の粗面化を防止するために、キャップ層を使用する低温堆積方法を提供する。いくつかの実施形態では、高密度非多孔性膜は、高温で良好な拡散バリアとして作用するために使用される。いくつかの実施形態は、窒化ケイ素（ＳｉＮ）又は炭窒化ケイ素（ＳｉＣＮ）などの誘電体材料を提供し、ビット線金属及びＳｉＮハードマスクのための良好な拡散バリアとして作用することによって、ＲＣ時定数への悪影響を最小化又は排除するためのキャップ膜として作用する。ＲＣ時定数は、完全充電のパーセンテージまで抵抗器を介してコンデンサを充電することに関連する時間、又は初期電圧の一部までコンデンサを放電するための時間である。ＲＣ時定数は、回路抵抗と回路容量の積に等しい。本発明のいくつかの実施形態は、有利には、低温（例えば、５００℃未満）での堆積プロセスを提供する。いくつかの実施形態は、膜堆積中の表面反応を最小限に抑えるか又は排除するために、下位のビット線金属との互換性のある堆積プロセスを提供する。
［００１７］開示の１つ又は複数の実施形態は、概して、ビット線構造及び／又はゲート積層体において実施されうるように、薄膜高融点金属（例えば、タングステン）から形成される１つ又は複数の低抵抗特徴を含む構造を提供する。いくつかの実施形態は、ビット線積層体を形成するための方法を含む。例として、本開示の実施形態に従って形成されるビット線積層体構造は、ＤＲＡＭタイプの集積回路などのメモリタイプの半導体デバイスでありうる。
［００１８］図１は、ＤＲＡＭメモリに使用されうるような１トランジスタ－１コンデンサのセル（ｏｎｅ ｔｒａｎｓｉｓｔｏｒ ｏｎｅ ｃａｐａｃｉｔｏｒ ｃｅｌｌ）の概略回路図を示す。図１に示すメモリセルは、蓄電コンデンサ１１０と選択トランジスタ１２０とを含む。選択トランジスタ１２０は、電界効果トランジスタとして形成され、第１のソース／ドレイン電極１２１及び第２のソース／ドレイン電極１２３を有し、その間に活性領域１２２が配置される。活性領域１２２の上には、ゲート絶縁層又は誘電体層１２４、典型的には熱成長酸化物、及びゲート電極／金属１２５（メモリデバイスではワード線と呼ばれる）があり、これらはまとまってプレートコンデンサのように作用し、第１のソース／ドレイン電極１２１と第２のソース／ドレイン電極１２３との間に電流伝導チャネルを形成又はブロックするために、活性領域１２２内の電荷密度に影響を及ぼしうる。
［００１９］選択トランジスタ１２０の第２のソース／ドレイン電極１２３は、金属線１１４を介して蓄電コンデンサ１１０の第１の電極１１１に接続される。蓄電コンデンサ１１０の第２の電極１１２は、次に、ＤＲＡＭメモリセル配置の蓄電コンデンサに共通でありうるコンデンサプレートに接続される。蓄電コンデンサ１１０の第２の電極１１２は、金属線１１５を介して電気接地に接続することができる。選択トランジスタ１２０の第１のソース／ドレイン電極１２１は、更に、電荷の形で蓄電コンデンサ１１０に蓄積された情報を書き込み、読み出すことができるように、ビット線１１６に接続されている。書き込み又は読み出しの動作は、選択トランジスタ１２０のワード線１１７又はゲート電極１２５、及び第１のソース／ドレイン電極１２１に接続されるビット線１１６を介して制御される。書き込み又は読み出しの動作は、第１のソース／ドレイン電極１２１と第２のソース／ドレイン電極１２３との間の活性領域１２２内に電流伝導チャネルを生成するために、電圧を印加することによって生じる。
［００２０］図２は、本開示の１つ又は複数の実施形態によるメモリデバイス２００の一部を示す。図３は、図２に示されるメモリデバイス２００を形成するための例示的な処理方法３００を示す。当業者は、図面に示された膜積層体が、メモリデバイスの例示的な部分（ビット線部分）であることを認識するだろう。
［００２１］図２及び図３を参照すると、メモリデバイス２００の形成は、工程３１０において、膜積層体２０５を形成することができる基板２１０を提供することを含む。本明細書及び添付の特許請求の範囲で使用されるように、「提供される」という用語は、基板が処理のために利用可能にされる（例えば、処理チャンバ内に配置される）ことを意味する。
［００２２］本明細書及び添付の特許請求の範囲で使用されるように、「基板」という用語は、プロセスが作用する表面又は表面の一部を指す。また、基板に対して言及がなされるとき、文脈において特に明示されない限り、基板の一部のみを指すことがあると当業者には理解されよう。加えて、基板への堆積に対して言及がなされるとき、それは、ベア基板と、１つ又は複数の膜又は特徴が堆積又は形成された基板との両方を意味しうる。
［００２３］本明細書で使用される「基板」は、製造プロセス中に膜処理が実行される基板上に形成される任意の基板又は材料表面を指す。例えば、処理が実行可能である基板表面は、用途に応じて、ケイ素、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに金属、金属窒化物、金属合金、及びその他の導電性材料といった他の任意の材料を含む。基板は、半導体ウエハを含むが、これに限定されない。基板は、基板表面を研磨し、エッチングし、還元し、酸化し、ヒドロキシル化し、アニールし、及び／又はベークするために、前処理プロセスに曝されうる。基板自体の表面上で直接膜処理することに加えて、本開示では、開示される膜処理ステップのいずれもが、以下でより詳細に開示されるように、基板上に形成される下層で実行されてもよく、「基板表面」という用語は、文脈が示すように、そのような下層を含むことが意図される。したがって、例えば、膜／層又は部分的な膜／層が基板表面上に堆積された場合、新たに堆積された膜／層の露出表面が基板表面になる。
［００２４］いくつかの実施形態では、提供される基板２１０は、ポリシリコン層２１５及びビット線金属層２４０を備える膜積層体２０５を備える。いくつかの実施形態では、提供される基板２１０は、ポリシリコン層２１５を備え、ビット線金属層２４０は、方法３００の一部として形成される。
［００２５］いくつかの実施形態では、基板２１０は、シリコンウエハ上に酸化物層（図示せず）を含む。いくつかの実施形態では、酸化物層は、シリコンウエハ上に形成された自然酸化物である。いくつかの実施形態では、酸化物層は、シリコンウエハ上に意図的に形成され、自然酸化膜の厚さよりも大きい厚さを有する。酸化物層は、熱酸化、プラズマ酸化、及び大気条件への曝露を含むが、これらに限定されない、当業者に知られた任意の適切な技術によって形成することができる。
［００２６］いくつかの実施形態では、工程３１０で提供される基板２１０は、ポリシリコン層２１５上にバリア金属層２２０（導電層とも呼ばれる）を更に備える。バリア金属層２２０は、任意の適切な導電性材料とすることができる。いくつかの実施形態では、バリア金属層２２０は、チタン（Ｔｉ）、タンタル（Ｔａ）、ケイ化チタン（ＴｉＳｉ）、又はケイ化タンタル（ＴａＳｉ）のうちの１つ又は複数を含む。いくつかの実施形態では、バリア金属層２２０はチタンを含む。いくつかの実施形態では、バリア金属層２２０は、本質的にチタンからなる。いくつかの実施形態では、バリア金属層２２０は、タンタルを含むか、又は本質的にタンタルからなる。いくつかの実施形態では、バリア金属層２２０は、ケイ化チタンを含むか、又は本質的にケイ化チタンからなる。いくつかの実施形態では、バリア金属層２２０は、ケイ化タンタルを含むか、又は本質的にケイ化タンタルからなる。このように使用される場合、「本質的に～からなる」という用語は、対象となる膜が、原子ベースで、約９５％、９８％、９９％又は９９．９％以上の記載された元素又は組成物を含むことを意味する。例えば、本質的にチタンからなるバリア金属層２２０は、堆積時に約９５％、９８％、９９％又は９９．５％以上のチタンである膜を有する。
［００２７］いくつかの実施形態では、工程３１０で提供される基板２１０は、導電層（バリア金属層２２０）上にバリア層２３０を更に備える。バリア層２３０は、バリア金属層２２０とビット線金属層２４０との間に形成することができる。いくつかの実施形態では、方法３００は、ビット線金属層２４０がバリア層２３０上に形成される工程３１０の前の工程を含む。バリア層２３０は、任意の適切なバリア層材料とすることができる。いくつかの実施形態では、バリア層２３０は、バリア金属層２２０の窒化物又は酸化物のうちの１つ又は複数を含む。いくつかの実施形態では、バリア層２３０は、本質的にバリア金属層２２０の窒化物からなる。例えば、本質的に窒化チタンからなるバリア層２３０は、膜中のチタン原子と窒素原子との合計が、堆積時の原子ベースでバリア層２３０の約９５％、９８％、９９％又は９９．５％以上を構成することを意味する。
［００２８］いくつかの実施形態では、バリア金属層２２０は、チタン（Ｔｉ）を含み、バリア層２３０は、窒化チタン（ＴｉＮ）を含む。いくつかの実施形態では、バリア金属層２２０は、本質的にチタンからなり、バリア層２３０は、本質的に窒化チタンからなる。１つ又は複数の実施形態では、バリア金属層２２０は、コバルト（Ｃｏ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、鉄（Ｆｅ）、モリブデン（Ｍｏ）、ロジウム（Ｒｈ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ケイ素（Ｓｉ）、又はタングステン（Ｗ）のうちの１つ又は複数から選択される金属を含む。１つ又は複数の特定の実施形態では、バリア金属層２２０（導電性材料）は、チタン（Ｔｉ）、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、又はルテニウム（Ｒｕ）のうちの１つ又は複数を含む。いくつかの実施形態では、バリア層２３０は、バリア金属層２２０中の金属の窒化物、酸窒化物、炭窒化物、又は酸炭窒化物を含む。いくつかの実施形態では、バリア金属層２２０は、タンタル又はケイ化タンタルを含み（又は本質的にこれからなり）、バリア層２３０は、窒化タンタルを含む（又は本質的にこれからなる）。いくつかの実施形態では、バリア金属層２２０は、チタン又はケイ化チタンを含み（又は本質的にこれからなり）、バリア層２３０は、窒化チタンを含む（又は本質的にこれからなる）。
［００２９］いくつかの実施形態では、ビット線金属層２４０は、方法３００の工程３１０で提供される基板に含まれる。ビット線金属層２４０は、当業者に知られている任意の適切な技術によって堆積させることができる。いくつかの実施形態では、ビット線金属層２４０は、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、又はモリブデン（Ｍｏ）のうちの１つ又は複数を含む。いくつかの特定の実施形態では、ビット線金属層２４０は、ルテニウム又はタングステンのうちの１つ又は複数を含むか、又は本質的にこれらからなる。
［００３０］ビット線金属層２４０の厚さは、変化させることができる。いくつかの実施形態では、ビット線金属層２４０は、約１００Åから約３００Åの範囲、又は約１２０Åから約２５０Åの範囲、又は約１４０Åから約２００Åの範囲、又は約１６０Åから約１８０Åの範囲の厚さを有する。
［００３１］ビット線金属層２４０は、当業者に知られている任意の適切な技術によって堆積させることができる。いくつかの実施形態では、ビット線金属層２４０は、化学気相堆積、原子層堆積又は物理的気相堆積のうちの１つ又は複数によって堆積される。
［００３２］工程３２０では、ビット線金属層２４０上にキャップ層２５０が形成される。いくつかの実施形態のキャップ層２５０は、後続のハードマスク２６０層の形成に通常使用されるよりも低い温度で堆積される。任意の特定の動作理論に束縛されることなく、より低い堆積温度は、ビット線金属層２４０内へのキャップ層２５０素子の拡散を最小化すると考えられる。いくつかの実施形態では、キャップ層２５０の低温堆積は、ビット線金属層２４０界面における粒成長を最小化し、結果として生じるビット線金属層２４０の抵抗に及ぼす粒度及び粗さの影響を最小化すると考えられる。
［００３３］キャップ層２５０は、当業者に知られている任意の適切な技術によって堆積させることができる。いくつかの実施形態では、キャップ層２５０は、化学気相堆積又は原子層堆積のうちの１つ又は複数によって堆積される。
［００３４］いくつかの実施形態のキャップ層２５０は、後続のハードマスク２６０と同じ化合物を含む。いくつかの実施形態では、キャップ層２５０は、窒化ケイ素、炭窒化ケイ素又は炭化ケイ素のうちの１つ又は複数を含む。いくつかの実施形態では、キャップ層２５０は、本質的に窒化ケイ素からなる。いくつかの実施形態では、キャップ層２５０は、本質的に炭窒化ケイ素からなる。いくつかの実施形態では、キャップ層２５０は、本質的に炭化ケイ素からなる。
［００３５］キャップ層２５０の厚さは、ハードマスク２６０の高温形成の影響を最小限に抑えるために、変更することができる。いくつかの実施形態では、キャップ層２５０は、約３０Åから約５０Åの範囲の厚さを有する。
［００３６］キャップ層２５０の堆積温度は、例えば、形成されるデバイスの熱収支を保持するように制御することができる。いくつかの実施形態では、キャップ層２５０は、約５００℃、又は約４５０℃、又は約４００℃、又は約３５０℃、又は約３００℃以下の温度で形成される。いくつかの実施形態では、キャップ層２５０は、約３５０℃から約５５０℃の範囲、又は約４００℃から約５００℃の範囲の温度で形成される。
［００３７］工程３３０において、キャップ層２５０上にハードマスク２６０が形成される。いくつかの実施形態のハードマスク２６０は、約６００℃、約６５０℃、約７００℃又は約７５０℃を超える温度の炉内で形成される。
［００３８］いくつかの実施形態では、ハードマスク２６０は、キャップ層２５０と同じ組成を含む。いくつかの実施形態では、キャップ層２５０及びハードマスク２６０は、窒化ケイ素、酸化ケイ素又は窒化ケイ素を含むか、又は本質的にこれらを含む。いくつかの実施形態では、ハードマスク２６０は、キャップ層２５０とは異なる密度を有する。いくつかの実施形態では、ハードマスク２６０は、ハードマスク２６０とは異なる多孔性を有する。いくつかの実施形態では、ハードマスク２６０は、キャップ層２５０とは異なる堆積温度を有する。
［００３９］いくつかの実施形態では、ビット線金属層２４０は、タングステンを含むか、又は本質的にタングステンからなり、キャップ層２５０又はハードマスク２６０の１つ又は複数は、窒化ケイ素を含むか、又は本質的に窒化ケイ素からなる。いくつかの実施形態では、ビット線金属層２４０は、ルテニウムを含むか、又は本質的にルテニウムからなり、キャップ層２５０又はハードマスク２６０の１つ又は複数は、酸化ケイ素又は窒化ケイ素を含むか、又は本質的に酸化ケイ素又は窒化ケイ素からなる。
［００４０］いくつかの実施形態では、ハードマスク２６０の要素は、ビット線金属層２４０内に移動することが実質的に防止される。例えば、ハードマスク２６０がケイ素原子及び窒素原子を含む場合、ケイ素原子又は窒素原子は、ビット線金属層２４０内に移動することが実質的に防止される。このように使用される際に、「実質的に防止される」という用語は、ハードマスク２６０要素の約１０％以下又は５％以下が、キャップ層２５０を通ってビット線金属層２６０内に移動することを意味する。
［００４１］本開示の更なる実施形態は、メモリデバイスを形成する方法を対象とする。当業者は、記載された方法が、完全なメモリデバイスの一部でありうるメモリデバイス（例えば、ビット線）の一部を形成しうることを認識するだろう。図４は、メモリデバイスを形成するための例示的な方法４００のプロセスフローを示す。図５Ａから図５Ｊは、図４による方法４００に従う電子デバイス５００（図５Ｊ参照）の形成中の様々な層及び膜の概略図を示す。当業者は、方法４００が、基板及びその上の膜／層の様々な構成から開始しうることを認識するだろう。例えば、方法４００は、図５Ｂから図５Ｉのいずれかに示される構成で開始し、図５Ｊに示される電子デバイス５００で終了しうる。説明される膜／層は、図２に関して説明された膜／層と同じであり、膜／層を説明するために使用される参照番号は、図２の実施形態の参照番号と一致する。
［００４２］工程４１０において、基板２１０が処理のために提供される。基板２１０は、図５Ａに示されるように、その上に形成される膜積層体２０４を有する。膜積層体２０４は、図５Ａに示すように、追加の層／膜がその上に形成された、図２に示す膜積層体２０５を含む。いくつかの実施形態では、膜積層体２０４は、基板２１０上に、又は基板２１０上に直接、ポリシリコン層２１５を含む。このように使用される際に、「上に直接」という用語は、対象となる膜が、介在する層又は膜がない状態で形成されることを意味する。当業者は、別の膜／層の「上に」あると記載される膜／層のいずれも、「上に直接」ありうるか、又は介在層を有しうることを認識するだろう。
［００４３］オプションのバリア金属層２２０は、ポリシリコン層２１５上に、又はポリシリコン層２１５上に直接存在する。いくつかの実施形態では、膜積層体２０４内にバリア金属層２２０は存在しない。オプションのバリア層２３０は、オプションのバリア金属層２２０上、オプションのバリア金属層２２０上に直接、又はポリシリコン層２１５上に直接存在しうる。ビット線金属層２４０は、オプションのバリア層２３０上に、又はオプションのバリア層２３０上に直接、又はバリア金属層２２０上に直接、又はポリシリコン層２１５上に直接存在する。キャップ層２５０は、ビット線金属層２４０上に、又はビット線金属層２４０上に直接存在する。ハードマスク２６０は、キャップ層２５０上に、又はキャップ層２５０上に直接存在する。
［００４４］いくつかの実施形態の膜積層体２０４は、炭素ハードマスク２７０、反射防止コーティング（ＡＲＣ）２８０、又はスペーサ層２９０のうちの１つ又は複数を更に含む。いくつかの実施形態では、炭素ハードマスク２７０は、ハードマスク２６０の上に、又はその上に直接形成される。炭素ハードマスク２７０は、デバイスパターニングのためのハードマスクとして使用することができる任意の適切な炭素含有材料とすることができる。いくつかの実施形態では、炭素ハードマスク２７０は、高密度炭素膜を含む。
［００４５］いくつかの実施形態では、炭素ハードマスク２７０は、ダイヤモンド状炭素材料を含む。ダイヤモンド状炭素材料について、求められるバルク特性は、限定されないが、高密度及び弾性率（例えば、より高いｓｐ３含有量、より多くのダイヤモンド状）及び低応力（例えば、－５００ＭＰａ未満）を含みうる。ダイヤモンド状炭素膜のいくつかの実施形態は、高密度（例えば、１．８ｇ／ｃｃ超え）、高弾性率（例えば、１５０ＧＰａ超え）及び／又は低応力（例えば、－５００ＭＰａ未満）のうちの１つ又は複数を有する。いくつかの実施形態では、炭素ハードマスク２７０は、低い応力及び高いｓｐ３炭素含有量を有する。
［００４６］炭素ハードマスク２７０は、当業者に知られている任意の適切なプロセスによって形成することができる。炭素ハードマスク２７０は、例えば、形成されるデバイスの熱収支、形成に使用されるプロセス、及び／又は膜の形成に使用される反応性種に応じて、任意の適切な温度で形成することができる。
［００４７］いくつかの実施形態では、反射防止コーティング（ＡＲＣ）２８０が、炭素ハードマスク２７０上に、又はその上に直接形成される。いくつかの実施形態では、ＡＲＣ２８０は、介在する炭素ハードマスク２７０がない状態でハードマスク２６０上に直接形成される。いくつかの実施形態の反射防止コーティング２８０は、シリコンＡＲＣ（ＳｉＡＲＣ）、底部ＡＲＣ（ＢＡＲＣ）又は誘電体ＡＲＣ（ＤＡＲＣ）のうちの１つ又は複数を含む。いくつかの実施形態では、ＡＲＣ２８０及び炭素ハードマスク２７０は、ＡＲＣ２８０がハードマスク２６０上に直接存在し、炭素ハードマスク２７０がＡＲＣ２８０上に直接存在するように反転される。
［００４８］ＡＲＣ２８０は、当業者に知られている任意の適切なプロセスによって形成することができる。いくつかの実施形態では、ＡＲＣ２８０は、限定されないが、化学気相堆積（「ＣＶＤ」）、物理的気相堆積（「ＰＶＤ」）、分子線エピタキシ（「ＭＢＥ」）、有機金属化学気相堆積（「ＭＯＣＶＤ」）、原子層堆積（「ＡＬＤ」）、スピンオン、又はマイクロ電子デバイス製造の当業者に知られている他の絶縁堆積技術などの堆積技術のうちの１つを使用して堆積される。
［００４９］パターニングされたスペーサ層２９０は、ＡＲＣ２８０の上に又は上に直接存在する。いくつかの実施形態では、パターニングされたスペーサ層２９０は、炭素ハードマスク２７０の下にＡＲＣ２８０を有する又は有しない炭素ハードマスク２７０上に直接存在する。パターニングされたスペーサ層２９０のパターンは、リソグラフィを含むがこれに限定されない、当業者に知られている任意の適切なパターニング技術によって形成することができる。パターニングされたスペーサ層２９０は、ＡＲＣ２８０の上面２８２の一部、又は炭素ハードマスク２７０の上面２７２を露出するパターンを有する。
［００５０］工程４２０では、図５Ｄに示されるように、膜積層体２０４をエッチングして、キャップ層２５０を露出する。工程４２０は、ＡＲＣ２８０、炭素ハードマスク２７０、及びハードマスク２６０をエッチングしてキャップ層２５０を露出するのに十分な任意の数のプロセスを含むことができる。当業者は、図４のプロセスが、１つの可能なプロセス及び一連の工程を単に表するものであると認識するだろう。
［００５１］図示された実施形態では、工程４２２で、図５Ｂに示すように、パターニングされたスペーサ層２９０のパターンがＡＲＣ２８０に転写されて、パターニングされたＡＲＣ２８１が形成される。パターンは、等方性エッチングを含むがこれに限定されない、当業者に知られている任意の適切な技術によってＡＲＣ２８０に転写することができる。パターニングされたＡＲＣ２８１のパターンは、パターニングされたスペーサ層２９０のパターンと本質的に同一であり、炭素ハードマスク２７０の上面２７２を露出する。このように使用される際に、「本質的に同一」という用語は、当業者によって理解されるように、転写されたパターンがソースパターンと位置合わせされ、わずかな欠陥が転写されうることを意味する。以前のパターンと「同一」であるパターンに言及することにより、小さな変動及び不完全性が予想され、それらが本開示の範囲内であることも認識される。いくつかの実施形態では、ＡＲＣ２８０は、パターニングされたスペーサ層２９０を通してエッチングされて、パターニングされたＡＲＣ２８１を形成する。
［００５２］図５Ｂに示されるように、パターニングされたスペーサ層２９０は、高さ（厚さ）が減少し、減少した、パターニングされたスペーサ層２９１を形成する。パターニングされたスペーサ層の厚さの減少は、パターン転写と同時に、又は別のプロセスで起こりうる。いくつかの実施形態では、パターニングされたスペーサ層２９０は、ＡＲＣ２８０と同時にエッチングされて、減少した、パターニングされたスペーサ層２９１及びパターニングされたＡＲＣ２８１を形成する。いくつかの実施形態では、パターニングされたスペーサ層２９０は、パターン転写プロセス中に完全に除去される。
［００５３］工程４２４では、図５Ｃに示すように、パターニングされたＡＲＣ２８１のパターンが炭素ハードマスク２７０に転写され、パターニングされた炭素ハードマスク２７１が形成される。パターニングされた炭素ハードマスク２７１のパターンは、パターニングされたＡＲＣ２８１のパターンと本質的に同一であり、ハードマスク２６０の上面２６２を露出する。パターンは、等方性エッチング、選択的エッチング、又は異方性エッチングを含むがこれらに限定されない、当業者に知られている任意の適切な技術によって、炭素ハードマスク２７０に転写することができる。
［００５４］図示されたプロセスでは、炭素ハードマスク２７０へのパターン転写により、減少した、パターニングされたスペーサ層２９１が除去される。減少した、パターニングされたスペーサ層２９１の除去は、パターン転写と同一プロセス又は異なるプロセスで行うことができる。
［００５５］工程４２６において、図５Ｄに示されるように、パターニングされた炭素ハードマスク２７１のパターンは、ハードマスク２６０内に転写され、パターニングされたハードマスク２６１を形成し、キャップ層２５０の上面２５２を露出する。パターンは、等方性エッチング、選択的エッチング、又は異方性エッチングを含むがこれらに限定されない、当業者に知られている任意の適切な技術によって、パターニングされた炭素ハードマスク２７１からパターニングされたハードマスク２６１に転写することができる。
［００５６］図５Ｄに示す実施形態では、パターニングされた炭素ハードマスク２７１の厚さを減少させて、減少した、パターニングされた炭素ハードマスク２７３を形成する。いくつかの実施形態では、パターニングされた炭素ハードマスク２７１の厚さの減少は、パターンをハードマスク２７０に転写するのと同時に行われる。いくつかの実施形態では、パターニングされた炭素ハードマスク２７１の厚さの減少は、パターン転写とは別のプロセスで行われる。
［００５７］オプションである工程４３０において、パターニングされたハードマスク２６１の個々のマンドレル２６５の幅Ｗ１は、より小さい幅Ｗ２まで減少する。トリミングされたマンドレル２６６は、図５Ｅに示すように、減少した、パターニングされた炭素ハードマスク２７２の幅Ｗ１よりも小さい幅Ｗ２を有する。マンドレル２６５の幅のトリミングは、プラズマ曝露を含むがこれに限定されない、当業者に知られている任意の適切なトリミングプロセスによって行うことができる。
［００５８］工程４３５において、図５Ｆに示されるように、減少した、パターニングされた炭素ハードマスク２７２は、トリミングされた、パターニングされたハードマスク２６３から、又はパターニングされたハードマスク２６１から除去される（トリミング工程４３０が省略される場合）。減少した、パターニングされた炭素ハードマスク２７２の除去は、選択的エッチングを含むがこれに限定されない、当業者に知られている任意の適切なプロセスによって行うことができる。
［００５９］工程４４０では、図５Ｊに示されるように、複数のＤＲＡＭ膜積層体２０５を有する基板２１０が形成される。複数のＤＲＡＭ膜積層体２０５を有する基板２１０に到達するために、キャップ層２５０、ビット線金属層２４０、バリア層２３０、バリア金属層２２０及びポリシリコン層２１５がエッチングされる。
［００６０］工程４４２において、図５Ｇに示されるように、トリミングされた、パターニングされたハードマスク２６３のパターンは、キャップ層２５０及びビット線金属層２４０に転写され、それぞれ、パターニングされたキャップ層２５１及びパターニングされたビット線金属層２４１を形成する。図５Ｄのマンドレル２６５がトリミングされない場合、パターニングされたハードマスク２６１のパターンは、キャップ層２５０及びビット線金属層２４０に転写される。プロセスの違いは、パターンマンドレルの幅である。
［００６１］図示された実施形態は、キャップ層２５０及びビット線金属層２４０への同時のパターン転写を示す。方法４００は、工程４４２及び４４４に分割されたパターン転送を示す。いくつかの実施形態では、工程４４２でのように、パターンをキャップ層２５０に転写して、パターニングされたキャップ層２５１を形成し、ビット線金属層２４０の上面（図示せず）を露出する。次いで、工程４４４でのように、パターニングされたキャップ層２５１のパターンをビット線金属層２４０に転写して、パターニングされたビット線金属層２４１を形成することができる。
［００６２］図５Ｇに示される実施形態では、パターニングされたハードマスク２６３の厚さは減少し、減少した、パターニングされたハードマスク２６７を形成する。いくつかの実施形態では、パターニングされたハードマスク２６３の厚さを減少させることは、キャップ層２５０及び／又はビット線金属層２４０にパターンを転写することと同時に行われる。いくつかの実施形態では、パターニングされたハードマスク２６３の厚さを減少させることは、キャップ層２５０又はビット線金属層２４０のいずれかへのパターン転写とは別のプロセスで行われる。
［００６３］工程４４６において、パターニングされたビット線金属層２４１のパターンは、バリア層２３０及びバリア金属層２２０に転写され、パターニングされたバリア層２３１及びパターニングされた金属層２２１を形成する。パターン転写は、バリア層２３０とバリア金属層２２０との両方に同時に、又は別々のプロセスで行うことができる。図４のフローチャートの方法４００は、バリア層２３０とバリア金属層２２０との両方にパターンを転写するための単一工程４４６を示す。図示された概略図は、別々のプロセスを示す。図５Ｈでは、パターンがバリア層２３１に転写されて、パターニングされたバリア層２３１を形成し、バリア金属層２２０の上面２２２を露出する。図５Ｉでは、パターンがバリア金属層２２０に転写されて、パターニングされた金属層２２１が形成され、ポリシリコン層２１５の上面２１７が露出される。バリア層２３０及びバリア金属層２２０へのパターンの転写は、選択的エッチングを含むがこれに限定されない、当業者に知られている任意の適切な技術によって行うことができる。
［００６４］工程４４８では、図５Ｊに示されるように、パターニングされた金属層２２１のパターンがポリシリコン層２１５に転写されて、パターニングされたポリシリコン層２１６が形成される。得られた電子デバイス５００は、図２に示されるものに類似の複数の膜積層体２０５を有する。層のうちのいくつかが省略される実施形態では、複数の膜積層体はまた、同一の層を省略することになる。パターンをポリシリコン層内に転写することは、選択的エッチングを含むがこれに限定されない任意の適切な技術によって行うことができる。
［００６５］本明細書で論じられる材料及び方法を説明する文脈における（特に、以下の特許請求の範囲の文脈における）、「１つの（「ａ」及び「ａｎ」）」、「その（ｔｈｅ）」並びに類似の指示対象の使用は、本明細書で別段の指示がない限り、又は文脈によって明らかに矛盾しない限り、単数と複数の両方を包含すると解釈されるべきである。本明細書中の数値範囲の列挙は、本明細書中で特に指摘しない限り、単にその範囲内に該当する各別個の値を個々に言及する略記法としての役割を果たすことだけを意図しており、各別個の値は、本明細書中で個々に列挙されるかのように、明細書に組み込まれる。本明細書に記載のすべての方法は、本明細書に別段の指示がない限り、又は明らかに文脈に矛盾しない限り、任意の適切な順序で実行されうる。本明細書で提供される任意の及びすべての例、又は例示的な文言（例えば、「～など（ｓｕｃｈ ａｓ）」）の使用は、単に材料及び方法をより良好に説明することを意図したものであり、特に主張しない限り、範囲を限定するものではない。本明細書中のいかなる文言も、開示された材料及び方法の実施に不可欠なものとして特許請求されていない要素を示すものと解釈すべきではない。
［００６６］本明細書全体を通して、「１つの実施形態」、「特定の実施形態」、「１つ又は複数の実施形態」又は「実施形態」への言及は、実施形態に関連して説明された特定の特徴、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体の様々な場所における「１つ又は複数の実施形態では」、「特定の実施形態では」、「１つの実施形態では」、又は「実施形態では」などの表現が現れても、必ずしも本開示の同一の実施形態を指すものではない。更に、特定の特徴、構造、材料、又は特性は、１つ又は複数の実施形態において任意の適切な方法で組み合わせてもよい。
［００６７］本明細書の開示は、特定の実施形態を参照して説明されてきたが、これらの実施形態は、本開示の原理及び用途の単なる例示であることを理解されたい。本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に様々な修正及び変形を行うことができることが、当業者には明らかだろう。ゆえに、本開示は、添付の特許請求の範囲及びそれらの均等物に含まれる修正例及び変形例を含むことが意図される。

Claims (15)

  1. 少なくとも１つの膜積層体を有する基板
    を備えるメモリデバイスであって、前記膜積層体が、
    前記基板上にポリシリコン層、
    前記ポリシリコン層上にビット線金属層、
    前記ビット線金属層上にキャップ層、及び
    前記キャップ層上にハードマスク
    を備える、メモリデバイス。
  2. 前記ポリシリコン層と前記ビット線金属層との間にバリア金属層を更に備える、請求項１に記載のメモリデバイス。
  3. 前記バリア金属層と前記ビット線金属層との間にバリア層を更に備える、請求項２に記載のメモリデバイス。
  4. 前記金属層が、チタン（Ｔｉ）、タンタル（Ｔａ）、ケイ化チタン（ＴｉＳｉ）又はケイ化タンタル（ＴａＳｉ）のうちの１つ又は複数を含み、前記バリア層が、窒化チタン（ＴｉＮ）を含む、請求項３に記載のメモリデバイス。
  5. 前記ビット線金属層が、タングステン（Ｗ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）又はモリブデン（Ｍｏ）、白金（Ｐｔ）又はロジウム（Ｒｈ）のうちの１つ又は複数を含む、請求項１に記載のメモリデバイス。
  6. 前記キャップ層が、窒化ケイ素、炭窒化ケイ素又は炭化ケイ素を含む、請求項１に記載のメモリデバイス。
  7. 前記キャップ層が、約３０Åから約５０Åの範囲の厚さを有する、請求項６に記載のメモリデバイス。
  8. 前記ビット線金属層が、約１００Åから約３００Åの範囲の厚さを有する、請求項７に記載のメモリデバイス。
  9. 前記ハードマスクが窒化ケイ素（ＳｉＮ）を含み、前記キャップ層が、前記ハードマスクとは異なる密度、異なる多孔性又は異なる堆積温度のうちの１つ又は複数を有する窒化ケイ素を含む、請求項１に記載のメモリデバイス。
  10. メモリデバイスを形成する方法であって、前記方法が、
    バリア層、及び前記バリア層上にビット線金属層を含む導電層を有する基板を提供することと、
    約５００℃以下の温度で、前記ビット線金属層上にキャップ層を形成することと、
    約６５０℃以上の温度で、前記キャップ層上にハードマスクを形成することと
    を含み、
    前記ハードマスクの要素は、前記ビット線金属層内に移動することが実質的に防止される、方法。
  11. 前記キャップ層が、窒化ケイ素又は炭窒化ケイ素のうちの１つ又は複数を含む、請求項１０に記載の方法。
  12. 前記キャップ層が、約３０Åから約５０Åの範囲の厚さを有する、請求項１１に記載の方法。
  13. 前記キャップ層が、化学気相堆積又は原子層堆積プロセスによって堆積される、請求項１２に記載の方法。
  14. 前記ハードマスクが窒化ケイ素を含む、請求項１３に記載の方法。
  15. 前記ハードマスクが、約６５０℃以上の温度で炉を使用して堆積される、請求項１４に記載の方法。
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