CN112789724A - 用于位线电阻降低的覆盖层 - Google Patents

用于位线电阻降低的覆盖层 Download PDF

Info

Publication number
CN112789724A
CN112789724A CN201980064979.XA CN201980064979A CN112789724A CN 112789724 A CN112789724 A CN 112789724A CN 201980064979 A CN201980064979 A CN 201980064979A CN 112789724 A CN112789724 A CN 112789724A
Authority
CN
China
Prior art keywords
layer
bit line
metal layer
memory element
line metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980064979.XA
Other languages
English (en)
Inventor
普里亚达希·潘达
雷建新
侯文婷
米哈埃拉·巴尔西努
李宁
桑杰·纳塔拉扬
李智勇
黄锡硕
佐佐木信之
康宋坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN112789724A publication Critical patent/CN112789724A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Massaging Devices (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Noodles (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本案描述存储器元件及形成存储器元件的方法。存储器元件包括具有至少一个膜堆叠的基板。膜堆叠包括在基板上的多晶硅层；在多晶硅层上的位线金属层；在位线金属层上的覆盖层；及在覆盖层上的硬遮罩。一些实施例的存储器元件包括在多晶硅层上的可选阻障金属层，且位线金属层在阻障金属层上。本案描述形成电子元件的方法，其中经由膜堆叠的膜转印一或更多个图案，以提供存储器元件的位线。

Description

用于位线电阻降低的覆盖层
技术领域
本公开案的实施例关于电子元件及电子元件制造的领域。更特定而言，本公开案的实施例提供包括具有已降低的电阻的位线的电子元件及其形成方法。
背景技术
现代集成电路的导电互连层通常有非常精细的间距及高密度。最终形成集成电路的金属互连层的前驱物金属膜中的单个小缺陷可能位于严重破坏集成电路的操作完整性的位置。
位线堆叠沉积遭遇诸多潜在的问题。金属及氮化硅硬遮罩的表面反应可能会由于硬遮罩形成当中经历的高沉积温度而发生。位线电阻可能会由于硅至位线中及金属原子至氮化硅硬遮罩中的相互扩散而增大。另外，晶粒生长金属可能由于由高温氮化硅硬遮罩形成所引起的金属表面粗糙度而难以使用。
因此，此项技术中需要位线堆叠及/或形成具有较低电阻率的位线的方法。
发明内容
本公开案的一或更多个实施例针对存储器元件，所述存储器元件包括基板，该基板具有在其上的至少一个膜堆叠。膜堆叠包括在基板上的多晶硅层、在多晶硅层上的位线金属层、在位线金属层上的覆盖层、及在覆盖层上的硬遮罩。
本公开案的额外实施例针对形成存储器元件的方法。提供基板，该基板具有导电层，该导电层具有在其上的阻障层及在阻障层上的位线金属层。在小于或等于约500℃的温度下在位线金属层上形成覆盖层。在大于或等于约650℃的温度下在覆盖层上形成硬遮罩。大体上防止硬遮罩的元素迁移至位线金属层中。
本公开案的另外实施例针对形成存储器元件的方法。提供基板，该基板上具有膜堆叠。该膜堆叠包括多晶硅层、在多晶硅层上的阻障金属层、在阻障金属层上的阻障层、在阻障层上的位线金属层、在位线金属层上的覆盖层、在覆盖层上的硬遮罩、在硬遮罩上的碳硬遮罩、在碳硬遮罩上的抗反射涂层(anti-reflective coating；ARC)、及在ARC上的经图案化的间隔物层。蚀刻ARC、碳硬遮罩及硬遮罩，以暴露覆盖层。蚀刻覆盖层、位线金属层、阻障层、阻障金属层及多晶硅，以形成具有多个DRAM膜堆叠的基板。
附图说明
因此，可藉由参考实施例来获得以上简要概述的本公开案的更特定描述，以详细地理解本公开案的上述特征，一些实施例在附图中加以图示。然而，应注意，附图仅图示本公开案的典型实施例，且因此不应将其视为对本公开案的范畴的限制，因为本公开案可允许其他同等有效的实施例。在附图的诸图中藉助于实例而非限制的方式图示出本文所述实施例，在附图中，相同的元件符号指示类似的元件。
图1图示根据本公开案的一或更多个实施例的具有改良性质的DRAM存储器中的动态存储器单元的电路图；
图2图示根据一或更多个实施例的膜堆叠的示意图；
图3图示根据一或更多个实施例的用于形成膜堆叠的方法流程图；
图4图示根据一或更多个实施例的用于形成电子元件的方法流程图；及
图5A至图5J示出根据本公开案的一或更多个实施例的用于形成电子元件的工艺的示意图。
具体实施方式
在描述本公开案的多个例示性实施例之前，应理解，本公开案并不限于以下描述中所阐述的构造或工艺步骤的细节。本公开案能够有其他实施例并能够以各种方式来实践或执行。
提供位线堆叠及用于形成具有已降低的电阻的位线堆叠的方法。尽管需要缩小节点，但本公开案的一或更多个实施例有利地解决了电阻率降低的问题。在一些实施例中，藉由提供具有现有位线金属的更洁净的界面及藉由改变位线金属来降低位线的电阻率。本公开案的一些实施例有利地提供了以下各者中的一或更多者：选择位线金属的灵活性；氮化硅硬遮罩沉积的温度灵活性；确保洁净的金属/电介质界面从而导致较低的电阻率；或藉由新位线金属使污染高温氮化硅硬遮罩沉积腔室的风险降至最低或消除。
本公开案的一些实施例提供低温沉积方法，所述方法在所选金属表现出晶粒生长特性时使用覆盖层来防止位线金属表面变粗糙。在一些实施例中，使用高密度无孔膜充当高温下的良好扩散阻障物。一些实施例提供介电材料，如氮化硅(SiN)或碳氮化硅(SiCN)，以充当覆盖膜，以便藉由充当用于位线金属及SiN硬遮罩的良好扩散阻障物，使对RC时间常数的不利影响降至最低或消除。RC时间常数为与经由电阻器将电容器充电至满电的某个百分数或将电容器放电至初始电压的一小部分相关联的时间。RC时间常数等于电路电阻与电路电容的乘积。本公开案的一些实施例有利地提供在低温(例如，＜500℃)下的沉积工艺。一些实施例提供与下位线金属相容的沉积工艺，以使膜沉积期间的表面反应降至最小或消除。
本公开案的一或更多个实施例大体上提供一结构，所述结构包括可实施为位线结构及/或栅极堆叠的由薄膜耐火金属(例如，钨)形成的一或更多个低电阻率特征。一些实施例包括用于形成位线堆叠的方法。藉助于实例，根据本公开案的实施例形成的位线堆叠结构可为存储器类型的半导体元件，如DRAM类型的集成电路。
图1图示诸如可用在DRAM存储器中的一个晶体管一个电容器单元的示意性电路图。图1中所描绘的存储器单元包括储存电容器110及选择晶体管120。选择晶体管120形成为场效应晶体管且包括第一源极/漏极电极121及第二源极/漏极电极123，其间布置有有源区域122。有源区域122上方为栅极绝缘层或介电层124(通常为热生长氧化物)及栅电极/金属125(在存储器元件中称为字线)，其一起起到平板电容器的作用且可影响有源区域122中的电荷密度，以便形成或阻断第一源极/漏极电极121与第二源极/漏极电极123之间的电流传导通道。
选择晶体管120的第二源极/漏极电极123经由金属接线114连接至储存电容器110的第一电极111。储存电容器110的第二电极112继而连接至电容器板，该电容器板可能对于DRAM存储器单元布置的储存电容器而言为共用的。储存电容器110的第二电极112可经由金属接线115电接地。选择晶体管120的第一源极/漏极电极121另外连接至位线116，以便使以电荷形式储存在储存电容器110中的信息可被写入及读出。经由字线117或选择晶体管120的栅电极125及连接至第一源极/漏极电极121的位线116控制写入或读出操作。藉由施加电压以产生第一源极/漏极电极121与第二源极/漏极电极123之间的有源区域122中的电流传导通道而发生写入或读出操作。
图2图示根据本公开案的一或更多个实施例的存储器元件200的一部分。图3图示用于形成图2所图示的存储器元件200的例示性处理方法300。技术人员将认识到，图中所图示的膜堆叠为存储器元件的例示性部分(位线部分)。
参考图2及图3，存储器元件200的形成包括在操作310处，提供其上可形成有膜堆叠205的基板210。如在本说明书及权利要求书中所使用，术语“提供”意谓使得基板可用于处理(例如，定位在处理腔室中)。
如在本说明书及权利要求书中所使用，术语“基板”指示工艺在其上起作用的表面，或表面的一部分。本领域技术人员亦应理解，对基板的引用可仅指示基板的一部分，除非上下文中另外明确指出。另外，对在基板上沉积的提及可意谓裸基板及具有沉积或形成于其上的一或更多个膜或特征的基板。
如本文中所使用，“基板”指示在制造工艺期间在其上执行膜处理的任何基板或形成于基板上的材料表面。举例而言，取决于应用，可在其上执行处理的基板表面包括诸如以下各者的材料：硅、氧化硅、应变硅、绝缘体上硅(silicon on insulator；SOI)、碳掺杂的氧化硅、非晶硅、掺杂硅、锗、砷化镓、玻璃、蓝宝石，及任何其他材料，如金属、金属氮化物、金属合金及其他导电材料。基板包括但不限于半导体晶圆。可将基板暴露于预处理工艺，以研磨、蚀刻、还原、氧化、羟基化、退火及/或烘烤基板表面。除了直接在基板自身的表面上进行膜处理以外，在本公开案中，亦可在形成于基板上的下层(如以下更详细地公开)上执行所公开的膜处理步骤中的任一者，且术语“基板表面”意欲包括所述下层，如上下文中所指示。因此，例如，在膜/层或部分膜/层已沉积在基板表面上的情况下，最新沉积的膜/层的被暴露表面成为基板表面。
在一些实施例中，所提供的基板210包括膜堆叠205，该膜堆叠205包括多晶硅层215及位线金属层240。在一些实施例中，所提供的基板210包括多晶硅层215，且位线金属层240作为方法300的一部分而形成。
在一些实施例中，基板210包括在硅晶圆上的氧化物层(未示出)。在一些实施例中，该氧化物层为形成于硅晶圆上的天然氧化物。在一些实施例中，有意地在硅晶圆上形成氧化物层，且其厚度大于天然氧化物膜的厚度。可藉由技术人员已知的任何适当技术形成氧化物层，包括但不限于热氧化、等离子氧化及暴露于大气条件。
在一些实施例中，在操作310中所提供的基板210进一步包括在多晶硅层215上的阻障金属层220(亦称作导电层)。阻障金属层220可为任何适当的导电材料。在一些实施例中，阻障金属层220包括钛(Ti)、钽(Ta)、硅化钛(TiSi)或硅化钽(TaSi)中的一或更多者。在一些实施例中，阻障金属层220包括钛。在一些实施例中，阻障金属层220基本上由钛组成。在一些实施例中，阻障金属层220包括钽或基本上由钽组成。在一些实施例中，阻障金属层220包括硅化钛或基本上由硅化钛组成。在一些实施例中，阻障金属层220包括硅化钽或基本上由硅化钽组成。如以此方式使用，术语“基本上由……组成”意谓标的膜包括以原子计大于或等于约95％、98％、99％或99.9％的所述元素或组成物。举例而言，基本上由钛组成的阻障金属层220在沉积时具有大于或等于约95％、98％、99％或99.5％钛的膜。
在一些实施例中，在操作310中所提供的基板210进一步包括在导电层(阻障金属层220)上的阻障层230。阻障层230可形成在阻障金属层220与位线金属层240之间。在一些实施例中，方法300包括在操作310之前的操作，在该操作中在阻障层230上形成位线金属层240。阻障层230可为任何适当的阻障层材料。在一些实施例中，阻障层230包括阻障金属层220的氮化物或氧化物中的一或更多者。在一些实施例中，阻障层230大体上由阻障金属层220的氮化物组成。举例而言，基本上由氮化钛组成的阻障层230意谓在沉积时，膜中钛及氮原子的总和构成大于或等于阻障层230的约95％、98％、99％或99.5％(以原子计)。
在一些实施例中，阻障金属层220包括钛(Ti)且阻障层230包括氮化钛(TiN)。在一些实施例中，阻障金属层220基本上由钛组成，且阻障层230基本上由氮化钛组成。在一或更多个实施例中，阻障金属层220包括选自以下各者中的一或更多者的金属：钴(Co)、铜(Cu)、镍(Ni)、钌(Ru)、锰(Mn)、银(Ag)、金(Au)、铂(Pt)、铁(Fe)、钼(Mo)、铑(Rh)、钛(Ti)、钽(Ta)、硅(Si)或钨(W)。在一或更多个特定实施例中，阻障金属层220(导电材料)包括钛(Ti)、铜(Cu)、钴(Co)、钨(W)或钌(Ru)中的一或更多者。在一些实施例中，阻障层230包括阻障金属层220中的金属的氮化物、氧氮化物、碳氮化物或氧碳氮化物。在一些实施例中，阻障金属层220包括钽或硅化钽(或基本上由钽或硅化钽组成)，且阻障层230包括氮化钽(或基本上由氮化钽组成)。在一些实施例中，阻障金属层220包括钛或硅化钛(或基本上由钛或硅化钛组成)，且阻障层230包括氮化钛(或基本上由氮化钛组成)。
在一些实施例中，位线金属层240包括在方法300的操作310中所提供的基板中。可藉由技术人员已知的任何适当技术来沉积位线金属层240。在一些实施例中，位线金属层240包括钨(W)、钌(Ru)、铱(Ir)、铂(Pt)、铑(Rh)或钼(Mo)中的一或更多者。在一些特定实施例中，位线金属层240包括钌或钨中的一或更多者或基本上由钌或钨中的一或更多者组成。
位线金属层240的厚度可变化。在一些实施例中，位线金属层240具有在约
Figure BDA0003003010570000061
至约
Figure BDA0003003010570000062
的范围中、或在约
Figure BDA0003003010570000063
至约
Figure BDA0003003010570000064
的范围中、或在约
Figure BDA0003003010570000065
至约
Figure BDA0003003010570000066
的范围中、或在约
Figure BDA0003003010570000067
至约
Figure BDA0003003010570000068
的范围中的厚度。
可藉由技术人员已知的任何适当技术来沉积位线金属层240。在一些实施例中，藉由化学气相沉积、原子层沉积或物理气相沉积中的一或更多者来沉积位线金属线240。
在操作320处，在位线金属层240上形成覆盖层250。一些实施例的覆盖层250是在比通常用于形成后续硬遮罩260层的温度低的温度下沉积。不受任何特定操作理论的束缚，据信较低的沉积温度使覆盖层250元素至位线金属层240中的扩散降至最小。在一些实施例中，据信覆盖层250的低温沉积使位线金属层240界面处的晶粒生长降至最小，且使晶粒大小及粗糙度对所得位线金属层240的电阻率的影响降至最小。
可藉由技术人员已知的任何适当技术来沉积覆盖层250。在一些实施例中，藉由化学气相沉积或原子层沉积中的一或更多者来沉积覆盖层250。
一些实施例的覆盖层250包括与后续硬遮罩260相同的化合物。在一些实施例中，覆盖层250包括氮化硅、碳氮化硅或碳化硅中的一或更多者。在一些实施例中，覆盖层250基本上由氮化硅组成。在一些实施例中，覆盖层250基本上由碳氮化硅组成。在一些实施例中，覆盖层250基本上由碳化硅组成。
覆盖层250的厚度可变化以使硬遮罩260的高温形成的影响最小化。在一些实施例中，覆盖层250具有在约
Figure BDA0003003010570000069
至约
Figure BDA00030030105700000610
的范围中的厚度。
可控制覆盖层250的沉积温度以(例如)保留所形成元件的热预算。在一些实施例中，覆盖层250在小于或等于约500℃、或约450℃、或约400℃、或约350℃、或约300℃的温度下形成。在一些实施例中，覆盖层250在约350℃至约550℃的范围中、或在约400℃至约500℃的范围中的温度下形成。
在操作330处，在覆盖层250上形成硬遮罩260。一些实施例的硬遮罩260是在大于约600℃、约650℃、约700℃或约750℃的温度下在炉中形成。
在一些实施例中，硬遮罩260包括与覆盖层250相同的组分。在一些实施例中，覆盖层250及硬遮罩260包括氮化硅、氧化硅或氮化硅，或基本上由氮化硅、氧化硅或氮化硅组成。在一些实施例中，硬遮罩260具有与覆盖层250不同的密度。在一些实施例中，硬遮罩260具有与硬遮罩260不同的孔隙率。在一些实施例中，硬遮罩260具有与覆盖层250不同的沉积温度。
在一些实施例中，位线金属层240包括钨或基本上由钨组成，且覆盖层250或硬遮罩260中的一或更多者包括氮化硅或基本上由氮化硅组成。在一些实施例中，位线金属层240包括钌或基本上由钌组成，且覆盖层250或硬遮罩260中的一或更多者包括氧化硅或氮化硅或基本上由氧化硅或氮化硅组成。
在一些实施例中，大体上防止了硬遮罩260的元素迁移至位线金属层240中。举例而言，若硬遮罩260包括硅及氮原子，则大体上防止了硅或氮原子迁移至位线金属层240中。如以此方式使用，术语“大体上防止”意谓小于或等于约10％或5％的硬遮罩260元素经由覆盖层250迁移至位线金属层260中。
本公开案的额外实施例针对形成存储器元件的方法。技术人员将认识到，所描述方法可形成存储器元件的一部分(例如，位线)，其可为完整存储器元件的部分。图4图示用于形成存储器元件的例示性方法400的工艺流程。图5A至图5J示出在遵循根据图4的方法400形成电子元件500(参见图5J)期间各种层及膜的示意图。技术人员将认识到，方法400可以基板及其上的膜/层的各种配置开始。举例而言，方法400可以图5B至图5I中任一者中所图示的配置开始，以图5J中所图示的电子元件500结束。所描述膜/层可与关于图2所描述的膜/层相同，且用以描述所述膜/层的元件符号与图2的实施例的那些元件符号一致。
在操作410处，提供基板210用于处理。基板210具有形成于其上的膜堆叠204，如图5A中所示。膜堆叠204包括图2中所图示的膜堆叠205，连同形成于其上的额外层/膜，如图5A中所示。在一些实施例中，膜堆叠204包括在基板210上(或直接在基板210上)的多晶硅层215。如以此方式使用，术语“直接在……上”意谓在无介入层或膜的情况下形成的标的膜。技术人员将认识到，描述为“在另一膜/层上”的膜/层中的任一者可“直接在另一膜/层上”或可具有介入层。
可选阻障金属层220在多晶硅层215上，或直接在多晶硅层215上。在一些实施例中，在膜堆叠204中无阻障金属层220。可选阻障层230可在可选阻障金属层220上，直接在可选阻障金属层220上或直接在多晶硅层215上。位线金属层240在可选阻障层230上或直接在可选阻障层230上，或直接在阻障金属层220上，或直接在多晶硅层215上。覆盖层250在位线金属层240上或直接在位线金属层240上。硬遮罩260在覆盖层250上或直接在覆盖层250上。
一些实施例的膜堆叠204进一步包括碳硬遮罩270、抗反射涂层(anti-reflectivecoating；ARC)280或间隔物层290中的一或更多者。在一些实施例中，碳硬遮罩270形成于硬遮罩260上或直接形成于硬遮罩260上。碳硬遮罩270可为可用作硬遮罩以用于元件图案化的任何适当的含碳材料。在一些实施例中，碳硬遮罩270包括高密度碳膜。
在一些实施例中，碳硬遮罩270包括类金刚石的碳材料。对于类金刚石的碳材料而言，所寻求的块体性质可包括但不限于高密度及模量(例如，更高的sp3含量，更加类金刚石)及低应力(例如，＜-500MPa)。类金刚石的碳膜的一些实施例具有高密度(例如，＞1.8g/cc)、高模量(例如，＞150GPa)及/或低应力(例如，＜-500MPa)中的一或更多者。在一些实施例中，碳硬遮罩270具有低应力及高的sp3碳含量。
可藉由技术人员已知的任何适当工艺来形成碳硬遮罩270。取决于(例如)所形成的元件的热预算、用于形成的工艺及/或用于膜形成的反应性物质，碳硬遮罩270可在任何适当温度下形成。
在一些实施例中，抗反射涂层(anti-reflective coating；ARC)280形成于碳硬遮罩270上或直接形成于碳硬遮罩270上。在一些实施例中，ARC 280在无介入的碳硬遮罩270的情况下直接形成在硬遮罩260上。一些实施例的抗反射涂层280包括硅ARC(SiARC)、底部ARC(BARC)或介电ARC(DARC)中的一或更多者。在一些实施例中，将ARC 280及碳硬遮罩270反转，使得ARC 280直接在硬遮罩260上，且碳硬遮罩270直接在ARC 280上。
可藉由技术人员已知的任何适当工艺来形成ARC 280。在一些实施例中，使用沉积技术中的一者来沉积ARC 280，例如但不限于，化学气相沉积(chemical vapordeposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、分子束磊晶(molecular beam epitaxy；MBE)、金属有机化学气相沉积(metalorganic chemical vapordeposition；MOCVD)、原子层沉积(atomic layer deposition；ALD)、旋涂，或微电子元件制造领域的技术人员所已知的其他绝缘沉积技术。
经图案化的间隔物层290在ARC 280上或直接在ARC 280上。在一些实施例中，经图案化的间隔物层290直接在碳硬遮罩270上，在碳硬遮罩270下方有或无ARC 280。可藉由技术人员已知的任何适当的图案化技术(包括但不限于光刻)形成经图案化的间隔物层290的图案。经图案化的间隔物层290具有图案，该图案暴露ARC 280的顶表面282或碳硬遮罩270的顶表面272的部分。
在操作420处，蚀刻膜堆叠204以暴露覆盖层250，如图5D中所示。操作420可包括足以蚀刻ARC 280、碳硬遮罩270及硬遮罩260以暴露覆盖层250的任何数目个工艺。技术人员将认识到，图4的工艺仅代表一个可能工艺及一系列操作。
在所图示实施例中，在操作422处，将经图案化的间隔物层290的图案转印至ARC280以形成经图案化的ARC 281，如图5B中所示。可藉由技术人员已知的任何适当技术(包括但不限于各向同性蚀刻)将图案转印至ARC 280。经图案化的ARC 281的图案与经图案化的间隔物层290的图案基本上相同，且暴露碳硬遮罩270的顶表面272。如以此方式使用，如技术人员将理解，术语“基本上相同”意谓转印的图案与源图案对准且允许轻微的瑕疵被转印。将图案称为与先前图案“相同”亦认识到，预期小的变化及瑕疵且所述小的变化及瑕疵在本公开案的范畴内。在一些实施例中，经由经图案化的间隔物层290蚀刻ARC 280以形成经图案化的ARC 281。
如图5B中所示，经图案化的间隔物层290的高度(厚度)减小，以形成减小的经图案化的间隔物层291。经图案化的间隔物层的厚度减小可与图案转印同时发生，或在单独工艺中发生。在一些实施例中，与ARC 280同时地蚀刻经图案化的间隔物层290，以形成减小的经图案化的间隔物层291及经图案化的ARC 281。在一些实施例中，在图案转印工艺期间完全移除经图案化的间隔物层290。
在操作424中，如图5C中所示，将经图案化的ARC 281的图案转印至碳硬遮罩270中，以形成经图案化的碳硬遮罩271。经图案化的碳硬遮罩271的图案与经图案化的ARC 281的图案基本上相同，且暴露硬遮罩260的顶表面262。可藉由技术人员已知的任何适当技术(包括但不限于各向同性蚀刻、选择性蚀刻或各向异性蚀刻)将图案转印至碳硬遮罩270。
在所图示工艺中，移除减小的经图案化的间隔物层291，图案则被转印至碳硬遮罩270中。减小的经图案化的间隔物层291的移除可与图案转印在同一工艺或不同工艺中发生。
在操作426中，如图5D中所示，将经图案化的碳硬遮罩271的图案转印至硬遮罩260中，以形成经图案化的硬遮罩261并暴露覆盖层250的顶表面252。可藉由技术人员已知的任何适当技术(包括但不限于各向同性蚀刻、选择性蚀刻或各向异性蚀刻)将图案自经图案化的碳硬遮罩271转印至经图案化的硬遮罩261。
在图5D中所图示的实施例中，减小经图案化的碳硬遮罩271的厚度以形成减小的经图案化的碳硬遮罩273。在一些实施例中，减小经图案化的碳硬遮罩271的厚度与将图案转印至硬遮罩270是同时发生的。在一些实施例中，减小经图案化的碳硬遮罩271的厚度在与图案转印不同的工艺中发生。
在可选的操作430处，将经图案化的硬遮罩261的个别心轴265的宽度W1减小至更小宽度W2。如图5E中所示，经修整心轴266具有比减小的经图案化的碳硬遮罩272的宽度W1小的宽度W2。可藉由技术人员已知的任何适当的修整工艺(包括但不限于等离子暴露)来修整心轴265的宽度。
在操作435处，如图5F中所示，自经修整的经图案化的硬遮罩263或自经图案化的硬遮罩261(在省略修整操作430时)移除减小的经图案化的碳硬遮罩272。可藉由技术人员已知的任何适当的工艺(包括但不限于选择性蚀刻)来移除减小的经图案化的碳硬遮罩272。
在操作440处，形成具有多个DRAM膜堆叠205的基板210，如图5J中所示。为了到达具有多个DRAM膜堆叠205的基板210，蚀刻覆盖层250、位线金属层240、阻障层230、阻障金属层220及多晶硅层215。
在操作442处，如图5G中所示，将经修整的经图案化的硬遮罩263的图案转印至覆盖层250及位线金属层240，以分别形成经图案化的覆盖层251及经图案化的位线金属层241。若图5D中的心轴265未经修整，则将经图案化的硬遮罩261的图案转印至覆盖层250及位线金属层240。工艺的差异在于经图案化的心轴的宽度。
所图示实施例示出同时将图案转印至覆盖层250及位线金属层240。方法400示出将图案转印分成操作442及444。在一些实施例中，如在操作442中，将图案转印至覆盖层250以形成经图案化的覆盖层251，并暴露位线金属层240的顶表面(未示出)。如在操作444中，可接着将经图案化的覆盖层251的图案转印至位线金属层240以形成经图案化的位线金属层241。
在图5G中所图示的实施例中，减小经图案化的硬遮罩263的厚度以形成减小的经图案化的硬遮罩267。在一些实施例中，减小经图案化的硬遮罩263的厚度与将图案转印至覆盖层250及/或位线金属层240是同时发生的。在一些实施例中，减小经图案化的硬遮罩263的厚度在与将图案转印至覆盖层250或位线金属层240不同的工艺中发生。
在操作446处，将经图案化的位线金属层241的图案转印至阻障层230及阻障金属层220，以形成经图案化的阻障层231及经图案化的金属层221。图案可同时或在不同工艺中转印至阻障层230及阻障金属层220。图4的方法流程图示出用以将图案转印至阻障层230及阻障金属层220的单个操作446。所图示的示意图示出不同的工艺。在图5H中，将图案转印至阻障层231以形成经图案化的阻障层231并暴露阻障金属层220的顶表面222。在图5I中，将图案转印至阻障金属层220以形成经图案化的金属层221并暴露多晶硅层215的顶表面217。可藉由技术人员已知的任何适当技术(包括但不限于选择性蚀刻)来进行将图案转印至阻障层230及阻障金属层220。
在操作448中，如图5J中所示，将经图案化的金属层221的图案转印至多晶硅层215，以形成经图案化的多晶硅层216。所得电子元件500具有类似于图2中所图示的膜堆叠205的多个膜堆叠205。在省略了该些层中的一些的实施例中，多个膜堆叠亦将省略相同的层。可藉由任何适当技术(包括但不限于选择性蚀刻)来进行将图案转印至多晶硅层中。
在描述本文论述的材料及方法的上下文中，(尤其是在以下权利要求的上下文中)，术语“一(a)”及“一(an)”及“该”及类似指示的使用应解释为涵盖单数形式及复数形式，除非本文中另外指出或与上下文明显矛盾。除非本文中另外指出，否则本文中值范围的列举仅旨在用作单独指示在该范围内的每个单独值的简写方法，且每个单独值皆被并入本说明书中，就如同其在本文中被单独叙述一样。本文所述的所有方法可以任何适当次序执行，除非本文中另外指出或与上下文明显矛盾。除非另有要求，否则本文所提供的任何及所有实例或例示性语言(例如，“诸如”)的使用仅旨在更佳地阐明材料及方法，且不对范畴构成限制。说明书中的语言均不应被解释为指示任何未要求的要素对于所公开材料及方法的实践是必不可少的。
贯穿本说明书对“一个实施例”、“某些实施例”、“一或更多个实施例”或“实施例”的引用意谓结合所述实施例描述的特定特征、结构、材料或特性包括在本公开案的至少一个实施例中。因此，贯穿本说明书各处出现的诸如“在一或更多个实施例中”、“在某些实施例中”、“在一个实施例中”或“在实施例中”的短语未必指示本公开案的同一实施例。另外，可在一或更多个实施例中以任何适当方式组合特定特征、结构、材料或特性。
尽管已参考特定实施例描述了本文中的公开内容，但应理解，此些实施例仅说明本公开案的原理及应用。本领域技术人员将显而易见，在不脱离本公开案的精神及范畴的情况下，可对本公开案的方法及装置进行各种修改及变化。因此，预期本公开案包括在权利要求书及其等效物的范畴内的修改及变化。

Claims (15)

1.一种存储器元件，包括：
基板，所述基板具有在其上的至少一个膜堆叠，所述膜堆叠包括：
在所述基板上的多晶硅层；
在所述多晶硅层上的位线金属层；
在所述位线金属层上的覆盖层；及
在所述覆盖层上的硬遮罩。
2.如权利要求1所述的存储器元件，进一步包括在所述多晶硅层与所述位线金属层之间的阻障金属层。
3.如权利要求2所述的存储器元件，进一步包括在所述阻障金属层与所述位线金属层之间的阻障层。
4.如权利要求3所述的存储器元件，其中所述金属层包括钛(Ti)、钽(Ta)、硅化钛(TiSi)或硅化钽(TaSi)中的一或更多者，且所述阻障层包括氮化钛(TiN)。
5.如权利要求1所述的存储器元件，其中所述位线金属层包括钨(W)、钌(Ru)、铱(Ir)或钼(Mo)、铂(Pt)或铑(Rh)中的一或更多者。
6.如权利要求1所述的存储器元件，其中所述覆盖层包括氮化硅、碳氮化硅或碳化硅。
7.如权利要求6所述的存储器元件，其中所述覆盖层具有在约
Figure FDA0003003010560000011
至约
Figure FDA0003003010560000012
的范围中的厚度。
8.如权利要求7所述的存储器元件，其中所述位线金属层具有在约
Figure FDA0003003010560000013
至约
Figure FDA0003003010560000014
的范围中的厚度。
9.如权利要求1所述的存储器元件，其中所述硬遮罩包括氮化硅(SiN)，并且所述覆盖层包括氮化硅，所述覆盖层具有与所述硬遮罩不同的密度、不同的孔隙率或不同的沉积温度中的一或更多者。
10.一种形成存储器元件的方法，所述方法包括以下步骤：
提供基板，所述基板具有导电层，所述导电层具有在其上的阻障层及在所述阻障层上的位线金属层；
在小于或等于约500℃的温度下在所述位线金属层上形成覆盖层；及
在大于或等于约650℃的温度下在所述覆盖层上形成硬遮罩，
其中大体上防止所述硬遮罩的元素迁移至所述位线金属层中。
11.如权利要求10所述的方法，其中所述覆盖层包括氮化硅或碳氮化硅中的一或更多者。
12.如权利要求11所述的方法，其中所述覆盖层具有在约
Figure FDA0003003010560000021
至约
Figure FDA0003003010560000022
的范围中的厚度。
13.如权利要求12所述的方法，其中藉由化学气相沉积或原子层沉积工艺来沉积所述覆盖层。
14.如权利要求13所述的方法，其中所述硬遮罩包括氮化硅。
15.如权利要求14所述的方法，其中使用炉在大于或等于约650℃的温度下沉积所述硬遮罩。
CN201980064979.XA 2018-10-18 2019-10-18 用于位线电阻降低的覆盖层 Pending CN112789724A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/164,236 US10700072B2 (en) 2018-10-18 2018-10-18 Cap layer for bit line resistance reduction
US16/164,236 2018-10-18
PCT/US2019/056961 WO2020081948A1 (en) 2018-10-18 2019-10-18 Cap layer for bit line resistance reduction

Publications (1)

Publication Number Publication Date
CN112789724A true CN112789724A (zh) 2021-05-11

Family

ID=70279978

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980064979.XA Pending CN112789724A (zh) 2018-10-18 2019-10-18 用于位线电阻降低的覆盖层

Country Status (6)

Country Link
US (2) US10700072B2 (zh)
JP (1) JP7303874B2 (zh)
KR (1) KR102486455B1 (zh)
CN (1) CN112789724A (zh)
TW (1) TWI771622B (zh)
WO (1) WO2020081948A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11329052B2 (en) * 2019-08-02 2022-05-10 Applied Materials, Inc. Method of processing DRAM
KR20210022979A (ko) * 2019-08-21 2021-03-04 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN112864098B (zh) * 2021-01-14 2023-06-30 长鑫存储技术有限公司 半导体结构的制造方法及半导体结构
US20220285167A1 (en) * 2021-03-03 2022-09-08 Applied Materials, Inc. Selective barrier metal etching
CN115084138A (zh) * 2021-03-12 2022-09-20 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
US20220415651A1 (en) * 2021-06-29 2022-12-29 Applied Materials, Inc. Methods Of Forming Memory Device With Reduced Resistivity
WO2024091323A1 (en) * 2022-10-26 2024-05-02 Applied Materials, Inc. Aluminum oxide carbon hybrid hardmasks and methods for making the same
TWI833537B (zh) * 2023-01-04 2024-02-21 南亞科技股份有限公司 製造半導體結構之方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5100826A (en) 1991-05-03 1992-03-31 Micron Technology, Inc. Process for manufacturing ultra-dense dynamic random access memories using partially-disposable dielectric filler strips between wordlines
JPH09321239A (ja) * 1996-05-30 1997-12-12 Hitachi Ltd 半導体集積回路装置の製造方法
US5796151A (en) 1996-12-19 1998-08-18 Texas Instruments Incorporated Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes
JPH10223556A (ja) * 1997-02-10 1998-08-21 Toshiba Corp 半導体装置の製造方法
US20030068856A1 (en) 1999-09-29 2003-04-10 Yasuhiro Okumoto Structures and method with bitline self-aligned to vertical connection
KR100370241B1 (ko) * 2000-10-31 2003-01-30 삼성전자 주식회사 알루미늄 산화막을 하드 마스크로 사용하는 반도체 소자의 도전 라인 및 그 제조방법
KR100375218B1 (ko) * 2000-12-07 2003-03-07 삼성전자주식회사 반사 방지막 및 자기정렬 콘택 기술을 사용하는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
US6686668B2 (en) 2001-01-17 2004-02-03 International Business Machines Corporation Structure and method of forming bitline contacts for a vertical DRAM array using a line bitline contact mask
CN1290197C (zh) * 2001-03-12 2006-12-13 株式会社日立制作所 用于制造半导体集成电路器件的方法
TW556326B (en) 2001-05-30 2003-10-01 Infineon Technologies Ag A method for providing bitline contacts in a memory cell array and a memory cell array having bitline contacts
US20090004850A1 (en) * 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
JP4102112B2 (ja) * 2002-06-06 2008-06-18 株式会社東芝 半導体装置及びその製造方法
KR100439038B1 (ko) 2002-08-23 2004-07-03 삼성전자주식회사 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법
US7442609B2 (en) 2004-09-10 2008-10-28 Infineon Technologies Ag Method of manufacturing a transistor and a method of forming a memory device with isolation trenches
US7297586B2 (en) 2005-01-26 2007-11-20 Freescale Semiconductor, Inc. Gate dielectric and metal gate integration
KR100669560B1 (ko) * 2005-05-16 2007-01-15 주식회사 하이닉스반도체 반도체 소자의 도전 배선 형성 방법
US7964512B2 (en) * 2005-08-22 2011-06-21 Applied Materials, Inc. Method for etching high dielectric constant materials
KR100861212B1 (ko) 2006-02-24 2008-09-30 주식회사 하이닉스반도체 반도체소자의 미세패턴 형성방법
US7745339B2 (en) 2006-02-24 2010-06-29 Hynix Semiconductor Inc. Method for forming fine pattern of semiconductor device
US7662721B2 (en) * 2006-03-15 2010-02-16 Infineon Technologies Ag Hard mask layer stack and a method of patterning
KR100881716B1 (ko) 2007-07-02 2009-02-06 주식회사 하이닉스반도체 낮은 시트저항의 텅스텐막을 갖는 텅스텐배선 제조 방법 및그를 이용한 반도체소자의 게이트 제조 방법
KR100940264B1 (ko) 2007-10-05 2010-02-04 주식회사 하이닉스반도체 반도체 소자의 듀얼 게이트 제조방법
US20100297854A1 (en) * 2009-04-22 2010-11-25 Applied Materials, Inc. High throughput selective oxidation of silicon and polysilicon using plasma at room temperature
KR101815590B1 (ko) * 2010-11-23 2018-01-05 삼성전자 주식회사 반도체 소자의 패턴 형성 방법
FR2970115B1 (fr) 2010-12-29 2013-01-18 Altis Semiconductor Snc Procédé de gravure d'un dispositif microélectronique a mémoire programmable
JP2012253148A (ja) * 2011-06-01 2012-12-20 Toshiba Corp 半導体装置及びその製造方法
WO2013063260A1 (en) 2011-10-28 2013-05-02 Applied Materials, Inc. High temperature tungsten metallization process
US20140001576A1 (en) * 2012-06-27 2014-01-02 Applied Materials, Inc. Lowering tungsten resistivity by replacing titanium nitride with titanium silicon nitride
JP2015141929A (ja) * 2014-01-27 2015-08-03 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
US10043670B2 (en) 2015-10-22 2018-08-07 Applied Materials, Inc. Systems and methods for low resistivity physical vapor deposition of a tungsten film
US9633838B2 (en) * 2015-12-28 2017-04-25 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Vapor deposition of silicon-containing films using penta-substituted disilanes
US20170338282A1 (en) * 2016-05-20 2017-11-23 Intel Corporation Memory module with unpatterned storage material
CN108257958A (zh) * 2016-12-29 2018-07-06 联华电子股份有限公司 动态随机存取存储器的位线栅极结构及形成方法

Also Published As

Publication number Publication date
US20200235104A1 (en) 2020-07-23
US10700072B2 (en) 2020-06-30
KR102486455B1 (ko) 2023-01-06
WO2020081948A1 (en) 2020-04-23
US20200126996A1 (en) 2020-04-23
JP2022504926A (ja) 2022-01-13
TWI771622B (zh) 2022-07-21
JP7303874B2 (ja) 2023-07-05
KR20210059032A (ko) 2021-05-24
TW202029468A (zh) 2020-08-01

Similar Documents

Publication Publication Date Title
TWI771622B (zh) 形成記憶體元件之方法
KR101625761B1 (ko) Ｒｒａｍ 셀 바닥 전극 형성
US10903112B2 (en) Methods and apparatus for smoothing dynamic random access memory bit line metal
US11676854B2 (en) Selective ILD deposition for fully aligned via with airgap
US11430666B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN108123031B (zh) 阻变式存储器及其制造方法
US9865543B1 (en) Structure and method for inhibiting cobalt diffusion
JP7470798B2 (ja) ビット線抵抗を低減するためのシリコン含有層
US11765889B2 (en) Method to scale dram with self aligned bit line process
US11665916B2 (en) Memory devices and methods for forming the same
US20240071822A1 (en) Low resistance interconnect features and method for manufacturing the same
US10867808B1 (en) Manufacturing method of connection structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination