KR20080110543A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

절연막에 개구된 접속 구멍의 내부에, 티탄막 위에 질화 티탄막이 형성된 적층 구조의 배리어 메탈막을 개재하여 금속막을 매립한 접속부에서의 문제점을 회피한다. 컨택트 홀 C1을 형성하여, 그 저부에 니켈 실리사이드층(14)을 노출시킨 후, TiCl4 가스를 이용한 열 반응에 의해 열 반응 Ti막(21a)을 형성하고, TiCl4 가스를 이용한 플라즈마 반응에 의해 플라즈마 반응 Ti막(21b)을 형성하고, H2 가스를 이용한 플라즈마 처리를 실시하여, 플라즈마 반응 Ti막(21b)의 염소 농도를 저감함과 동시에, 니켈 실리사이드층(14)의 표면의 산화막을 환원하고, NH3 가스를 이용한 열질화 처리 및 NH3 가스를 이용한 플라즈마 처리를 실시하여, 플라즈마 반응 Ti막(21b)의 표면에 질소 리치 TiN막(21c)을 형성함과 동시에, 니켈 실리사이드층(14)의 표면의 산화막을 환원한다.
질화 티탄막, 배리어 메탈막, 니켈 실리사이드층, 열 반응, 플라즈마 반응, 산화막, 열질화 처리, 플라즈마 처리

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 기술에 관한 것으로, 특히, 절연막에 개구된 접속 구멍의 내부에 배리어 메탈막을 개재하여 금속막을 매립하는 반도체 장치의 제조 공정에 적용하는 데에 유효한 기술에 관한 것이다.
일본 특허 공개 제2004-363402호 공보에는, 절연층을 관통하는 컨택트 홀의 적어도 내벽과 저부에 Ti층을 형성하고, 또한, 이 Ti층을 N 래디컬을 이용하여 질화함으로써 Ti층 위에 TiN층을 형성한 후, 컨택트 홀의 내부를 도전층에 의해 매립하는 방법이 개시되어 있다(특허 문헌 1 참조).
일본 특허 공개 제2006-179645호 공보에는, 층간 절연막에 컨택트 홀을 형성하고, 이 컨택트 홀을 덮도록 Ti막을 형성한 후, 플라즈마 질화의 처리를 행함으로써, 컨택트 홀의 저면에 TiN막을 형성하는 방법이 개시되어 있다(특허 문헌 2 참조).
일본 특허 공개 제2005-79543호 공보에는, 피처리 기판 위에 CVD에 의해 Ti막을 형성하고, 이 Ti막의 표면을 산화하며, 계속해서 Ti막의 표면을 질화 처리한 후, TiN막을 성막하는 방법이 개시되어 있다(특허 문헌 3 참조).
[특허 문헌 1] 일본 특허 공개 제2004-363402호 공보(단락 [0026]∼[0028], 도 4, 도 5)
[특허 문헌 2] 일본 특허 공개 제2006-179645호 공보(단락 [0038]∼[0040], 도 2)
[특허 문헌 3] 일본 특허 공개 제2005-79543호 공보(단락 [0044]∼[0048], 도 5)
반도체 장치에서의 반도체 기판과 배선의 접속에는, 양자 사이에 형성된 절연막을 관통하는 접속 구멍의 내부에 매립된 도전 부재, 예를 들면 텅스텐 또는 구리로 이루어지는 플러그가 이용되고 있다. 또한, 접속 구멍의 저부에 접하는 반도체 기판의 표면에는 저저항이고 또한 얕은 접합의 형성을 가능하게 하는 실리사이드층이 형성되어 있다. 그 중에서도 니켈 실리사이드(NiSi)층은 14 내지 20μΩㆍcm의 저저항을 가지며, 예를 들면 400 내지 600℃의 비교적 저온에 의한 살리사이드 기술에 의해 형성할 수 있기 때문에, 최근, 미세화가 요구되는 반도체 소자에의 니켈 실리사이드층의 채용이 검토되고 있다.
그런데, 접속 구멍의 내부에 매립된 플러그와 반도체 기판의 표면에 형성된 니켈 실리사이드층 사이에는, 일반적으로 티탄막 위에 질화 티탄막을 퇴적한 적층 구조의 배리어 메탈막이 형성된다. 티탄막은 산소 원자를 25at％까지 고용할 수 있기 때문에 니켈 실리사이드층 표면의 환원재로서 이용되어, 니켈 실리사이드층과 의 접촉 저항을 저감하는 기능을 갖는다. 또한, 질화 티탄막은 플러그의 구성 원자가 확산하는 것을 억제 또는 방지하는 기능을 갖는다.
그러나, 상기 티탄막 위에 질화 티탄막을 퇴적한 적층 구조의 배리어 메탈막에 대해서는, 이하에 설명하는 여러가지의 기술적 과제가 존재한다.
일반적으로, 티탄막은 TiCl4 가스와 H2 가스를 이용한 PECVD(Plasma Enhanced Chemical Vapor Deposition)법 또는 CVD법에 의해 형성되고, 질화 티탄막은 TiCl4 가스와 NH3 가스를 이용한 CVD법에 의해 형성되는데, 이들 성막의 온도는, 니켈 실리사이드층의 내열성을 고려하여 550℃ 이하로 할 필요가 있다. 그러나, 550℃ 이하의 저온에서 티탄막 및 질화 티탄막을 성막한 경우, 이들 적층 구조의 배리어 메탈막 내에 원료 가스인 염소가 잔류하여 배리어 메탈막의 저항이 높아지고, 그 결과, 플러그와 니켈 실리사이드층 사이의 접촉 저항이 높아진다고 하는 문제가 있다. 또한, 배리어 메탈막 내에 잔류한 염소에 의해 티탄막과 질화 티탄막 사이에서 박리가 생기거나, 또는 배리어 메탈막 내에 잔류한 염소가 대기 중에 방출되면 질화 티탄막에 마이크로 크랙이 발생하는 등의 문제도 있다.
또한, 접속 구멍의 내부에 플러그로 되는 텅스텐막을 매립하면, 배리어 메탈막의 상부를 구성하는 질화 티탄막 위에 텅스텐막이 퇴적되게 된다. 텅스텐막은, H2 가스에 의한 WF6 가스의 환원을 이용하여 CVD법에 의해 형성되는데, WF6 가스에 함유되는 불소는 질화 티탄막의 그레인 바운더리를 통하여 티탄막까지 침입하고, 티탄막의 팽창이나 박리를 야기하는 경우가 있다. 티탄막과 텅스텐막 사이에는 질 화 티탄막이 형성되어 있고, 그 두께를 두껍게 함으로써 불소의 침입을 방지하는 것은 가능하다. 그러나, 질화 티탄막의 두께를 두껍게 하면 배리어 메탈막의 저항이 증가하기 때문에, 그 두께는 10nm 이하로 얇게 할 필요가 있어, WF6 가스에 함유되는 불소의 침입을 방지하는 것은 어렵게 되어 있다.
또한, 배리어 메탈막을 형성하면, 니켈 실리사이드층의 표면에 산화막이 생성되고, 배리어 메탈막의 하부를 구성하는 티탄막과 니켈 실리사이드층 사이가 전기적으로 비도통으로 되는 개소가 발생하는 경우가 있다. 이 전기적으로 비도통으로 되는 개소는, 예를 들면 다결정 실리콘막과, 그 표면에 형성된 니켈 실리사이드층으로 이루어지는 게이트 전극을 가지며, 인접하여 형성된 제1 및 제2 전계 효과 트랜지스터에서, 제1 전계 효과 트랜지스터의 게이트 전극에 접하여 형성되는 접속 구멍과, 제2 전계 효과 트랜지스터의 드레인(또는 소스)에 접하여 형성되는 접속 구멍을 공유하여 형성되는 쉐어드ㆍ컨택트(Shared Contact)에서 발생하기 쉽고, 또한, 오버 에칭에 의해 제1 전계 효과 트랜지스터의 게이트 전극을 구성하는 니켈 실리사이드층이나 다결정 실리콘막의 단부가 노출된 경우에 다발하는 것이, 본 발명자에 의해 확인되고 있다.
또한, 접속 구멍의 내부에 매립되는 도전 부재로서 구리로 이루어지는 플러그를 이용하는 경우에는, 우선, 접속 구멍의 내부에 구리 또는 루테늄으로 이루어지는 시드층을 형성한 후에, 전해 도금법을 이용하여 시드층 위에 구리막을 형성함으로써, 접속 구멍의 내부에 구리막을 매립하고 있다. 그러나, 배리어 메탈막의 표면에 오염 등이 있으면 시드층이 균일하게 성막되지 않고, 이 때문에, 접속 구멍의 내부를 구리막에 의해 완전하게 매립할 수 없어, 플러그의 도통 불량이 발생하는 경우가 있다.
또한, 티탄막 위에 질화 티탄막을 퇴적한 적층 구조의 배리어 메탈막은, 티탄막과 질화 티탄막 사이의 계면 상태를 양호하게 하기 위하여, 멀티 챔버 타입의 성막 장치를 이용한 연속 성막에 의해 형성된다. 그러나, 티탄막 및 질화 티탄막의 성막에서는, 다른 반도체 재료의 성막보다도 이물의 발생량이 비교적 많아, 챔버의 클리닝을 위해, 500매의 반도체 웨이퍼에 티탄막 또는 질화 티탄막을 성막할 때마다 성막 장치를 정지할 필요가 있어, 목표로 하는 가동률의 달성이 어렵게 되어 있다. 또한, 티탄막을 성막하는 챔버 또는 질화 티탄막을 성막하는 챔버 중 어느 한 쪽이 정지한 경우, 다른 한 쪽의 챔버를 사용할 수 있는데도 불구하고 성막 장치를 정지해야만 하여, 이러한 챔버의 정지가 성막 장치의 가동률의 저하를 한층 더 초래하고 있다.
본원 발명의 하나의 목적은, 절연막에 개구된 접속 구멍의 내부에, 티탄막 위에 질화 티탄막이 형성된 적층 구조의 배리어 메탈막을 개재하여 금속막을 매립한 접속부에서의 문제점을 회피할 수 있는 기술을 제공하는 데 있다.
본원 발명의 다른 하나의 목적은, 배리어 메탈막의 성막에 이용하는 멀티 챔버 타입의 성막 장치의 가동률을 향상시킬 수 있는 기술을 제공하는 데 있다.
본원 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본원의 하나의 발명은, 절연막에 접속 구멍을 개구하여, 접속 구멍의 저부에 실리사이드층을 노출시키는 공정과, TiCl4 가스를 이용한 열 반응에 의해 티탄막을 형성하는 공정과, 열 반응에 의해 형성된 티탄막 위에 TiCl4 가스를 이용한 플라즈마 반응에 의해 티탄막을 형성하는 공정과, 플라즈마 반응에 의해 형성된 티탄막의 표면에 H2 가스를 이용한 5 내지 30초의 제1 플라즈마 처리를 실시하는 공정과, NH3 가스를 이용한 25 내지 75초의 제2 플라즈마 처리를 실시하여 화학 양론적 조성보다도 질소의 양이 많은 질화 티탄막을 형성하는 공정을 갖는 것이다.
본원의 다른 하나의 발명은, 반도체 웨이퍼를 성막 장치의 제1 챔버에 구비되는 웨이퍼 스테이지 위에 재치하여, 접속 구멍의 저부를 드라이 클리닝하는 공정과, 반도체 웨이퍼를 상기 성막 장치의 제2 챔버에 구비되는 웨이퍼 스테이지 위에 재치하여, 반도체 웨이퍼에 열 처리를 실시하는 공정과, 반도체 웨이퍼를 상기 성막 장치의 제3 챔버에 구비되는 웨이퍼 스테이지 위에 재치하여, 절연막에 개구된 접속 구멍의 저부에 TiCl4 가스를 이용한 열 반응에 의해 티탄막을 형성하고, 열 반응에 의해 형성된 티탄막 위에 TiCl4 가스를 이용한 플라즈마 반응에 의해 티탄막을 형성하고, 플라즈마 반응에 의해 형성된 티탄막의 표면에 H2 가스를 이용하여 제1 플라즈마 처리를 실시하고, 플라즈마 반응에 의해 형성된 티탄막의 표면에 NH3 가스를 이용하여 제2 플라즈마 처리를 실시하여 화학 양론적 조성보다도 질소의 양이 많은 질화 티탄막을 형성하는 공정과, 반도체 웨이퍼를 상기 성막 장치의 제4 챔버에 구비되는 웨이퍼 스테이지 위에 재치하여, 질화 티탄막 위에 시드층을 형성하는 공정과, 상기 시드층 위에 금속막을 전해 도금법에 의해 형성하는 공정을 갖는 것이다.
본원의 다른 하나의 발명은, 반도체 웨이퍼를 제1 챔버에 구비되는 웨이퍼 스테이지 위에 재치하여, 접속 구멍의 저부를 드라이 클리닝하는 공정과, 반도체 웨이퍼를 제2 챔버에 구비되는 웨이퍼 스테이지 위에 재치하여, 반도체 웨이퍼에 열 처리를 실시하는 공정과, 반도체 웨이퍼를 제3 챔버에 구비되는 웨이퍼 스테이지 위에 재치하여, 절연막에 개구된 접속 구멍의 저부에 TiCl4 가스를 이용한 열 반응에 의해 티탄막을 형성하고, 열 반응에 의해 형성된 티탄막 위에 TiCl4 가스를 이용한 플라즈마 반응에 의해 티탄막을 형성하고, 플라즈마 반응에 의해 형성된 티탄막의 표면에 H2 가스를 이용하여 제1 플라즈마 처리를 실시하고, 플라즈마 반응에 의해 형성된 티탄막의 표면에 NH3 가스를 이용하여 제2 플라즈마 처리를 실시하여 화학 양론적 조성보다도 질소의 양이 많은 질화 티탄막을 형성하는 공정을 갖는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
절연막에 개구된 접속 구멍의 내부에, 티탄막 위에 질화 티탄막이 형성된 적층 구조의 배리어 메탈막을 개재하여 텅스텐막 또는 구리를 매립한 접속부에서의 문제점을 회피할 수 있다. 또한, 배리어 메탈막의 성막에 이용하는 멀티 챔버 타입의 성막 장치의 가동률을 향상시킬 수 있다.
본 실시 형태에서, 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관한 것이 아니라, 한 쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다. 또한, 본 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이어도 이하이어도 된다. 또한, 본 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명확하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것은 아닌 것은 물론이다. 마찬가지로, 본 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명확하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 본 실시 형태에서는, 전계 효과 트랜지스터를 대표하는 MISㆍFET(Metal Insulator Semiconductor Field Effect Transistor)를 MIS로 약기하고, p채널형의 MISㆍFET를 pMIS로 약기하고, n채널형의 MISㆍFET를 nMIS로 약기한다. 또한, 편의적으로 MOS로 기재하여도 비산화막을 제외하는 것은 아니다. 또한, 본 실시 형태에서, 웨이퍼라고 할 때에는, Si(Silicon) 단결정 웨이퍼를 주로 하지만, 그것뿐만 아니라, SOI(Silicon On Insulator) 웨이퍼, 집적 회로를 그 위에 형성하기 위한 절연막 기판 등을 널리 지칭하는 것으로 한다. 그 형도 원형 또는 거의 원형뿐만 아니라, 정사각형, 직사각형 등도 포함하는 것으로 한다. 또한, 실리콘막, 실리콘부, 실리콘 부재 등이라고 할 때에는, 명확하게 그렇지 않을 때 또는 그렇지 않은 취지가 명시되어 있을 때를 제외하고, 순수한 실리콘뿐만 아니라, 불순물을 함유하는 것, SiGe 또는 SiGeC 등의 실리콘을 주요한 성분의 하나로 하는 합금 등(변형 실리콘을 포함함), 첨가물을 함유하는 것을 포함하는 것은 물론이다. 또한, 다결정 실리콘 등이라고 할 때에도, 명확하게 그렇지 않을 때 또는 그렇지 않은 취지가 명시되어 있을 때를 제외하고, 전형적인 것뿐만 아니라, 아몰퍼스 실리콘 등도 함유하는 것은 물론이다.
또한, 본 실시 형태를 설명하기 위한 전체 도면에서, 동일 기능을 갖는 것은 원칙적으로 동일한 부호를 붙여, 그 반복 설명은 생략한다. 이하, 본 발명의 실시 형태를 도면에 기초하여 상세하게 설명한다.
또한, 드라이 클리닝 기술에 관해서는, 이찌노세 등의 일본 특허 출원 제2006-3704호(2006.1.11 출원), 이찌노세 등의 일본 특허 출원 제2006-12355 호(2006.1.20 출원), 니노세 등의 일본 특허 출원 제2006-107780호(2006.4.10 출원), 니노세 등의 일본 특허 출원 제2006-138949호(2006.5.18 출원)에 개시되어 있기 때문에, 그와 중복되는 부분에 대해서는, 원칙적으로 반복하지 않기로 한다.
또한, 본 실시 형태에서는, 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용 분야인 SRAM(Static Random Access Memory)의 메모리 셀에 적용한 경우에 대하여 설명한다.
도 1은, 본 발명의 실시 형태에 의한 SRAM의 메모리 셀을 도시하는 등가 회로도이다.
도시한 바와 같이, 이 메모리 셀 MC는, 한 쌍의 상보성 데이터선(데이터선 DL, 데이터선/(바) DL)과 워드선 WL의 교차부에 배치되고, 한 쌍의 구동용 MIS(Dr1, Dr2), 한 쌍의 부하용 MIS(Ld1, Ld2), 및 한 쌍의 전송용 MIS(Tr1, Tr2)에 의해 구성되어 있다. 구동용 MIS(Dr1, Dr2) 및 전송용 MIS(Tr1, Tr2)는 nMIS로 구성되고, 부하용 MIS(Ld1, Ld2)는 pMIS로 구성되어 있다.
메모리 셀 MC를 구성하는 상기 6개의 MIS 중, 구동용 MIS(Dr1) 및 부하용 MIS(Ld1)는 CMOS 인버터 INV1을 구성하고, 구동용 MIS(Dr2) 및 부하용 MIS(Ld2)는 CMOS 인버터 INV2를 구성하고 있다. 이들 한 쌍의 CMOS 인버터 INV1, INV2의 상호의 입출력 단자(기억 노드 A, B)는 교차 결합되고, 1비트의 정보를 기억하는 정보 축적부로서의 플립플롭 회로를 구성하고 있다. 또한, 이 플립플롭 회로의 한 쪽의 입출력 단자(기억 노드 A)는, 전송용 MIS(Tr1)의 소스, 드레인의 한 쪽에 접속되고, 다른 쪽의 입출력 단자(기억 노드 B)는 전송용 MIS(Tr2)의 소스, 드레인의 한 쪽에 접속되어 있다.
또한, 전송용 MIS(Tr1)의 소스, 드레인의 다른 쪽은 데이터선 DL에 접속되고, 전송용 MIS(Tr2)의 소스, 드레인의 다른 쪽은 데이터선 /DL에 접속되어 있다. 또한, 플립플롭 회로의 일단(부하용 MIS(Ld1, Ld2)의 각 소스)은 전원 전압(Vcc)에 접속되고, 타단(구동용 MIS(Dr1, Dr2)의 각 소스)은 기준 전압(Vss)에 접속되어 있다.
상기 회로의 동작을 설명하면, 한 쪽의 CMOS 인버터 INV1의 기억 노드 A가 고전위("H")일 때에는, 구동용 MIS(Dr2)가 ON으로 되기 때문에, 다른 쪽의 CMOS 인버터 INV2의 기억 노드 B가 저전위("L")로 된다. 따라서, 구동용 MIS(Dr1)가 OFF로 되고, 기억 노드 A의 고전위("H")가 유지된다. 즉, 한 쌍의 CMOS 인버터 INV1, INV2를 교차 결합시킨 래치 회로에 의해 상호의 기억 노드 A, B의 상태가 유지되어, 전원 전압이 인가되어 있는 동안, 정보가 보존된다.
전송용 MIS(Tr1, Tr2)의 각각의 게이트 전극에는 워드선 WL이 접속되고, 이 워드선 WL에 의해 전송용 MIS(Tr1, Tr2)의 도통, 비도통이 제어된다. 즉, 워드선 WL이 고전위("H")일 때에는, 전송용 MIS(Tr1, Tr2)가 ON으로 되고, 플립플롭 회로와 상보성 데이터선(데이터선 DL, /DL)이 전기적으로 접속되기 때문에, 기억 노드 A, B의 전위 상태("H" 또는 "L")가 데이터선 DL, /DL로 나타내어지고, 메모리 셀 MC의 정보로서 판독된다.
메모리 셀 MC에 정보를 기입하기 위해서는, 워드선 WL을 "H" 전위 레벨, 전송용 MIS(Tr1, Tr2)를 ON 상태로 하여 데이터선 DL, /DL의 정보를 기억 노드 A, B 에 전달한다.
다음으로, 본 발명의 실시 형태에 의한 SRAM의 제조 방법의 일례를 도 2 내지 도 28을 이용하여 공정순으로 설명한다. 도 2 내지 도 9는 SRAM의 주요부 평면도 또는 주요부 단면도, 도 10은 배리어 메탈 성막 장치의 개략 평면도, 도 11, 도 14 및 도 16은 배리어 메탈 성막 공정의 프로세스 스텝을 나타내는 도면, 도 12는 직경 80nm의 컨택트 홀의 저부에 성막된 열 반응 Ti막의 막 두께와 열 처리 시간의 관계를 나타내는 그래프도, 도 13, 도 15, 도 17 및 도 18은 접속 구멍의 내부의 배리어 메탈막 및 플러그를 도시하는 주요부 확대 단면도, 도 19는 배리어 메탈 성막 공정의 프로세스 스텝을 나타내는 도면, 도 20은 접속 구멍의 내부를 도시하는 주요부 확대 단면도, 도 21 내지 도 23은 텅스텐 성막 공정의 프로세스 스텝을 나타내는 도면, 도 24 내지 도 28은 SRAM의 주요부 평면도 또는 주요부 단면도이다.
도 2는, 메모리 셀 약 1개분의 영역을 도시하는 반도체 기판의 주요부 평면도, 도 3의 (a)는, 메모리 셀 영역의 일부(도 2의 A-A'선)를 도시하는 반도체 기판의 주요부 단면도, 도 3의 (b)는, 주변 회로 영역의 일부를 도시하는 반도체 기판의 주요부 단면도로서, 주변 회로 영역에는 로직 회로를 구성하는 저내압 MIS를 예시한다.
우선, 반도체 기판(1)을 준비한다. 반도체 기판(1)은, 예를 들면 1 내지 10Ωcm 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 기판(1a)과, 예를 들면 에피택셜 성장법에 의해 형성된 에피택셜층(1b)으로 구성되어 있다.
다음으로, 반도체 기판(1)의 주면에 소자 분리(2)를 형성한다. 이 소자 분 리(2)는, 이하와 같이 형성한다. 포토리소그래피법에 의해 형성된 레지스트 패턴을 마스크로 하여 반도체 기판(1)을 에칭함으로써, 예를 들면 깊이 0.3 내지 0.5㎛ 정도의 소자 분리 홈을 형성한 후, 반도체 기판(1)을 약 1000℃의 온도에서 열 산화함으로써, 홈의 내벽에, 예를 들면 두께 0.01㎛ 정도의 얇은 산화 실리콘막을 형성한다. 이 산화 실리콘막은, 홈의 내벽에 생긴 드라이 에칭의 데미지를 회복함과 함께, 다음 공정에서 홈의 내부에 매립되는 절연막과 반도체 기판(1)의 계면에 생기는 스트레스를 완화하기 위해 형성한다.
다음으로, 홈의 내부를 포함하는 반도체 기판(1)의 주면 위에 CVD법에 의해, 예를 들면 두께 0.45 내지 0.5㎛ 정도의 절연막을 퇴적하고, 화학적 기계 연마(CMP; Chemical Mechanical Polishing)법에 의해 홈의 상부의 절연막을 연마하여, 그 표면을 평탄화한다.
다음으로, 반도체 기판(1)의 주면에 p형 불순물(예를 들면 붕소) 또는 n형 불순물(예를 들면 인)을 이온 주입한 후, 약 1000℃의 온도에서 열 처리함으로써 상기 불순물을 확산시켜, 반도체 기판(1)의 주면에 p형 웰(4) 및 n형 웰(5)을 형성한다.
도 2에 도시하는 바와 같이, 메모리 셀 MC에서는, 반도체 기판(1)의 주면에 2개의 p형 웰(4) 및 2개의 n형 웰(5)의 주표면인 활성 영역 An1, An2, Ap1, Ap2가 형성되고, 이들 활성 영역은, 절연막이 매립된 소자 분리(2)로 둘러싸여져 있다. 또한, 후에 설명하는 바와 같이, 메모리 셀 MC를 구성하는 6개의 MIS(전송용 MIS(Tr1, Tr2), 구동용 MIS(Dr1, Dr2), 부하용 MIS(Ld1, Ld2)) 중 nMIS(전송용 MIS(Tr1)와 구동용 MIS(Dr1))는 활성 영역 Ap1(p형 웰(4)) 위에 형성되고, nMIS(전송용 MIS(Tr2)와 구동용 MIS(Dr2))는 활성 영역 Ap2(p형 웰(4)) 위에 형성된다. 또한, pMIS(부하용 MIS(Ld2))는 활성 영역 An1(n형 웰(5)) 위에 형성되고, pMIS(부하용 MIS(Ld1))는 활성 영역 An2(n형 웰(5)) 위에 형성된다.
도 4는, 도 2, 3에 계속되는 제조 공정에서의 도 2와 동일한 개소의 주요부 평면도, 도 5의 (a)는, 도 2, 3에 계속되는 제조 공정에서의 도 3의 (a)와 동일한 개소의 주요부 단면도, 도 5의 (b)는, 도 2, 3에 계속되는 제조 공정에서의 도 3의 (b)와 동일한 개소의 주요부 단면도이다.
반도체 기판(1)의 메모리 셀 영역의 주표면에 nMIS(전송용 MIS(Tr1, Tr2), 구동용 MIS(Dr1, Dr2)) 및 pMIS(부하용 MIS(Ld1, Ld2))를 형성하고, 반도체 기판(1)의 주변 회로 영역의 주표면에 nMIS(QnL)와 pMIS(QpL)를 형성한다.
우선, 불산계의 세정액을 이용하여 반도체 기판(1)(p형 웰(4) 및 n형 웰(5))의 표면을 웨트 세정한 후, 약 800℃의 온도에서 열 산화함으로써 p형 웰(4) 및 n형 웰(5)의 각각의 표면에, 예를 들면 두께 6nm 정도의 청정한 게이트 절연막(6)을 형성한다.
다음으로, 게이트 절연막(6) 위에 게이트 전극 G를 형성한다. 이 게이트 전극 G는, 아래와 같이 형성한다. 우선, 게이트 절연막(6)의 상부에, 예를 들면 두께 0.2㎛ 정도의 저저항 다결정 실리콘막을 CVD법에 의해 퇴적한다. 계속해서, 포토리소그래피법에 의해 형성된 레지스트 패턴을 마스크로 하여 다결정 실리콘막을 드라이 에칭함으로써, 다결정 실리콘막으로 이루어지는 게이트 전극 G를 형성한다.
도 4에 도시하는 바와 같이, 메모리 셀 MC에서는, 활성 영역 Ap1 위에 전송용 MIS(Tr1)의 게이트 전극 G와 구동용 MIS(Dr1)의 게이트 전극 G가 형성되고, 활성 영역 Ap2 위에 전송용 MIS(Tr2)의 게이트 전극 G와 구동용 MIS(Dr2)의 게이트 전극 G가 형성된다. 또한, 활성 영역 An1 위에 부하용 MIS(Ld2)의 게이트 전극 G가 형성되고, 활성 영역 An2 위에 부하용 MIS(Ld1)의 게이트 전극 G가 형성된다. 부하용 MIS(Ld1)의 게이트 전극 G와 구동용 MIS(Dr1)의 게이트 전극 G는 공통이며, 게이트 전극 G의 단부에는 후속 공정에서 국소 배선이 접속되는 인출부 GM1이 구비된다. 또한, 마찬가지로, 부하용 MIS(Ld2)의 게이트 전극 G 및 구동용 MIS(Dr2)의 게이트 전극 G는 공통이며, 게이트 전극 G의 단부에는 후속 공정에서 국소 배선이 접속되는 인출부 GM2가 구비된다. 상기 인출부 GM1, GM2는 소자 분리(2) 위에 형성된다.
다음으로, 게이트 전극 G의 양측의 p형 웰(4)에 n형 불순물(예를 들면 인)을 이온 주입함으로써 n-형 반도체 영역(7)을 형성하고, 또한 게이트 전극 G의 양측의 n형 웰(5)에 p형 불순물(예를 들면 비소)을 이온 주입함으로써 p-형 반도체 영역(8)을 형성한다.
도 6의 (a)는, 도 4, 5에 계속되는 제조 공정에서의 도 3의 (a)와 동일한 개소의 주요부 단면도, 도 6의 (b)는, 도 4, 5에 계속되는 제조 공정에서의 도 3의 (b)와 동일한 개소의 주요부 단면도이다.
반도체 기판(1)의 주면 위에 CVD법에 의해, 예를 들면 두께 0.01㎛ 정도의 산화 실리콘막(9)을 퇴적한 후, 예를 들면 두께 0.1㎛ 정도의 질화 실리콘막을 퇴적한다. 계속해서, 이 질화 실리콘막을 RIE(Reactive Ion Etching)법에 의해 이방적으로 에칭함으로써, 게이트 전극 G의 측벽에 사이드월(10)을 형성한다. 이 에칭에서의 산화 실리콘막에 대한 질화 실리콘막의 에칭 선택비는, 예를 들면 7 내지 10 정도로 할 수 있기 때문에, 산화 실리콘막(9)은 사이드월(10)의 형성시의 에칭 스토퍼로서의 역할을 한다.
다음으로, 게이트 전극 G의 양측의 p형 웰(4)에 n형 불순물(예를 들면 인 또는 비소)을 이온 주입함으로써 n+형 반도체 영역(소스, 드레인)(12)을 형성하고, 게이트 전극 G의 양측의 n형 웰(5)에 p형 불순물(예를 들면 붕소)을 이온 주입함으로써 p+형 반도체 영역(소스, 드레인)(13)을 형성한다. 그 후, 노출된 산화 실리콘막(9)을 제거한다.
다음으로, 살리사이드 기술에 의해 반도체 기판(1)의 노출부(n+형 반도체 영역(12), p+형 반도체 영역(13)) 및 게이트 전극 G의 표면에 저저항의 니켈 실리사이드(NiSi)층(14)을 형성한다. 또한, 여기에서는 니켈 실리사이드층(14)을 예시하였지만, 다른 실리사이드층, 예를 들면 니켈 합금 실리사이드층, 코발트 실리사이드층, 텅스텐 실리사이드층, 또는 백금 실리사이드층 등을 형성할 수도 있다. 니켈 실리사이드층(14)은, 예를 들면 이하에 설명하는 방법에 의해 형성된다.
우선, 반도체 기판(1)의 주면 위에 스퍼터링법에 의해 니켈막 및 질화 티탄 막을 순차적으로 퇴적한다. 니켈막의 두께는, 예를 들면 0.01㎛, 질화 티탄막의 두께는, 예를 들면 0.015㎛이다. 질화 티탄막은 니켈막의 산화를 방지하기 위해 니켈막 위에 형성되고, 질화 티탄막 대신에 티탄막을 이용하여도 된다. 계속해서 반도체 기판(1)에 RTA(Rapid Thermal Anneal)법을 이용하여, 예를 들면 약 410℃의 온도에서 30초 정도의 열 처리를 실시함으로써, 니켈막과 게이트 전극 G를 구성하는 다결정 실리콘막, 및 니켈막과 n+형 반도체 영역(12) 또는 p+형 반도체 영역(13)이 형성된 반도체 기판(1)을 구성하는 단결정 실리콘을 선택적으로 반응시켜 니켈 실리사이드층(14)을 형성한다. 계속해서, 황산을 이용한 웨트 세정, 또는 황산과 과산화수소수를 이용한 웨트 세정 등에 의해, 미반응의 니켈막 및 질화 티탄막을 제거한 후, 반도체 기판(1)에 RTA법을 이용하여, 예를 들면 약 550℃의 온도에서 30초 정도의 열 처치를 실시함으로써, 니켈 실리사이드층(14)의 저저항화를 행한다.
여기까지의 공정에서, 메모리 셀 MC를 구성하는 6개의 MIS(구동용 MIS(Dr1, Dr2), 전송용 MIS(Tr1, Tr2) 및 부하용 MIS(Ld1, Ld2)), 및 주변 회로 영역의 nMIS(QnL) 및 pMIS(QpL)가 완성된다.
도 7은, 도 6에 계속되는 제조 공정에서의 도 2와 동일한 개소의 주요부 평면도, 도 8의 (a)는, 도 6에 계속되는 제조 공정에서의 도 3의 (a)와 동일한 개소의 주요부 단면도, 도 8의 (b)는, 도 6에 계속되는 제조 공정에서의 도 3의 (b)와 동일한 개소의 주요부 단면도이다.
다음으로, 반도체 기판(1) 위에 CVD법에 의해, 예를 들면 두께 0.03 내지 0.05㎛ 정도의 질화 실리콘막(15)을 퇴적한다. 또한, 질화 실리콘막(15)은, 후술하는 컨택트 홀 등의 형성시의 에칭 스토퍼로서의 역할을 한다.
다음으로, 질화 실리콘막(15) 위에 PSG(Phosphor Silicate Glass)막(16)을 형성하고, 열 처리를 행하여, 평탄화한 후, 산화 실리콘막(17)을 퇴적한다. 이 산화 실리콘막(17)은, 예를 들면, 테트라에톡시실란을 원료로 하여, 플라즈마 CVD법에 의해 형성한다. 질화 실리콘막(15), PSG막(16) 및 산화 실리콘막(17)은, 예를 들면 게이트 전극 G와 후에 형성되는 배선 사이의 층간 절연막으로 된다. 또한, CVD법에 의해, 예를 들면 두께 0.7 내지 0.8㎛ 정도의 산화 실리콘막(17)을 질화 실리콘막(15) 위에 퇴적한 후, 산화 실리콘막(17)의 표면을 CMP법으로 연마하여 그 표면을 평탄화하여도 된다.
다음으로, 포토리소그래피법에 의해 형성한 레지스트 패턴을 마스크로 하여 산화 실리콘막(17) 및 PSG막(16)을 드라이 에칭하고, 계속해서, 질화 실리콘막(15)을 드라이 에칭함으로써, n+형 반도체 영역(12) 및 p+형 반도체 영역(13) 위에 컨택트 홀 C1을 형성하고, 또한 제1 및 제2 배선홈(공통의 개구부(쉐어드ㆍ컨택트)) HM1, HM2를 형성한다. 또한, 전송용 MIS(Tr1, Tr2)의 게이트 전극 G의 인출부 위에 컨택트 홀 C1을 형성한다.
2개의 제1 및 제2 배선홈 HM1, HM2 중, 한 쪽의 제1 배선홈 HM1은, 부하용 MIS(Ld1)의 드레인 위부터, CMOS 인버터 INV2를 구성하는 부하용 MIS(Ld2)와 구동 용 MIS(Dr2)에 공통되는 게이트 전극 G의 인출부 GM2 위까지 연장되어 있다. 즉, 제1 배선홈 HM1은, 상기 게이트 전극 G의 인출부 GM2와 후에 형성되는 국소 배선을 접속하는 컨택트 홀과, 부하용 MIS(Ld1)의 드레인과 상기 국소 배선을 접속하는 컨택트 홀을 공유하는 1개의 홈이다. 또한, 다른 쪽의 제2 배선홈 HM2는, 부하용 MIS(Ld2)의 드레인 위부터, CMOS 인버터 INV1을 구성하는 부하용 MIS(Ld1)와 구동용 MIS(Dr1)에 공통되는 게이트 전극 G의 인출부 GM1 위까지 연장되어 있다. 즉, 제2 배선홈 HM2는, 상기 게이트 전극 G의 인출부 GM1과 후에 형성되는 국소 배선을 접속하는 컨택트 홀과, 부하용 MIS(Ld2)의 드레인과 상기 국소 배선을 접속하는 컨택트 홀을 공유하는 1개의 홈이다.
컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 형성시에서는, 우선, 질화 실리콘막(15)을 에칭 스토퍼로서 기능시켜, 산화 실리콘막(17) 및 PSG막(16)을 드라이 에칭한다. 이 에칭에서의 질화 실리콘막(15)에 대한 산화 실리콘막(17) 또는 PSG막(16)의 에칭 선택비는, 예를 들면 20 내지 30 정도이기 때문에, 질화 실리콘막(15)은 산화 실리콘막(17) 및 PSG막(16)의 에칭 스토퍼로서의 역할을 한다.
다음으로, 노출된 질화 실리콘막(15)을 드라이 에칭한다. 이 때, 제1 및 제2 배선홈 HM1, HM2이 형성되는 영역의 p+형 반도체 영역(13)의 표면에 형성된 니켈 실리사이드층(14), 및 CMOS 인버터 INV1을 구성하는 부하용 MIS(Ld1)와 구동용 MIS(Dr1)에 공통되는 게이트 전극 G의 인출부 GM1 및 CMOS 인버터 INV2를 구성하는 부하용 MIS(Ld2)와 구동용 MIS(Dr2)에 공통되는 게이트 전극 G의 인출부 GM2의 표 면에 형성된 니켈 실리사이드층(14)을 확실하게 노출시키기 위하여, 질화 실리콘막(15)은 오버 에칭된다. 이 오버 에칭에서는, CMOS 인버터 INV1을 구성하는 부하용 MIS(Ld1)와 구동용 MIS(Dr1)에 공통되는 게이트 전극 G의 인출부 GM1 및 CMOS 인버터 INV2를 구성하는 부하용 MIS(Ld2)와 구동용 MIS(Dr2)에 공통되는 게이트 전극 G의 인출부 GM2의 측벽에 형성된 사이드월(10)이 에칭되어, 게이트 전극 G의 인출부 GM1, GM2를 구성하는 니켈 실리사이드층(14)이나 다결정 실리콘막의 단부가 노출되는 경우가 있다. 그 결과, 니켈 실리사이드층(14)의 표면에 산화막이 성장하는 개소가 부분적으로 존재하게 된다.
도 9의 (a)는, 도 7, 8에 계속되는 제조 공정에서의 도 3의 (a)와 동일한 개소의 주요부 단면도, 도 9의 (b)는, 도 7, 8에 계속되는 제조 공정에서의 도 3의 (b)와 동일한 개소의 주요부 단면도이다.
컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부를 포함하는 산화 실리콘막(17) 위에 CVD법에 의해 티탄막 및 질화 티탄막을 순차적으로 형성하여, 이 적층막으로 이루어지는 배리어 메탈막(21)을 형성한다. 티탄막은 산소 원자를 25at％까지 고용할 수 있기 때문에 니켈 실리사이드층(14)의 표면의 환원재로서 이용되어, 니켈 실리사이드층(14)과의 접촉 저항을 저감하는 기능을 갖는다. 또한, 질화 티탄막은 후속 공정에서 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부에 매립되는 금속막의 구성 원자가 확산되는 것을 억제 또는 방지하는 기능을 갖는다. 배리어 메탈막(21)의 두께는, 예를 들면 3 내지 10nm이다. 또한, 이하의 설명에서는, 티탄막 및 그 위에 형성된 질화 티탄막을 배리어 메탈막(21)이라고 하여, 컨택 트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부에 매립되어 주 도전 재료로 되는 금속막, 예를 들면 텅스텐막 또는 구리막과는 구별한다.
배리어 메탈막(21)의 성막에는, 도 10에 도시하는 성막 장치(50)가 이용된다. 성막 장치(50)는, 반송실(51)의 주위에 개폐 수단인 게이트 밸브(52)를 통하여 로드 로크실(53) 및 4개의 챔버(54, 55, 56, 57)가 구비된 멀티 챔버 타입이다. 로드 로크실(53)의 반송실(51)과 반대측에는 웨이퍼 반입출실(58)이 설치되어 있고, 웨이퍼 반입출실(58)의 로드 로크실(53)과 반대측에는 반도체 웨이퍼 SW(본 실시 형태에서는, 이제까지 설명한 도 9에 도시하는 구조를 갖는 반도체 기판)를 수납하는 후프(Front Open Unified Pod)(59)를 부착하는 포트(60)가 설치되어 있다.
반송실(51)은 배기 기구 등에 의해 소정의 진공도로 유지되고, 그 중앙부에는 반도체 웨이퍼 SW를 반송하기 위한 다관절 암 구조의 반송용 로봇(61)이 설치되어 있다.
반송실(51)에 구비되는 챔버(제1 챔버)(54)는 드라이 클리닝 처치용 챔버, 챔버(제2 챔버)(55)는, 예를 들면 150℃ 이상의 고온의 가열 처리를 행하는 가열 처리용 챔버, 챔버(제3 챔버)(56, 57)는 배리어 메탈 성막용 챔버이다. 또한, 성막 장치(50)에서는, 반송실(51)에 구비되는 챔버를 4개로 하였지만, 이에 한정되는 것은 아니며, 동일한 용도의 챔버 또는 다른 용도의 챔버를 추가하는 것도 가능하다.
우선, 1매의 반도체 웨이퍼 SW를 웨이퍼 반입출실(58) 내에 설치된 반송용 로봇(62)에 의해 어느 하나의 후프(59)로부터 취출하고, 어느 하나의 로드 로크 실(53)에 반입한다. 후프(59)는 반도체 웨이퍼 SW의 배치 반송용의 밀폐 수납 용기이며, 통상 25매, 12매, 6매 등의 배치 단위로 반도체 웨이퍼 SW를 수납한다. 후프(59)의 용기 외벽은 미세한 통기 필터부를 제외하고 기밀 구조로 되어 있어, 먼지는 거의 완전하게 배제된다. 따라서, 클래스1000의 분위기에서 반송하여도, 내부는 클래스1의 청정도를 유지하도록 되어 있다. 성막 장치(50)와의 도킹은, 후프(59)의 도어를 포트(60)에 부착하여, 웨이퍼 반입출실(58)의 내부에 끌어들임으로써 청정함을 유지한 상태에서 행해진다. 계속해서 로드 로크실(53) 내를 탈기한 후, 반도체 웨이퍼 SW를 반송용 로봇(61)에 의해 반송실(51)에 반입한다.
다음으로, 반송용 로봇(61)에 의해 반도체 웨이퍼 SW를 반송실(51)로부터 드라이 클리닝 처리용의 챔버(54)에 진공 반송하고, 챔버(54)에 구비되는 웨이퍼 스테이지 위에 싣는다. 챔버(54)의 웨이퍼 스테이지에는 정전적으로 반도체 웨이퍼 SW를 흡착시켜 유지하는 기구가 구비되어 있고, 이에 의해 반도체 웨이퍼 SW의 온도를 효율적으로 제어할 수 있다. 드라이 클리닝 처리시에는, 환원 가스(제7 반응 가스), 예를 들면 HF 가스 및 NH3 가스를 첨가한 Ar 가스를 챔버(54) 내에 도입하고, 샤워 헤드를 통하여 반도체 웨이퍼 SW의 주면 위에 공급함으로써, 환원 가스와 니켈 실리사이드층(14)의 표면에 형성된 자연 산화막 사이에서 일어나는, 예를 들면 수학식 1로 표현되는 환원 반응에 의해 자연 산화막이 제거된다. 드라이 클리닝 처리시에서의 프로세스 조건은, 예를 들면 웨이퍼 스테이지 온도 25℃, HF 가스 유량(flow) 80sccm, NH3 가스 유량 38sccm, Ar 가스 유량 5sccm, 압력 1.3Pa이다.
Figure 112008042521062-PAT00001
이 때, 환원 반응에 의해 생성된 생성물((NH4)2SiF6)이 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부를 포함하는 반도체 웨이퍼 SW의 주면 위에 잔류한다.
다음으로, 반송용 로봇(61)에 의해 반도체 웨이퍼 SW를 드라이 클리닝 처리용의 챔버(54)로부터 가열 처리용의 챔버(55)로 반송실(51)을 통하여 진공 반송하고, 챔버(55)에 구비되는 스테이지 위에 싣는다. 챔버(55)의 스테이지 위에 반도체 웨이퍼 SW를 실음으로써, 반도체 웨이퍼 SW를 소정의 온도에서 가열하여 반도체 웨이퍼 SW의 주면 위에 잔류한 생성물을 승화시켜 제거한다. 반도체 웨이퍼 SW의 주면 위에서의 온도는, 예를 들면 150℃ 내지 400℃가 적절한 범위라고 생각된다(다른 조건에 따라서는 이 범위에 한정되지 않는 것은 물론임). 또한, 양산에 적합한 범위로서는 165℃ 내지 350℃가 생각되지만, 또한 180℃ 내지 220℃ 등의 200℃를 중심값으로 하는 범위가 가장 바람직하다고 생각된다.
그 후, 배리어 메탈막(21)이 형성되는데, 드라이 클리닝 처리의 공정 후에, 150℃ 내지 400℃의 열 처리를 반도체 기판(1)에 실시함으로써, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 저면 및 측면에 드라이 클리닝 처치시에 생성된 생성물이 제거되어 있기 때문에, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 저면에서의 배리어 메탈막(21)과 니켈 실리사이드층(14)의 접촉 저항의 변동을 저감 할 수 있다. 또한, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 측면에서의 배리어 메탈막(21)의 박리를 방지할 수 있다. 단, 전술한 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2를 형성할 때의 오버 에칭에 의해, 게이트 전극 G의 인출부 GM1, GM2를 구성하는 니켈 실리사이드층(14)이나 다결정 실리콘막의 단부가 노출된 개소에서는, 니켈 실리사이드층(14)의 표면에 성장한 산화막이, 상기 드라이 클리닝 처리 및 상기 열 처리로는 제거할 수 없어 잔존하고 있다.
또한, 상기 드라이 클리닝 처리에서는, 환원 가스에 HF 가스와 NH3 가스를 이용하였지만, 환원 가스 등의 반응 가스는 상기 가스에 한정되지 않고, 산화막과 비교적 저온에서 반응하여 기화하는 반응종을 생성하는 것이면 된다. 예를 들면 환원 가스로서 NF3 가스와 H2 가스를 이용하여도 된다.
또한, 상기 드라이 클리닝 처리에서는, 환원 가스 등의 반응 가스를 챔버(54) 내에 도입하여 자연 산화막을 환원 반응에 의해 제거하였지만, 플라즈마를 이용하여도 된다. 예를 들면, 리모트 플라즈마 발생 장치에서 환원 가스, 예를 들면 NF3 가스 및 NH3 가스를 첨가한 Ar 가스(플라즈마 여기용의 가스로서는 Ar 가스가 다용되지만, 그 밖의 희가스 또는 그들의 혼합 가스이어도 됨)를 여기시켜 플라즈마를 생성하고, 이 플라즈마를 챔버(54) 내에 도입하여 자연 산화막을 환원 반응에 의해 제거할 수도 있다.
다음으로, 반송용 로봇(61)에 의해 반도체 웨이퍼 SW를 가열 처리용의 챔버(55)로부터 배리어 메탈 성막용의 챔버(56) 또는 챔버(57)로 반송실(51)을 통하 여 진공 반송하고, 챔버(56) 또는 챔버(57)에 구비되는 스테이지 위에 싣는다.
성막 장치(50)에는, 배리어 메탈 성막용으로서 동일 기능, 동일 구조를 갖는 2개의 챔버(56, 57)가 구비되어 있다. 1대의 성막 장치(50)에 동일 기능, 동일 구조를 갖는 2개의 챔버(56, 57)를 구비함으로써, 한 쪽의 챔버, 예를 들면 챔버(56)가 정지하여도, 다른 한 쪽의 챔버, 예를 들면 챔버(57)를 사용함으로써, 성막 장치(50)를 정지하지 않고 배리어 메탈막(21)의 성막이 가능하기 때문에, 성막 장치(50)의 가동률을 향상시킬 수 있다.
배리어 메탈막(21)은, 상기 챔버(56)(또는 챔버(57))에서, 이하에 설명하는 PECVD법에 의해 반도체 웨이퍼 SW의 주면 위에 성막된다. 여기에서는, 배리어 메탈막(21)의 제1 내지 제4 성막 방법에 대하여 설명하지만, 배리어 메탈막(21)의 성막 방법은, 이들에 한정되는 것은 아니며, 여러가지로 변경하는 것은 가능하다.
배리어 메탈막(21)의 제1 성막 방법에 대하여, 도 11 내지 도 13을 이용하여 설명한다.
[스텝 1] 우선, 히터에 의해 소정의 온도, 예를 들면 450℃로 가열된 스테이지 위에 반도체 웨이퍼 SW를 재치한다. [스텝 1]부터 [스텝 10]까지의 동안은, 스테이지는 항상 소정의 온도, 예를 들면 450℃로 가열된다. [스텝 1]에서 설정된 소정의 시간, 예를 들면 5초 동안 챔버 내를 배기 기구에 의해 소정의 압력, 예를 들면 667Pa로 되도록, 챔버 내에 Ar 가스 및 H2 가스를 도입한다. Ar 가스의 유량은, 예를 들면 800sccm, H2 가스의 유량은, 예를 들면 4000sccm이다.
[스텝 2] 압력과 Ar 가스 및 H2 가스의 유량을 소정의 값으로 설정한 후, 반도체 웨이퍼 SW는 소정의 시간 가온된다. [스텝 2]부터 [스텝 9]까지의 동안은, 챔버 내는 항상 소정의 압력(예를 들면 667Pa)으로 유지되고, [스텝 2]부터 [스텝 10]까지의 동안은, Ar 가스 및 H2 가스는 항상 소정의 유량(예를 들면 각각 800sccm 및 4000sccm)으로 챔버 내에 도입된다.
[스텝 3] TiCl4 가스 공급원으로부터 TiCl4 가스(제1 반응 가스)를 공급하고, 유량이 안정될 때까지, 챔버의 직전에서 TiCl4 가스를 외부에 흘린다. TiCl4 가스의 유량은, 예를 들면 6.7sccm이다.
[스텝 4] TiCl4 가스의 유량이 안정된 후, TiCl4 가스를 챔버 내에 도입하여 니켈 실리사이드층(14)의 표면에 선택적으로 열 반응에 의한 티탄막(이하, 열 반응 Ti막으로 기재함; 제1 금속막)(21a)을 형성한다. TiCl4 가스의 유량은, 예를 들면 6.7sccm, 열 처리 시간은, 예를 들면 5 내지 30초이다. 열 반응 Ti막(21a)의 두께는, 예를 들면 1nm 이하이다. 여기에서, 도 12에 도시하는 바와 같이, 열 반응 Ti막(21a)은 컨택트 홀 C1의 저면, 및 제1 및 제2 배선홈 HM1, HM2의 저부에 노출된 니켈 실리사이드층(14)의 표면에만 형성되고, 컨택트 홀 C1의 측면, 제1 및 제2 배선홈 HM1, HM2의 측벽, 및 산화 실리콘막(17)의 상면에는 형성되지 않는다. 단, 제1 및 제2 배선홈 HM1, HM2의 저면이어도, 니켈 실리사이드층(14)의 표면에 산화막이 존재할 때에는, 제1 및 제2 배선홈 HM1, HM2의 저면에는 열 반응 Ti막(21a)은 형성되지 않는다.
[스텝 5] 고주파 전력(RF power)을 인가하여 챔버 내에 플라즈마를 생성함으로써, 열 반응 Ti막(21a) 위에 티탄막(이하, 플라즈마 반응 Ti막으로 기재함; 제2 금속막) (21b)을 형성한다. TiCl4 가스의 유량은, 예를 들면 6.7sccm, 고주파 전력은, 예를 들면 800W, 성막 시간은, 예를 들면 25초이다. 플라즈마 반응 Ti막(21b)의 두께는, 예를 들면 2 내지 5nm이다.
[스텝 6] 챔버 내에의 TiCl4 가스의 도입만을 멈추고, H2 가스(제2 반응 가스)에 의한 플라즈마 반응 Ti막(21b)의 플라즈마 처리(제1 플라즈마 처리)를 행하여, 플라즈마 반응 Ti막(21b)의 염소 농도를 저감하고, 또한 제1 및 제2 배선홈 HM1, HM2의 저부의 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원한다(제1 및 제2 배선홈 HM1, HM2의 저부에 산화막이 존재할 때에는, 열 반응 Ti막(21a)은 형성되지 않음). 플라즈마 처리 시간은 5초 이상, 예를 들면 5 내지 30초이다.
[스텝 7] 고주파 전압의 인가를 멈추고 챔버 내로부터 TiCl4 가스를 배기한다.
[스텝 8] NH3 가스(제3 반응 가스)를 챔버 내에 도입하여 플라즈마 반응 Ti막(21b)의 표면을 열 반응에 의해 질화하고, 제1 및 제2 배선홈 HM1, HM2의 저부의 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원 한다. NH3 가스의 유량은, 예를 들면 500sccm이며, 열 처리 시간은, 예를 들면 0 내지 75초이다.
[스텝 9] 고주파 전력을 인가하여 플라즈마를 생성함으로써(제2 플라즈마 처리), 플라즈마 반응 Ti막(21b)의 표면에 화학 양론적 조성보다도 질소의 양이 약간 많은 질화 티탄막(이하, 질소 리치 TiN막으로 기재함; 제1 질화 금속막)(21c), 예를 들면 Ti1N1 .1막을 형성하고, 또한 제1 및 제2 배선홈 HM1, HM2의 저부의 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원한다. 고주파 전력은, 예를 들면 800W, 질화 처리 시간은, 예를 들면 25초 이상, 예를 들면 25 내지 75초이다.
[스텝 10] 고주파 전압의 인가를 멈추고, 또한 NH3 가스의 챔버 내에의 도입을 멈추어 챔버로부터 NH3 가스를 배기한다.
상기 제1 성막 방법에 의해, 열 반응 Ti막(21a)/플라즈마 반응 Ti막(21b)/질소 리치 TiN막(21c)에 의해 구성되는 배리어 메탈막(21)이 형성된다. 열 반응 Ti막(21a)의 두께는, 예를 들면 1nm 이하, 플라즈마 반응 Ti막(21b)의 두께는, 예를 들면 5nm, 질소 리치 TiN막(21c)의 두께는, 예를 들면 3 내지 5nm이다.
열 반응 Ti막(21a)은, 니켈 실리사이드층(14)과의 낮은 접촉 저항을 얻을 수 있다. 이는, (1) 니켈 실리사이드층(14)과 열 반응 Ti막(21a)의 계면에 (Ni1Ti1 -x)Si가 생성되는 것, (2) 니켈 실리사이드가 촉매로 되어 열 분해 반응에 의해 순수 한 티탄이 생성되기 때문에, 플라즈마 반응 Ti막(21b)보다도 막 내에 함유되는 불순물 농도가 적은 것, (3) 드라이 클리닝 처리로 잔류하는 초미량의 불소에 의해 염화 티탄이 환원되는 것 등이 원인으로 생각된다. 또한, 질소 리치 TiN막(21c)은, 플러그의 구성 원자가 확산되는 것을 억제 또는 방지하는 배리어막으로서 유효하다. 또한, [스텝 6]의 플라즈마 처리에 의해 플라즈마 반응 Ti막(21b)의 염소 등의 불순물 농도가 저감된다. 또한, 열 반응 Ti막(21a)/플라즈마 반응 Ti막(21b)을 형성한 후에, H2 가스를 이용한 5 내지 30초의 플라즈마 처리를 실시하고, 또한, 플라즈마 반응 Ti막(21b)의 표면을 NH3 가스를 이용한 0 내지 75초의 열질화 처리 및 NH3 가스를 이용한 25 내지 75초의 플라즈마 처리를 실시함으로써, H 원자가 플라즈마 반응 Ti막(21b)을 통과하여, 제1 및 제2 배선홈 HM1, HM2의 저부에서 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원할 수 있다.
다음으로, 배리어 메탈막(21)의 제2 성막 방법에 대하여 도 14 및 도 15를 이용하여 설명한다.
[스텝 1]부터 [스텝 6]까지는, 전술한 제1 성막 방법과 동일하기 때문에, 여기에서의 설명은 생략한다. 단, [스텝 5]에서의 플라즈마 반응 Ti막(21b)의 성막 시간은, 예를 들면 5초, [스텝 6]에서의 플라즈마 처리 시간은, 예를 들면 5초이다.
[스텝 7] TiCl4 가스 공급원으로부터 TiCl4 가스를 공급하고, 유량이 안정될 때까지, 챔버의 직전에서 TiCl4 가스를 외부에 흘린다. TiCl4 가스의 유량은, 예를 들면 6.7sccm이다.
[스텝 8] TiCl4 가스의 유량이 안정된 후, TiCl4 가스를 챔버 내에 도입하고, 고주파 전력을 인가하여 챔버 내에 플라즈마를 생성함으로써, 플라즈마 반응 Ti막(21b) 위에 추가로 플라즈마 반응 Ti막(21b)을 형성한다. TiCl4 가스의 유량은, 예를 들면 6.7sccm, 고주파 전력은, 예를 들면 800W, 성막 시간은, 예를 들면 5초이다. 플라즈마 반응 Ti막(21b)의 두께는, 예를 들면 1 내지 2nm이다.
[스텝 9] 챔버 내에의 TiCl4 가스의 도입만을 멈추고, H2 가스에 의한 플라즈마 반응 Ti막(21b)의 플라즈마 처리를 행하여, 플라즈마 반응 Ti막(21b)의 염소 농도를 저감하고, 또한 제1 및 제2 배선홈 HM1, HM2의 저부의 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원한다. [스텝 7] 내지 [스텝 9]를 복수회, 예를 들면 4회 반복한다. [스텝 9]에서의 1회의 플라즈마 처리 시간은, [스텝 6] 및 [스텝 9]에서의 합계의 플라즈마 처리 시간이 25 내지 75초로 되도록 설정되고, 예를 들면 5초이다. 플라즈마 반응 Ti막(21b)의 합계의 두께는, 예를 들면 5 내지 10nm로 된다.
[스텝 10] 고주파 전압의 인가를 멈추고 챔버 내로부터 TiCl4 가스를 배기한다.
[스텝 11] NH3 가스를 챔버 내에 도입하여 플라즈마 반응 Ti막(21b)의 표면 을 열 반응에 의해 질화하고, 제1 및 제2 배선홈 HM1, HM2의 저부의 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원한다. NH3 가스의 유량은, 예를 들면 500sccm이며, 열 처리 시간은, 예를 들면 0 내지 75초이다.
[스텝 12] 고주파 전력을 인가하여 플라즈마를 생성함으로써, 플라즈마 반응 Ti막(21b)의 표면에 질소 리치 TiN막(21c)을 형성하고, 또한 제1 및 제2 배선홈 HM1, HM2의 저부의 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원한다. 고주파 전력은, 예를 들면 800W, 질화 처리 시간은, 예를 들면 25초 이상, 예를 들면 25 내지 75초이다.
[스텝 13] 고주파 전압의 인가를 멈추고, 또한 NH3 가스의 챔버 내에의 도입을 멈추어 챔버로부터 NH3 가스를 배기한다.
상기 제2 성막 방법에 의해, 열 반응 Ti막(21a)/플라즈마 반응 Ti막(21b)(다단)/질소 리치 TiN막(21c)에 의해 구성되는 배리어 메탈막(21)이 형성된다. 열 반응 Ti막(21a)의 두께는, 예를 들면 1nm 이하, 플라즈마 반응 Ti막(21b)의 두께는, 예를 들면 5nm, 질소 리치 TiN막(21c)의 두께는, 예를 들면 3 내지 5nm이다.
전술한 제1 성막 방법과 마찬가지로, 열 반응 Ti막(21a)은 니켈 실리사이드층(14)과의 낮은 접촉 저항을 얻을 수 있고, 질소 리치 TiN막(21c)은 플러그의 구성 원자가 확산되는 것을 억제 또는 방지하는 배리어막으로서 유효하다. 또한, 제1 및 제2 배선홈 HM1, HM2의 저부에서 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원할 수 있다.
또한, [스텝 5, 6]+([스텝 7, 8, 9])×4의 프로세스에서는, 플라즈마 반응 Ti막(21b)의 성막과 환원을 비교적 단시간에 교대로 행함으로써, 플라즈마 반응 Ti막(21b)의 표면뿐만 아니라, 내부의 염소 등의 불순물 농도를 저감할 수 있어, 비저항이 낮은 양질의 플라즈마 반응 Ti막(21b)을 얻을 수 있다.
다음으로, 배리어 메탈막(21)의 제3 성막 방법에 대하여 도 16 및 도 17을 이용하여 설명한다.
[스텝 1]부터 [스텝 10]까지는, 전술한 제1 성막 방법과 동일하기 때문에, 여기에서의 설명은 생략한다. 단, [스텝 5]에서의 플라즈마 반응 Ti막(21b)의 성막 시간은, 예를 들면 5초, [스텝 6]에서의 플라즈마 처리 시간은, 예를 들면 5초, [스텝 8]에서의 열질화 처리 시간은, 예를 들면 10초 및 [스텝 9]에서의 플라즈마 처리 시간은, 예를 들면 5초이다.
[스텝 11] TiCl4 가스 공급원으로부터 TiCl4 가스를 공급하고, 유량이 안정될 때까지, 챔버의 직전에서 TiCl4 가스를 외부에 흘린다. TiCl4 가스의 유량은, 예를 들면 6.7sccm이다.
[스텝 12] TiCl4 가스의 유량이 안정된 후, TiCl4 가스를 챔버 내에 도입하고, 고주파 전력을 인가하여 챔버 내에 플라즈마를 생성함으로써, 질소 리치 TiN막(21c) 위에 플라즈마 반응 Ti막(21b)을 형성한다. TiCl4 가스의 유량은, 예를 들면 6.7sccm, 고주파 전력은, 예를 들면 800W, 성막 시간은, 예를 들면 5초이다. 플라즈마 반응 Ti막(21b)의 두께는, 예를 들면 1 내지 2nm이다.
[스텝 13] 챔버 내에의 TiCl4 가스의 도입만을 멈추고, H2 가스에 의한 플라즈마 반응 Ti막(21b)의 플라즈마 처리를 행하여, 플라즈마 반응 Ti막(21b)의 염소 농도를 저감하고, 또한 제1 및 제2 배선홈 HM1, HM2의 저부의 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원한다. 플라즈마 처리 시간은, 예를 들면 5초이다.
[스텝 14] 고주파 전압의 인가를 멈추고 챔버 내로부터 TiCl4 가스를 배기한다.
[스텝 15] NH3 가스를 챔버 내에 도입하여 플라즈마 반응 Ti막(21b)의 표면을 열 반응에 의해 질화하고, 제1 및 제2 배선홈 HM1, HM2의 저부의 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원한다. NH3 가스의 유량은, 예를 들면 500sccm이며, 열 처리 시간은, 예를 들면 10초이다.
[스텝 16] 고주파 전력을 인가하여 플라즈마를 생성함으로써, 플라즈마 반응 Ti막(21b)의 표면에 질소 리치 TiN막(21c)을 형성하고, 또한 제1 및 제2 배선홈 HM1, HM2의 저부의 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원한다. 고주파 전력은, 예를 들면 800W, 질화 처리 시간은, 예를 들면 5초이다.
[스텝 17] 고주파 전압의 인가를 멈추고, 또한 NH3 가스의 챔버 내에의 도입을 멈추어 챔버로부터 NH3 가스를 배기한다.
[스텝 11] 내지 [스텝 17]을 복수회, 예를 들면 4회 반복한다. [스텝 6] 및 [스텝 13]에서의 H2 가스에 의한 플라즈마 처리 시간을, 예를 들면 5초로 하고, [스텝 8] 및 [스텝 15]에서의 NH3 가스에 의한 열질화 처리 시간을, 예를 들면 10초로 하며, [스텝 9] 및 [스텝 16]에서의 NH3 가스에 의한 플라즈마 처리 시간을, 예를 들면 5초로 하였지만, 이에 한정되는 것은 아니며, H2 가스에 의한 합계의 플라즈마 처리 시간이 5 내지 30초, NH3 가스에 의한 열질화 처리 시간이 0 내지 75초, NH3 가스에 의한 합계의 플라즈마 처리 시간이 25 내지 75초로 되도록, 각각의 스텝에서의 처리 시간을 설정할 수 있다.
상기 제3 성막 방법에 의해, 열 반응 Ti막(21a)/(플라즈마 반응 Ti막(21b)/질소 리치 TiN막(21c))×5에 의해 구성되는 배리어 메탈막(21)이 형성된다. 열 반응 Ti막(21a)의 두께는, 예를 들면 1nm 이하, (플라즈마 반응 Ti막(21b)+질소 리치 TiN막(21c))×5의 두께는, 예를 들면 5 내지 10nm이다.
전술한 제1 성막 방법과 마찬가지로, 열 반응 Ti막(21a)은 니켈 실리사이드층(14)과의 낮은 접촉 저항을 얻을 수 있고, 질소 리치 TiN막(21c)은 플러그의 구성 원자가 확산되는 것을 억제 또는 방지하는 배리어막으로서 유효하다. 또한, 제1 및 제2 배선홈 HM1, HM2의 저부에서 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원할 수 있다.
또한, [스텝 5, 6, 7, 8, 9, 10]+([스텝 11, 12, 13, 14, 15, 16, 17])×4의 프로세스에서는, 플라즈마 반응 Ti막(21b)의 성막과 환원과 질화의 일련의 프로세스를 비교적 단시간에 복수회 행함으로써, 염소 등의 불순물 농도의 저감에 의한 비저항이 낮은 양질의 플라즈마 반응 Ti막(21b)을 얻는 것이 가능함과 동시에, 그 표면에 배리어막으로서 유효하게 기능하는 질소 리치 TiN막(21c)을 성막할 수 있다.
다음으로, 배리어 메탈막(21)의 제4 성막 방법에 대하여 상기 도 14 및 도 18을 이용하여 설명한다.
[스텝 1]부터 [스텝 6]까지는, 전술한 제2 성막 방법과 동일하기 때문에, 여기에서의 설명은 생략한다. 단, [스텝 5]에서의 플라즈마 반응 Ti막(21b)의 성막 시간은, 예를 들면 5 내지 15초이며, 1단째의 플라즈마 반응 Ti막(21b)의 두께가, 전술한 제2 성막 방법에서의 1단째의 플라즈마 반응 Ti막(21b)의 두께보다도 두꺼운 점이 서로 다르다. 또한, [스텝 7]부터 [스텝 13]까지는, 전술한 제2 성막 방법과 동일하기 때문에, 여기에서의 설명은 생략한다.
상기 제4 성막 방법에 의해, 열 반응 Ti막(21a)/플라즈마 반응 Ti막(21b)/플라즈마 반응 Ti막(21b)(다단)/질소 리치 TiN막(21c)에 의해 구성되는 배리어 메탈막(21)이 형성된다. 열 반응 Ti막(21a)의 두께는, 예를 들면 1nm 이하, 하층에 위치하는 플라즈마 반응 Ti막(21b)의 두께는, 예를 들면 3nm, 상층에 위치하는 플라즈마 반응 Ti막(21b)의 두께는, 예를 들면 4 내지 5nm이다.
전술한 제1 성막 방법과 마찬가지로, 열 반응 Ti막(21a)은 니켈 실리사이드층(14)과의 낮은 접촉 저항을 얻을 수 있고, 질소 리치 TiN막(21c)은 플러그의 구 성 원자가 확산되는 것을 억제 또는 방지하는 배리어막으로서 유효하다. 또한, 제1 및 제2 배선홈 HM1, HM2의 저부에서 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원할 수 있다.
또한, [스텝 5, 6]과 [스텝 7, 8, 9]의 프로세스에서는, 플라즈마 반응 Ti막(21b)의 성막과 환원을 비교적 단시간에 행함으로써, 염소 등의 불순물 농도의 저감에 의한 비저항이 낮은 양질의 플라즈마 반응 Ti막(21b)을 얻을 수 있다.
전술한 제1 내지 제4 중 어느 하나의 제조 방법이어도, 염소 등의 불순물 농도가 낮은 배리어 메탈막(21)을 형성할 수 있기 때문에, 니켈 실리사이드층(14)의 저항이 저감되고, 또한 배리어 메탈막(21)의 박리나 마이크로 크랙 등을 방지할 수 있다. 또한, 제1 및 제2 배선홈 HM1, HM2의 저부에서의 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원할 수 있다.
그 후, 반송용 로봇(61)에 의해 반도체 웨이퍼 SW를 배리어 메탈 성막용의 챔버(56)(또는 챔버(57))로부터 어느 하나의 로드 로크실(53)에 진공 반출하고, 또한 반송용 로봇(62)에 의해 반도체 웨이퍼 SW를 로드 로크실(53)로부터 웨이퍼 반입출실(58)을 통하여 어느 하나의 후프(59)로 되돌린다.
또한, 전술한 제1 내지 제4 성막 방법에 의해 형성된 배리어 메탈막(21)은, 플러그의 구성 원자가 확산되는 것을 억제 또는 방지하는 배리어막으로서 유효하며, 질소 리치 TiN막(21c)을 갖고 있다. 그러나, 배리어 메탈막(21) 위에, 예를 들면 TiCl4 가스 및 NH3 가스(제4 반응 가스)를 이용한 450 내지 480℃ 정도의 열 CVD법에 의해, 예를 들면 두께 0 내지 5nm의 질화 티탄막(제2 질화 금속막)을 형성함으로써, 보다 높은 배리어 기능을 갖게 하여도 된다.
이하에, 열 CVD법에 의해 배리어 메탈막(21) 위에 형성되는 질화 티탄막의 성막 방법에 대하여, 도 19를 이용하여 간단하게 설명한다. 이 질화 티탄막은, 전술한 성막 장치(50)에 추가로 챔버를 접속하여, 그 챔버 내에서 성막하여도 되고, 또는 전술한 성막 장치(50)와는 다른 CVD 장치를 이용하여 성막하여도 된다. 또한, 질화 티탄막의 성막 방법은, 이에 한정되는 것은 아니며, 여러가지로 변경하는 것은 가능하다.
[스텝 1] 우선, 히터에 의해 소정의 온도, 예를 들면 480℃로 가열된 스테이지 위에 반도체 웨이퍼 SW를 재치한다. [스텝 1]부터 [스텝 12]까지의 동안은, 스테이지는 항상 소정의 온도로 가열된다. [스텝 1]에서 설정된 소정의 시간으로 챔버 내를 배기 기구에 의해 소정의 압력으로 되도록, 챔버 내에 TiCl4 가스 및 NH3 가스의 각각의 캐리어 가스인 N2 가스 및 NH3 가스를 도입한다.
[스텝 2] 압력과 N2 가스 및 NH3 가스의 유량이 소정의 값으로 설정된 후, 반도체 웨이퍼 SW는 소정의 시간 가온된다.
[스텝 3] 동시에, TiCl4 가스 공급원으로부터 TiCl4 가스를 공급하고, 유량이 안정될 때까지, 챔버의 직전에서 TiCl4 가스를 외부에 흘린다.
[스텝 4] 내지 [스텝 10] TiCl4 가스 및 NH3 가스를 이용하여 질화 티탄막을 퇴적할 때에는, 챔버 내에 TiCl4 가스 및 NH3 가스가 동시에 도입된다. TiCl4 가스 및 NH3 가스의 유량은, 예를 들면 60sccm, 압력은, 예를 들면 260Pa, 퇴적 시간은, 예를 들면 6초이다. 두꺼운 질화 티탄막을 성막하는 경우에는, [스텝 4] 내지 [스텝 10]을 복수회 반복한다. 예를 들면 [스텝 4] 내지 [스텝 10]을 6회 반복함으로써, 5nm의 두께의 질화 티탄막을 형성할 수 있다.
[스텝 11] 및 [스텝 12] 고주파 전압의 인가를 멈추고, 또한 TiCl4 가스 및 NH3 가스의 챔버 내에의 도입을 멈추어, 챔버 내에 N2 가스를 도입하고, 챔버 내로부터 TiCl4 가스 및 NH3 가스를 배기한다. 그 후, N2 가스의 챔버 내에의 도입을 멈추어, 챔버 내를 진공화한다.
다음으로, 도 20에 도시하는 바와 같이, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부를 포함하는 배리어 메탈막(21) 위에 금속막, 예를 들면 텅스텐막(22)을 CVD법에 의해 퇴적한다. 텅스텐막(22)의 성막에서는, 우선, 배리어 메탈막(21) 위에 텅스텐의 핵막(이하, 텅스텐 핵막으로 기재함; 금속 핵막)(22a)을 형성하고, 그 후, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부를 매립하는 텅스텐막(이하, 블랭킷ㆍ텅스텐막으로 기재함; 금속막)(22b)을 퇴적한다. 본 실시 형태에서는, 상기 텅스텐 핵막(22a)을, 예를 들면 두께 0.01㎛ 이하의 다층 구조로 하였다. 이 텅스텐 핵막(22a)은, 배리어 메탈막(21)의 최상층에 위치하는 질소 리치 TiN막(21c)과의 밀착성이 좋고, 또한, 텅스텐막의 성막 가스인 WF6 가스에 함유 되는 불소가 배리어 메탈막(21)에 침입하는 것을 억제 또는 방지하는 기능을 갖기 때문에, 배리어 메탈막(21)의 불소에 의한 부식(예를 들면 플라즈마 반응 Ti막(21b)의 팽창이나 박리 등)을 방지할 수 있다.
여기에서는, 텅스텐막(22)의 제1, 제2 및 제3 성막 방법에 대하여 설명한다. 제1 성막 방법은, WF6 가스, SiH4 가스 및 H2 가스를 챔버 내에 동시에 공급하고, 텅스텐 핵막(22a)을 형성하고, 그 후, 블랭킷ㆍ텅스텐막(22b)을 형성한다. 제2 성막 방법은, WF6 가스를 이용하여 배리어 메탈막(21)의 표면에 텅스텐 및 불소를 흡착시킨 후, SiH4 가스를 이용한 환원 반응에 의해 불소를 제거하여 텅스텐 핵막(22a)을 형성하고, 그 후, 블랭킷ㆍ텅스텐막(22b)을 형성한다. 제3 성막 방법은, WF6 가스를 이용하여 배리어 메탈막(21)의 표면에 텅스텐 및 불소를 흡착시킨 후, B2H6 가스를 이용한 환원 반응에 의해 불소를 제거하여 텅스텐 핵막(22a)을 형성하고, 그 후, 블랭킷ㆍ텅스텐막(22b)을 형성한다. 또한, 텅스텐막(22)(텅스텐 핵막(22a) 및 블랭킷ㆍ텅스텐막(22b))의 성막 방법은, 이들에 한정되는 것은 아니며, 여러가지로 변경하는 것은 가능하다.
제1 성막 방법은, 예를 들면 도 21에 도시하는 프로세스 스텝에 따라서, 아래와 같이 행해진다.
[스텝 1] 및 [스텝 2] WF6 가스(제5 반응 가스), SiH4 가스 및 H2 가스(제1 환원 가스)를 각각 소정의 유량으로 챔버 내에 도입하여, 배리어 메탈막(21)의 표 면에 소정의 두께의 텅스텐 핵막(22a)을 형성한다. 챔버 내의 압력은, 예를 들면 2667Pa, 반도체 웨이퍼의 온도는, 예를 들면 390℃로 한다. 또한, [스텝 2]의 시간(A1)을 제어함으로써, 원하는 두께의 텅스텐 핵막(22a)이 형성된다. 텅스텐 핵막(22a)의 두께는, 예를 들면 7nm이다. WF6 가스와 SiH4 가스를 동시에 챔버 내에 도입함으로써, 성막과 동시에 불소를 제거할 수 있기 때문에, 불소의 함유량이 적은 텅스텐 핵막(22a)을 형성할 수 있다.
[스텝 3] 내지 [스텝 6] H2 가스(제2 환원 가스)를 소정의 유량으로 챔버 내에 도입한 후, WF6 가스(제6 반응 가스)를 소정의 유량, 예를 들면 250sccm으로 챔버 내에 도입하여, 텅스텐 핵막(22a) 위에 H2 환원에 의한 블랭킷ㆍ텅스텐막(22b)을 형성한다. 챔버 내의 압력은, 예를 들면 10666Pa, 반도체 웨이퍼의 온도는 400℃ 이하, 예를 들면 390℃로 한다. 또한, [스텝 5]의 시간(A2)을 제어함으로써, 원하는 두께의 블랭킷ㆍ텅스텐막(22b)이 형성된다. 블랭킷ㆍ텅스텐막(22b)의 두께는, 예를 들면 0.193㎛이다. 블랭킷ㆍ텅스텐막(22b)을 형성한 후에는, 압력을 0Pa, WF6 가스의 유량을 0sccm으로 한다.
상기 SiH4 환원에 의한 핵 부착을 채용한 제1 성막 방법에 의해, 불소의 함유량이 적은 텅스텐 핵막(22a) 및 블랭킷ㆍ텅스텐막(22b)으로 이루어지는 텅스텐막(22)이 형성된다. 블랭킷ㆍ텅스텐막(22b)의 성막 온도는, 예를 들면 390℃이며, 400℃ 이하의 비교적 저온에서 텅스텐막(22)을 성막함으로써, 블랭킷ㆍ텅스텐 막(22b)의 성막시에서의 WF6 가스에 함유되는 불소의 침입을 억제할 수 있다. 이에 의해, WF6 가스에 함유되는 불소의 배리어 메탈막(21)에의 침입을 억제 또는 방지 할 수 있기 때문에, 배리어 메탈막(21)의 불소에 의한 부식을 방지할 수 있다.
제2 성막 방법은, 예를 들면 도 22에 도시하는 프로세스 스텝에 따라서, 이하와 같이 행해진다.
[스텝 1] 및 [스텝 2] WF6 가스(제5 반응 가스)를 소정의 유량, 예를 들면 160sccm으로 챔버 내에 도입하고, 배리어 메탈막(21)의 표면에 텅스텐 및 불소를 흡착시켜, 1nm 정도의 두께의 텅스텐 핵막을 형성한다. 챔버 내의 압력은, 예를 들면 1000Pa, 반도체 웨이퍼의 온도는, 예를 들면 350℃이다. 그 후, 챔버 내에의 WF6 가스의 공급을 멈춘다.
[스텝 3] 및 [스텝 4] SiH4 가스(제1 환원 가스)를 소정의 유량, 예를 들면 400sccm으로 챔버 내에 도입하고, SiH4 환원에 의해 상기 텅스텐 핵막 내의 불소를 제거한다. 챔버 내의 압력은, 예를 들면 1000Pa, 반도체 웨이퍼의 온도는, 예를 들면 350℃이다. 그 후, 챔버 내에의 SiH4 가스의 공급을 멈춘다. [스텝 1] 내지 [스텝 4]는 복수회, 예를 들면 7회 반복함으로써, 다층 구조의 텅스텐 핵막(22a)이 형성된다. 텅스텐 핵막(22a)의 두께는, 예를 들면 7nm이다.
[스텝 5] 내지 [스텝 9] H2 가스(제2 환원 가스)를 소정의 유량, 예를 들면 4000sccm으로 챔버 내에 도입한 후, WF6 가스(제6 반응 가스)를 소정의 유량, 예를 들면 60sccm으로 챔버 내에 도입한다. 계속해서 WF6 가스의 유량을 증가시켜, 예를 들면 350sccm으로 하고, 압력을 증가시켜, 예를 들면 10666Pa로 한다. 또한, 반도체 웨이퍼의 온도도 상승시키는데, 그 온도는 400℃ 이하, 예를 들면 390℃로 한다. 그 후, 텅스텐 핵막(22a) 위에 H2 환원에 의한 블랭킷ㆍ텅스텐막(22b)을 형성하고, 원하는 두께의 블랭킷ㆍ텅스텐막(22b)을 형성한 후, 압력을 0Pa, WF6 가스의 유량을 0sccm으로 한다. 블랭킷ㆍ텅스텐막(22a)의 두께는, 예를 들면 0.193㎛이다.
상기 SiH4 환원에 의한 핵 부착을 채용한 제2 성막 방법에 의해, 텅스텐 핵막(22a) 및 블랭킷ㆍ텅스텐막(22b)으로 이루어지는 텅스텐막(22)이 형성된다. 텅스텐 핵막(22a)을 다층 구조로 함으로써 각 층의 계면이 불연속으로 되고, 블랭킷ㆍ텅스텐막(22b)의 성막시에서의 WF6 가스에 함유되는 불소가 텅스텐 핵막(22a)을 투과하기 어렵게 된다. 또한, 블랭킷ㆍ텅스텐막(22b)의 성막 온도는, 예를 들면 390℃이며, 400℃ 이하의 비교적 저온에서 텅스텐막(22)을 성막함으로써, 블랭킷ㆍ텅스텐막(22b)의 성막시에서의 WF6 가스에 함유되는 불소의 침입을 억제할 수 있다. 이들에 의해, WF6 가스에 함유되는 불소의 배리어 메탈막(21)에의 침입을 억제 또는 방지할 수 있기 때문에, 배리어 메탈막(21)의 불소에 의한 부식을 방지할 수 있다.
제3 성막 방법은, 예를 들면 도 23에 도시하는 프로세스 스텝에 따라서, 이 하와 같이 행해진다.
[스텝 1] 및 [스텝 2] WF6 가스(제5 반응 가스)를 소정의 유량, 예를 들면 160sccm으로 챔버 내에 도입하고, 배리어 메탈막(21)의 표면에 텅스텐 및 불소를 흡착시켜, 1nm 정도의 두께의 텅스텐 핵막을 형성한다. 챔버 내의 압력은, 예를 들면 1000Pa, 반도체 웨이퍼의 온도는, 예를 들면 350℃이다. 그 후, 챔버 내에의 WF6 가스의 공급을 멈춘다.
[스텝 3] 및 [스텝 4] H2 가스에 의해 희석된 5％ B2H6 가스(제1 환원 가스)를 소정의 유량, 예를 들면 1000sccm으로 챔버 내에 도입하고, B2H6 환원에 의해 상기 텅스텐 핵막 내의 불소를 제거한다. 챔버 내의 압력은, 예를 들면 1000Pa, 반도체 웨이퍼의 온도는, 예를 들면 350℃이다. 그 후, 챔버 내에의 H2 가스에 의해 희석된 5％ B2H6 가스의 공급을 멈춘다. [스텝 1] 내지 [스텝 4]는 복수회, 예를 들면 8회 반복함으로써, 다층 구조의 텅스텐 핵막(22a)이 형성된다. 텅스텐 핵막(22a)의 두께는, 예를 들면 7nm이며, 그 구조는 아몰퍼스이다.
[스텝 5] 내지 [스텝 10] H2 가스(제2 환원 가스)를 소정의 유량, 예를 들면 4000sccm으로 챔버 내에 도입한 후, WF6 가스(제6 반응 가스)를 소정의 유량, 예를 들면 60sccm으로 챔버 내에 도입한다. 계속해서 WF6 가스의 유량을 증가시켜, 예를 들면 200sccm으로 하고, 압력을 증가시켜, 예를 들면 10666Pa로 한다. 또한, 반도 체 웨이퍼의 온도도 상승시키는데, 그 온도는 400℃ 이하, 예를 들면 390℃로 한다. 그 후, 텅스텐 핵막(22a) 위에 H2 환원에 의한 블랭킷ㆍ텅스텐막(22b)을 형성하고, 원하는 두께의 블랭킷ㆍ텅스텐막(22b)을 형성한 후, 압력을 0Pa, WF6 가스의 유량을 0sccm으로 한다. 블랭킷ㆍ텅스텐막(22b)의 두께는, 예를 들면 0.193㎛이다.
상기 B2H6 환원에 의한 핵 부착을 채용한 제3 성막 방법에 의해, 텅스텐 핵막(22a) 및 블랭킷ㆍ텅스텐막(22b)으로 이루어지는 텅스텐막(22)이 형성된다. 전술한 SiH4 환원에 의한 핵 부착을 채용한 제2 성막 방법과 마찬가지로, 텅스텐 핵막(22a)을 다층 구조로 함으로써 각 층의 계면이 불연속으로 되고, 또한 텅스텐 핵막(22a)의 구조가 아몰퍼스이기 때문에, 블랭킷ㆍ텅스텐막(22b)의 성막시에서의 WF6 가스에 함유되는 불소가 텅스텐 핵막(22a)을 투과하기 어렵게 된다. 또한, 블랭킷ㆍ텅스텐막(22b)의 성막 온도는, 예를 들면 390℃이며, 400℃ 이하의 비교적 저온에서 텅스텐막(22)을 성막함으로써, 블랭킷ㆍ텅스텐막(22b)의 성막시에서의 WF6 가스에 함유되는 불소의 침입을 억제할 수 있다. 이들에 의해, WF6 가스에 함유되는 불소의 배리어 메탈막(21)에의 침입을 억제 또는 방지할 수 있기 때문에, 배리어 메탈막(21)의 불소에 의한 부식을 방지할 수 있다.
도 24의 (a)는, 도 20에 계속되는 제조 공정에서의 도 3의 (a)와 동일한 개소의 주요부 단면도, 도 24의 (b)는, 도 20에 계속되는 제조 공정에서의 도 3의 (b)와 동일한 개소의 주요부 단면도이다.
다음으로, 도 24에 도시하는 바와 같이, 산화 실리콘막(17)의 표면이 노출될 때까지 에치백 혹은 CMP를 실시하여, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 외부의 티탄막, 질화 티탄막 및 텅스텐막을 제거함으로써, 컨택트 홀 C1의 내부에, 텅스텐막(22)을 주 도전 재료로 하는 플러그 P1을 형성하고, 제1 및 제2 배선홈 HM1, HM2의 내부에 국소 배선(23a(도 25 참조), 23b)을 형성한다.
한 쪽의 국소 배선(23a)은, 부하용 MIS(Ld1)의 드레인, 전송용 MIS(Tr1)의 소스, 및 CMOS 인버터 INV2를 구성하는 부하용 MIS(Ld2)와 구동용 MIS(Dr2)에 공통되는 게이트 전극 G의 인출부 GM2에 접속되어 있다. 또한, 다른 쪽의 국소 배선(23b)은, 부하용 MIS(Ld2)의 드레인, 전송용 MIS(Tr2)의 소스, 및 CMOS 인버터 INV1을 구성하는 부하용 MIS(Ld1)와 구동용 MIS(Dr1)에 공통되는 게이트 전극 G의 인출부 GM1에 접속되어 있다.
전술한 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부에 플러그 P1을 형성하는 공정에서는, 플러그 P1의 주 도전 재료를 텅스텐막(22)으로 하고, 배리어 메탈막(21)을 티탄막(21a, 21b) 위에 질화 티탄막(21c)을 형성한 적층막으로 하였지만, 이에 한정되는 것은 아니며, 여러가지로 변경하는 것은 가능하다. 예를 들면 배리어 메탈막(21)을 전술한 티탄막(21a, 21b) 위에 질화 티탄막(21c)을 형성한 적층막으로 하고, 플러그의 주 도전 재료를 구리막으로 할 수도 있다. 이 경우, 우선, 전술한 제조 방법과 마찬가지로 하여 배리어 메탈막(21)을 성막하고, 그 후, CVD법 또는 스퍼터링법에 의해 배리어 메탈막(21) 위에 시드층, 예를 들면 구리 또 는 루테늄의 시드층을 형성하고, 또한 전해 도금법을 이용하여 시드층 위에 구리 도금막을 형성함으로써, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부에 구리 도금막을 매립한다.
배리어 메탈막(21)의 성막 및 상기 시드층의 성막에는, 전술한 성막 장치(50)를 이용한다. 전술한 바와 같이, 성막 장치(50)의 반송실(51)에는 4개의 챔버가 구비되어 있고, 플러그 P1의 주 도전 재료를 텅스텐막(22)으로 하는 경우에는, 챔버(제1 챔버)(54)를 드라이 클리닝 처치용 챔버, 챔버(제2 챔버)(55)를 가열 처리용 챔버, 챔버(제3 챔버)(56, 57)를 배리어 메탈 성막용 챔버로서 사용한다. 플러그 P1의 주 도전 재료를 구리막으로 하는 경우에는, 챔버(제1 챔버)(54)를 드라이 클리닝 처리용 챔버, 챔버(제2 챔버)(55)를 가열 처리용 챔버, 챔버(제3 챔버)(56)를 배리어 메탈 성막용 챔버, 챔버(제4 챔버)(57)를 시드층 성막용 챔버로서 사용한다. 이에 의해, 배리어 메탈막(21)의 표면이 대기에 노출되어 오염되지 않고 배리어 메탈막(21) 위에 연속하여 시드층이 성막되기 때문에, 균일하게 시드층을 형성할 수 있다. 그 후, 전해 도금법에 의해 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부에 구리막이 매립되지만, 균일하게 시드층이 형성되어 있기 때문에, 거의 완전하게 구리막이 매립되어, 플러그 P1의 양호한 도통을 얻을 수 있다.
이 후, 상층의 배선, 예를 들면 제0, 제1 및 제2층 배선이 형성된다. 계속해서, 이들 배선의 형성 공정에 대하여 설명한다.
도 25는, 도 24에 계속되는 제조 공정에서의 도 2와 동일한 개소의 주요부 평면도, 도 26의 (a)는, 도 24에 계속되는 제조 공정에서의 도 3의 (a)와 동일한 개소의 주요부 단면도, 도 26의 (b)는, 도 24에 계속되는 제조 공정에서의 도 3의 (b)와 동일한 개소의 주요부 단면도이다.
우선, 국소 배선(23a, 23b), 플러그 P1 위에 스퍼터링법에 의해, 예를 들면 두께 0.1㎛ 정도의 텅스텐막을 퇴적한다. 계속해서, 패터닝함으로써 제0층 배선 M0을 형성한다.
다음으로, 국소 배선(23a, 23b), 제0층 배선 M0 및 산화 실리콘막(17) 위에, CVD법에 의해 산화 실리콘막(24)을 퇴적한다. 계속해서, 제0층 배선 M0 위의 산화 실리콘막(24)을 에칭에 의해 제거함으로써 컨택트 홀 C2를 형성한다.
다음으로, 컨택트 홀 C2의 내부를 포함하는 산화 실리콘막(24) 위에 배리어 메탈막(25)을 형성한다. 배리어 메탈막(25)은, 예를 들면 질화 티탄막, 질화 탄탈막, 질화 탄탈막 위에 탄탈막을 겹쳐 쌓은 적층막, 또는 질화 탄탈막 위에 루테늄막을 겹쳐 쌓은 적층막이다. 배리어 메탈막(25)을 형성하기 전에는 전술한 드라이 클리닝 처리가 행해지는데, 이 드라이 클리닝 처리에서도 그 후, 전술한 100 내지 150℃의 온도에서의 가열과 150℃보다도 높은 온도에서의 가열을 반도체 웨이퍼에 대하여 행하여, 컨택트 홀 C2의 저면 및 측벽에 생성된 생성물의 제거를 행하여도 된다. 이에 의해, 배리어 메탈막(25)과 제0층 배선 M0의 접촉 저항의 변동을 저감할 수 있고, 또한, 산화 실리콘막(24)으로부터의 배리어 메탈막(25)의 박리를 방지할 수 있다.
다음으로, CVD법 또는 스퍼터링법에 의해 배리어 메탈막(25) 위에 구리의 시 드층을 형성하고, 또한 전해 도금법을 이용하여 시드층 위에 구리 도금막을 형성한다. 구리 도금막에 의해 컨택트 홀 C2의 내부를 매립한다. 계속해서 컨택트 홀 C2 이외의 영역의 구리 도금막, 시드층 및 배리어 메탈막(25)을 CMP법에 의해 제거하여, 구리막을 주 도전 재료로 하는 플러그 P2를 형성한다. 또한, 도 25의 평면도에서는, 게이트 전극 G 및 활성 영역 An1 등의 표시를 생략하고 있다.
다음으로, 산화 실리콘막(24) 및 플러그 P2 위에 제1층 배선(도 25 중, 음영의 해칭으로 나타냄) M1을 형성한다. 우선, 스퍼터링법에 의해, 예를 들면 두께 0.01㎛ 정도의 티탄막 및 두께 0.05㎛ 정도의 질화 티탄막을 순차적으로 퇴적하고, 예를 들면 약 500 내지 700℃의 온도에서 1분 정도의 열 처리를 반도체 기판(1)에 실시한다. 계속해서, CVD법에 의해 텅스텐막을 퇴적하고, 패터닝함으로써 제1층 배선 M1을 형성한다. 제1층 배선 M1 중, 플러그 P1, P2를 통하여 전송용 MIS(Tr1, Tr2)의 게이트 전극 G를 접속하는 제1층 배선 M1은 워드선 WL로 된다.
도 27은, 도 25, 26에 계속되는 제조 공정에서의 도 2와 동일한 개소의 주요부 평면도, 도 28의 (a)는, 도 25, 26에 계속되는 제조 공정에서의 도 3의 (a)와 동일한 개소의 주요부 단면도, 도 28의 (b)는, 도 25, 26에 계속되는 제조 공정에서의 도 3의 (b)와 동일한 개소의 주요부 단면도이다.
제1층 배선 M1 및 산화 실리콘막(24) 위에 산화 실리콘막(26)을 CVD법에 의해 퇴적한 후, 제1층 배선 M1 위의 산화 실리콘막(26)을 에칭에 의해 제거함으로써 컨택트 홀 C3을 형성한다.
다음으로, 산화 실리콘막(26) 위에 제2층 배선(도 27 중, 음영의 해칭으로 나타냄) M2를 형성한다. 우선, 스퍼터링법에 의해, 예를 들면 두께 0.01㎛ 정도의 티탄막 및 두께 0.05㎛ 정도의 질화 티탄막을 순차적으로 퇴적하고, 예를 들면 약 500 내지 700℃의 온도에서 1분 정도의 열 처리를 반도체 기판(1)에 실시한다. 계속해서, CVD법에 의해 텅스텐막을 퇴적하고, 패터닝함으로써 제2층 배선 M2를 형성한다. 제2층 배선 M2를 통하여 구동용 MIS(Dr1, Dr2)의 소스에 기준 전위 Vss가 공급된다. 또한, 제2층 배선 M2를 통하여 부하용 MIS(Ld1, Ld2)의 소스에 전원 전위 Vcc가 공급된다. 또한, 구동용 MIS(Dr1, Dr2)의 일단과 접속된 제2층 배선 M2는 데이터선 DL, /DL로 된다.
이상의 공정에 의해, 도 1을 이용하여 설명한 SRAM의 메모리 셀 MC 및 주변 회로가, 거의 완성된다.
이와 같이, 본 실시 형태에 의하면, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부에 배리어 메탈막(21)을 형성하기 전에 행하는 드라이 클리닝 처치에 의해, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 저면 및 측면에 화학 양론적 조성으로부터 약간 벗어난 생성물이 잔류하는데, 이 생성물은 드라이 클리닝 처리 후에 행하는 150℃보다도 높은 온도의 열 처리에 의해 제거되기 때문에, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 저면에서의 니켈 실리사이드층(14)과 배리어 메탈막(21)의 접촉 저항의 변동을 저감할 수 있고, 또한 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 측면에서의 배리어 메탈막(21)의 박리를 방지할 수 있다.
또한, 배리어 메탈막(21)의 니켈 실리사이드층(14)과 접하는 최하층에, 염소 등의 불순물 농도가 낮은 열 반응 Ti막(21a)을 형성하는 것, 및 H2 가스를 이용한 플라즈마 처리에 의해 배리어 메탈막(21)에 함유되는 염소 등의 불순물 농도를 저감할 수 있기 때문에, 니켈 실리사이드층(14)과의 접촉 저항이 낮고, 박리나 마이크로 크랙 등의 불량이 없는 배리어 메탈막(21)을 얻을 수 있다. 또한, 배리어 메탈막(21)의 플러그와 접하는 최상층에, 질소 리치 TiN막(21c)을 형성함으로써, 플러그의 구성 원자가 확산되는 것을 억제 또는 방지할 수 있다.
또한, 니켈 실리사이드층(14)의 표면에 산화막이 성장하고, 이 산화막이, 드라이 클리닝 처리 및 열 처리로는 제거할 수 없어 잔존하여도, 열 반응 Ti막(21a)/플라즈마 반응 Ti막(21b)을 형성한 후에, H2 가스를 이용한 5 내지 30초의 플라즈마 처리를 실시하고, 또한, 플라즈마 반응 Ti막(21b)의 표면을 NH3 가스를 이용한 0 내지 75초의 열질화 처리 및 NH3 가스를 이용한 25 내지 75초의 플라즈마 처리를 실시함으로써, H 원자가 플라즈마 반응 Ti막(21b)을 통과하여, 제1 및 제2 배선홈 HM1, HM2의 저면에서의 플라즈마 반응 Ti막(21b)과 니켈 실리사이드층(14) 사이에 잔존하는 산화막을 환원할 수 있어, 플러그 P1과 니켈 실리사이드층(14)의 양호한 도통을 얻을 수 있다. 도 29에, 본 발명을 실시한 경우의 플러그와 니켈 실리사이드층의 접촉 저항을 나타낸다. 접촉 저항의 측정에는, 긴 변 직경 200nm, 짧은 변 직경 90nm의 배선홈에 매립된 플러그와 니켈 실리사이드층의 연결 개수가 7200개인 체인 구조 패턴을 이용하였다. 도 29에 도시하는 바와 같이, NH3 가스를 이용한 열 질화 처리 또는 NH3 가스를 이용한 플라즈마 처리를 실시함으로써, 플러그와 니켈 실리사이드층의 접촉 저항은 저감된다.
또한, 플러그를 구성하는 텅스텐막(22)의 배리어 메탈막(21)과 접하는 층에, SiH4 환원 반응 또는 B2H6 환원 반응에 의해 다층 구조의 텅스텐 핵막(22a)을 형성함으로써, 텅스텐막(22)과 질소 리치 TiN막(21c)의 양호한 밀착성을 얻을 수 있다. 또한, 텅스텐 핵막(22a)이 WF6 가스에 함유되는 불소의 침입을 억제하는 기능을 갖는 것, 및 H2 환원에 의한 블랭킷ㆍ텅스텐막(22b)의 형성의 채용에 의해, 400℃ 이하의 비교적 저온에서 텅스텐막(22)을 형성할 수 있기 때문에, WF6 가스에 함유되는 불소의 배리어 메탈막(21)에의 침입을 억제 또는 방지할 수 있어, 불소에 의한 배리어 메탈막(21)의 부식을 방지할 수 있다.
또한, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부에 매립되는 도전 부재로서 구리로 이루어지는 플러그를 이용하는 경우에는, 성막 장치(50)에, 드라이 클리닝 처치용 챔버(챔버(54)), 가열 처리용 챔버(챔버(55)), 배리어 메탈 성막용 챔버(챔버(56)) 및 시드층 성막용 챔버(챔버(57))를 구비함으로써, 대기에 노출되지 않고 배리어 메탈막(21) 위에 연속하여 시드층을 성막할 수 있기 때문에, 균일하게 시드층이 형성되어, 컨택트 홀 C1, 및 제1 및 제2 배선홈 HM1, HM2의 내부에 전해 도금법에 의해 거의 완전하게 구리막을 매립하는 것이 가능해져, 플러그 P1의 양호한 도통을 얻을 수 있다.
또한, 성막 장치(50)에, 배리어 메탈 성막용으로서 동일 기능, 동일 구조를 갖는 2개의 챔버(56, 57)를 구비하는 것이 가능해져, 한 쪽의 챔버, 예를 들면 챔버(56)가 정지하여도, 다른 한 쪽의 챔버, 예를 들면 챔버(57)를 사용하여, 성막 장치(50)를 정지하지 않고 티탄막 또는 질화 티탄막의 성막을 할 수 있기 때문에, 성막 장치(50)의 가동률을 향상할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.
본 발명은, 절연막에 개구된 접속 구멍의 내부에 금속막을 매립하는 공정을 갖는 반도체 장치의 제조에 적용할 수 있다.
도 1은 본 발명의 일 실시 형태에 의한 SRAM의 메모리 셀을 도시하는 등가 회로도.
도 2는 본 발명의 일 실시 형태에 의한 SRAM의 제조 방법을 도시하는 반도체 기판의 주요부 평면도.
도 3은 본 발명의 일 실시 형태에 의한 SRAM의 제조 방법을 도시하는 반도체 기판의 주요부 단면도로서, (a)는 메모리 셀 영역의 일부(도 2의 A-A'선), (b)는 주변 회로 영역의 일부를 도시하는 도면.
도 4는 도 2, 3에 계속되는 제조 공정에서의 도 2와 동일한 개소의 주요부 평면도.
도 5는 도 2, 3에 계속되는 제조 공정에서의 도 3과 동일한 개소의 주요부 단면도.
도 6은 도 4, 5에 계속되는 제조 공정에서의 도 3과 동일한 개소의 주요부 단면도.
도 7은 도 6에 계속되는 제조 공정에서의 도 2와 동일한 개소의 주요부 평면도.
도 8은 도 6에 계속되는 제조 공정에서의 도 3과 동일한 개소의 주요부 단면도.
도 9는 도 7, 8에 계속되는 제조 공정에서의 도 3과 동일한 개소의 주요부 단면도.
도 10은 본 발명의 일 실시 형태에 의한 배리어 메탈막의 성막 장치의 개략 평면도.
도 11은 본 발명의 일 실시 형태에 의한 배리어 메탈 성막 공정에서의 제1 성막 방법의 프로세스 스텝도.
도 12는 본 발명의 일 실시 형태에 의한 직경 80nm의 컨택트 홀의 저부에 성막된 열 반응 Ti막의 막 두께와 열 처리 시간의 관계를 나타내는 그래프도.
도 13은 도 9에 계속되는 SRAM의 제조 공정 중의 컨택트 홀의 내부의 배리어 메탈막 및 플러그를 도시하는 주요부 확대 단면도.
도 14는 본 발명의 일 실시 형태에 의한 배리어 메탈 성막 공정에서의 제2 성막 방법의 프로세스 스텝도.
도 15는 도 9에 계속되는 SRAM의 제조 공정 중의 도 13과 동일한 개소의 주요부 확대 단면도.
도 16은 본 발명의 일 실시 형태에 의한 배리어 메탈 성막 공정에서의 제3 성막 방법의 프로세스 스텝도.
도 17은 도 9에 계속되는 SRAM의 제조 공정 중의 도 13과 동일한 개소의 주요부 확대 단면도.
도 18은 도 9에 계속되는 SRAM의 제조 공정 중의 도 13과 동일한 개소의 주요부 확대 단면도.
도 19는 본 발명의 일 실시 형태에 의한 배리어 메탈 성막 공정의 프로세스 스텝을 나타내는 도면.
도 20은 도 13, 15, 17 또는 18에 계속되는 SRAM의 제조 공정 중의 컨택트 홀의 내부의 주요부 확대 단면도.
도 21은 본 발명의 일 실시 형태에 의한 텅스텐 성막 공정에서의 제1 성막 방법의 프로세스 스텝도.
도 22는 본 발명의 일 실시 형태에 의한 텅스텐 성막 공정에서의 제2 성막 방법의 프로세스 스텝도.
도 23은 본 발명의 일 실시 형태에 의한 텅스텐 성막 공정에서의 제3 성막 방법의 프로세스 스텝도.
도 24는 도 20에 계속되는 제조 공정에서의 도 3과 동일한 개소의 주요부 단면도.
도 25는 도 24에 계속되는 제조 공정에서의 도 2와 동일한 개소의 주요부 평면도.
도 26은 도 24에 계속되는 제조 공정에서의 도 3과 동일한 개소의 주요부 단면도.
도 27은 도 25, 26에 계속되는 제조 공정에서의 도 2와 동일한 개소의 주요부 평면도.
도 28은 도 25, 26에 계속되는 제조 공정에서의 도 3과 동일한 개소의 주요부 단면도.
도 29는 본 발명의 일 실시 형태에 의한 플러그와 니켈 실리사이드층의 접촉 저항을 나타내는 그래프도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
1a: 기판
1b: 에피택셜층
2: 소자 분리
4: p형 웰
5: n형 웰
6: 게이트 절연막
7: n-형 반도체 영역
8: p-형 반도체 영역
9: 산화 실리콘막
10: 사이드월
12: n+형 반도체 영역
13: p+형 반도체 영역
14: 니켈 실리사이드층
15: 질화 실리콘막
16: PSG막
17: 산화 실리콘막
21: 배리어 메탈막
21a: 티탄막(열 반응 Ti막)
2lb: 티탄막(플라즈마 반응 Ti막)
21c: 질화 티탄막(질소 리치 TiN막)
22: 텅스텐막
22a: 텅스텐 핵막
22b: 블랭킷ㆍ텅스텐막
23a, 23b: 국소 배선
24: 산화 실리콘막
25: 배리어 메탈막
26: 산화 실리콘막
50: 성막 장치
51: 반송실
52: 게이트 밸브
53: 로드 로크실
54, 55, 56, 57: 챔버
58: 웨이퍼 반입출실
59: 후프
60: 포트
61, 62: 반송용 로봇
A: 기억 노드
An1, An2, Ap1, Ap2: 활성 영역
B: 기억 노드
C1, C2, C3: 컨택트 홀
DL, /DL: 데이터선
Dr1, Dr2: 구동용 MIS
G: 게이트 전극
GM1, GM2: 인출부
HM1, HM2: 배선홈
INV1, INV2: CMOS 인버터
Ld1, Ld2: 부하용 MIS
M0: 제0층 배선
M1: 제1층 배선
M2: 제2층 배선
MC: 메모리 셀
QnL: nMIS
QpL: pMIS
P1, P2: 플러그
SW: 반도체 웨이퍼
Tr1, Tr2: 전송용 MIS
Vcc: 전원 전압
Vss: 기준 전압
WL: 워드선

Claims (56)

  1. 제1 게이트 전극을 갖는 제1 전계 효과 트랜지스터와, 제2 게이트 전극을 갖는 제2 전계 효과 트랜지스터가 소자 분리에 의해 전기적으로 분리되고, 상기 소자 분리 위로 연장되는 상기 제2 게이트 전극의 인출부와, 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역이 도전 부재를 통하여 전기적으로 접속된 반도체 장치의 제조 방법으로서,
    (a) 반도체 기판의 주면에 상기 소자 분리와, 상기 소자 분리에 의해 서로 전기적으로 분리된 제1 및 제2 활성 영역을 형성하는 공정;
    (b) 상기 제1 활성 영역에 상기 제1 전계 효과 트랜지스터의 제1 게이트 전극을 형성하고, 상기 제2 활성 영역에 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극을 형성하고, 상기 제2 게이트 전극의 상기 인출부를 상기 소자 분리 위로 연장시키는 공정;
    (c) 상기 (b) 공정 후, 상기 반도체 기판의 주면 위에 제1 절연막을 형성하고, 상기 제1 절연막을 이방성 에칭함으로써, 상기 제1 및 제2 게이트 전극의 측벽에 상기 제1 절연막으로 이루어지는 사이드월을 형성하는 공정;
    (d) 상기 (c) 공정 후, 상기 제1 전계 효과 트랜지스터의 제1 게이트 전극 및 소스 또는 드레인을 구성하는 반도체 영역의 표면, 및 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극 및 소스 또는 드레인을 구성하는 반도체 영역의 표면에 실리사이드층을 형성하는 공정;
    (e) 상기 (d) 공정 후, 상기 반도체 기판의 주면 위에 제2 절연막을 퇴적하는 공정;
    (f) 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역의 일부와 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극의 인출부의 일부에 걸치는 영역의 상기 제2 절연막을 에칭함으로써, 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역 위의 상기 실리사이드층의 일부와 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극의 인출부 위의 상기 실리사이드층의 일부가 노출되는 개구부를 형성하는 공정;
    (g) 상기 개구부의 저부에 제1 반응 가스를 이용한 열 반응에 의해 제1 금속막을 형성하는 공정;
    (h) 상기 제1 금속막 위에 상기 제1 반응 가스를 이용한 플라즈마 반응에 의해 제2 금속막을 형성하는 공정;
    (i) 질소를 함유하는 제3 반응 가스를 이용하여 상기 제2 금속막의 표면을 열질화 처리하는 공정;
    (j) 상기 제3 반응 가스를 이용하여 상기 제2 금속막의 표면에 제2 플라즈마 처리를 실시하여 상기 제2 금속막의 표면에 제1 질화 금속막을 형성하는 공정
    을 포함하고,
    상기 (i) 공정의 상기 열질화 처리의 시간은 0 내지 75초이며, 상기 (j) 공정의 상기 제2 플라즈마 처리의 시간은 25 내지 75초인 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 (j) 공정에서 형성된 상기 제1 질화 금속막은, 화학 양론적 조성보다도 질소의 양이 많은 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (h) 공정과 상기 (i) 공정 사이에, (k) 제2 반응 가스를 이용하여 상기 제2 금속막의 표면에 제1 플라즈마 처리를 실시하는 공정을 더 포함하고, 상기 (k) 공정의 상기 제1 플라즈마 처리의 시간은 5 내지 30초인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 (j) 공정 후에, (l) 제4 반응 가스를 이용한 열 CVD법에 의해, 상기 제1 질화 금속막 위에 제2 질화 금속막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 반응 가스는 TiCl4 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제3항에 있어서,
    상기 제2 반응 가스는 H2 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제3 반응 가스는 NH3 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 제4 반응 가스는 TiCl4 가스 및 NH3 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 (h) 공정을 복수회 반복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항 또는 제3항에 있어서,
    상기 (h) 공정 내지 상기 (j) 공정을 복수회 반복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    상기 (f) 공정과 상기 (g) 공정 사이에, (m) 제7 반응 가스를 이용하여 상기 개구부의 저부를 드라이 클리닝하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제7 반응 가스는 HF 가스, NF3 가스, NH3 가스 또는 H2 가스 중 적어도 어느 하나를 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 (m) 공정과 상기 (g) 공정 사이에, (n) 상기 반도체 기판에 열 처리를 실시하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 개구부의 저부는, 니켈 실리사이드층, 니켈 합금 실리사이드층, 코발트 실리사이드층, 텅스텐 실리사이드층, 또는 백금 실리사이드층 위에 개구되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제1 게이트 전극을 갖는 제1 전계 효과 트랜지스터와, 제2 게이트 전극을 갖는 제2 전계 효과 트랜지스터가 소자 분리에 의해 전기적으로 분리되고, 상기 소자 분리 위로 연장되는 상기 제2 게이트 전극의 인출부와, 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역이 도전 부재를 통하여 전기적으로 접속된 반도체 장치의 제조 방법으로서,
    (a) 반도체 기판의 주면에 상기 소자 분리와, 상기 소자 분리에 의해 서로 전기적으로 분리된 제1 및 제2 활성 영역을 형성하는 공정;
    (b) 상기 제1 활성 영역에 상기 제1 전계 효과 트랜지스터의 제1 게이트 전극을 형성하고, 상기 제2 활성 영역에 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극을 형성하고, 상기 제2 게이트 전극의 상기 인출부를 상기 소자 분리 위로 연장시키는 공정;
    (c) 상기 (b) 공정 후, 상기 반도체 기판의 주면 위에 제1 절연막을 형성하고, 상기 제1 절연막을 이방성 에칭함으로써, 상기 제1 및 제2 게이트 전극의 측벽에 상기 제1 절연막으로 이루어지는 사이드월을 형성하는 공정;
    (d) 상기 (c) 공정 후, 상기 제1 전계 효과 트랜지스터의 제1 게이트 전극 및 소스 또는 드레인을 구성하는 반도체 영역의 표면, 및 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극 및 소스 또는 드레인을 구성하는 반도체 영역의 표면에 실리사이드층을 형성하는 공정;
    (e) 상기 (d) 공정 후, 상기 반도체 기판의 주면 위에 제2 절연막을 퇴적하 는 공정;
    (f) 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역의 일부와 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극의 인출부의 일부에 걸치는 영역의 상기 제2 절연막을 에칭함으로써, 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역 위의 상기 실리사이드층의 일부와 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극의 인출부 위의 상기 실리사이드층의 일부가 노출되는 개구부를 형성하는 공정;
    (g) 상기 반도체 기판을 성막 장치의 제1 챔버에 구비되는 웨이퍼 스테이지 위에 재치한 후, 상기 제1 챔버 내에 제7 반응 가스를 공급하고, 상기 개구부의 저부를 드라이 클리닝하는 공정;
    (h) 상기 반도체 기판을 상기 성막 장치의 제2 챔버에 구비되는 웨이퍼 스테이지 위에 재치한 후, 상기 반도체 기판에 열 처리를 실시하는 공정;
    (i) 상기 반도체 기판을 상기 성막 장치의 제3 챔버에 구비되는 웨이퍼 스테이지 위에 재치하는 공정;
    (j) 상기 개구부의 저부에 제1 반응 가스를 이용한 열 반응에 의해 제1 금속막을 형성하는 공정;
    (k) 상기 제1 금속막 위에 상기 제1 반응 가스를 이용한 플라즈마 반응에 의해 제2 금속막을 형성하는 공정;
    (l) 질소를 함유하는 제3 반응 가스를 이용하여 상기 제2 금속막의 표면을 열질화 처리하는 공정;
    (m) 상기 제3 반응 가스를 이용하여 상기 제2 금속막의 표면에 제2 플라즈마 처리를 실시하여 상기 제2 금속막의 표면에 제1 질화 금속막을 형성하는 공정
    을 포함하고,
    상기 (j) 공정, 상기 (k) 공정, 상기 (l) 공정 및 상기 (m) 공정은 상기 제3 챔버 내에서 행해지고, 상기 (l) 공정의 상기 열질화 처리의 시간은 0 내지 75초이며, 상기 (m) 공정의 상기 제2 플라즈마 처리의 시간은 25 내지 75초인 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 (m) 공정에서 형성된 상기 제1 질화 금속막은, 화학 양론적 조성보다도 질소의 양이 많은 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 (k) 공정과 상기 (l) 공정 사이에, (n) 제2 반응 가스를 이용하여 상기 제2 금속막의 표면에 제1 플라즈마 처리를 실시하는 공정을 더 포함하고, 상기 (n) 공정의 상기 제1 플라즈마 처리의 시간은 5 내지 30초인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 제1 반응 가스는 TiCl4 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 제2 반응 가스는 H2 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제15항에 있어서,
    상기 제3 반응 가스는 NH3 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제15항에 있어서,
    상기 제7 반응 가스는 HF 가스, NF3 가스, NH3 가스 또는 H2 가스 중 적어도 어느 하나를 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제15항에 있어서,
    상기 (k) 공정을 복수회 반복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제15항 또는 제17항에 있어서,
    상기 (k) 공정 내지 상기 (m) 공정을 복수회 반복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제15항에 있어서,
    상기 개구부의 저부는, 니켈 실리사이드층, 니켈 합금 실리사이드층, 코발트 실리사이드층, 텅스텐 실리사이드층, 또는 백금 실리사이드층 위에 개구되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제1 게이트 전극을 갖는 제1 전계 효과 트랜지스터와, 제2 게이트 전극을 갖는 제2 전계 효과 트랜지스터가 소자 분리에 의해 전기적으로 분리되고, 상기 소자 분리 위로 연장되는 상기 제2 게이트 전극의 인출부와, 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역이 도전 부재를 통하여 전기적으로 접속된 반도체 장치의 제조 방법으로서,
    (a) 반도체 기판의 주면에 상기 소자 분리와, 상기 소자 분리에 의해 서로 전기적으로 분리된 제1 및 제2 활성 영역을 형성하는 공정;
    (b) 상기 제1 활성 영역에 상기 제1 전계 효과 트랜지스터의 제1 게이트 전극을 형성하고, 상기 제2 활성 영역에 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극을 형성하고, 상기 제2 게이트 전극의 상기 인출부를 상기 소자 분리 위로 연장시키는 공정;
    (c) 상기 (b) 공정 후, 상기 반도체 기판의 주면 위에 제1 절연막을 형성하고, 상기 제1 절연막을 이방성 에칭함으로써, 상기 제1 및 제2 게이트 전극의 측벽에 상기 제1 절연막으로 이루어지는 사이드월을 형성하는 공정;
    (d) 상기 (c) 공정 후, 상기 제1 전계 효과 트랜지스터의 제1 게이트 전극 및 소스 또는 드레인을 구성하는 반도체 영역의 표면, 및 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극 및 소스 또는 드레인을 구성하는 반도체 영역의 표면에 실리사이드층을 형성하는 공정;
    (e) 상기 (d) 공정 후, 상기 반도체 기판의 주면 위에 제2 절연막을 퇴적하는 공정;
    (f) 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역의 일부와 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극의 인출부의 일부에 걸치는 영역의 상기 제2 절연막을 에칭함으로써, 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역 위의 상기 실리사이드층의 일부와 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극의 인출부 위의 상기 실리사이드층의 일부가 노출되는 개구부를 형성하는 공정;
    (g) 상기 개구부의 저부에 제1 반응 가스를 이용한 플라즈마 반응에 의해 제2 금속막을 형성하는 공정;
    (h) 질소를 함유하는 제3 반응 가스를 이용하여 상기 제2 금속막의 표면을 열질화 처리하는 공정;
    (i) 상기 제3 반응 가스를 이용하여 상기 제2 금속막의 표면에 제2 플라즈마 처리를 실시하여 상기 제2 금속막의 표면에 제1 질화 금속막을 형성하는 공정;
    (j) 제5 반응 가스 및 제1 환원 가스를 이용한 CVD법에 의해, 상기 제1 질화 금속막 위에 금속 핵막을 형성하는 공정;
    (k) 제6 반응 가스 및 제2 환원 가스를 이용한 CVD법에 의해, 상기 금속 핵막 위에 상기 금속막을 형성하는 공정
    을 포함하고,
    상기 (h) 공정의 상기 열질화 처리의 시간은 0 내지 75초이며, 상기 (i) 공정의 상기 제2 플라즈마 처리의 시간은 25 내지 75초인 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 (j) 공정은, 상기 제5 반응 가스를 이용한 CVD법에 의해, 상기 제1 질화 금속막 위에 금속 핵막을 형성한 후, 상기 제1 환원 가스를 이용하여 상기 금속 핵막을 환원하는 공정을 복수회 반복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제25항에 있어서,
    상기 (k) 공정에서의 상기 반도체 기판의 온도는 400℃ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제25항에 있어서,
    상기 제5 반응 가스는 WF6 가스, 상기 제1 환원 가스는 SiH4 가스를 함유하는 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제25항에 있어서,
    상기 제5 반응 가스는 WF6 가스, 상기 제1 환원 가스는 B2H6 가스를 함유하는 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제29항에 있어서,
    상기 금속 핵막의 구조는 아몰퍼스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제25항에 있어서,
    상기 제6 반응 가스는 WF6 가스, 상기 제2 환원 가스는 H2 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제25항에 있어서,
    상기 금속 핵막의 두께는 0.01㎛ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제25항에 있어서,
    상기 (i) 공정에서 형성된 상기 제1 질화 금속막은, 화학 양론적 조성보다도 질소의 양이 많은 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제25항에 있어서,
    상기 (g) 공정과 상기 (h) 공정 사이에, (l) 제2 반응 가스를 이용하여 상기 제2 금속막의 표면에 제1 플라즈마 처리를 실시하는 공정을 더 포함하고, 상기 (l) 공정의 상기 제1 플라즈마 처리의 시간은 5 내지 30초인 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제25항에 있어서,
    상기 (i) 공정과 상기 (j) 공정 사이에, (m) 제4 반응 가스를 이용한 열 CVD법에 의해, 상기 제1 질화 금속막 위에 제2 질화 금속막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제25항에 있어서,
    상기 제1 반응 가스는 TiCl4 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제34항에 있어서,
    상기 제2 반응 가스는 H2 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제25항에 있어서,
    상기 제3 반응 가스는 NH3 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제35항에 있어서,
    상기 제4 반응 가스는 TiCl4 가스 및 NH3 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제1 게이트 전극을 갖는 제1 전계 효과 트랜지스터와, 제2 게이트 전극을 갖는 제2 전계 효과 트랜지스터가 소자 분리에 의해 전기적으로 분리되고, 상기 소자 분리 위로 연장되는 상기 제2 게이트 전극의 인출부와, 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역이 도전 부재를 통하여 전기적으로 접속된 반도체 장치의 제조 방법으로서,
    (a) 반도체 기판의 주면에 상기 소자 분리와, 상기 소자 분리에 의해 서로 전기적으로 분리된 제1 및 제2 활성 영역을 형성하는 공정;
    (b) 상기 제1 활성 영역에 상기 제1 전계 효과 트랜지스터의 제1 게이트 전극을 형성하고, 상기 제2 활성 영역에 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극을 형성하고, 상기 제2 게이트 전극의 상기 인출부를 상기 소자 분리 위로 연장시키는 공정;
    (c) 상기 (b) 공정 후, 상기 반도체 기판의 주면 위에 제1 절연막을 형성하고, 상기 제1 절연막을 이방성 에칭함으로써, 상기 제1 및 제2 게이트 전극의 측벽에 상기 제1 절연막으로 이루어지는 사이드월을 형성하는 공정;
    (d) 상기 (c) 공정 후, 상기 제1 전계 효과 트랜지스터의 제1 게이트 전극 및 소스 또는 드레인을 구성하는 반도체 영역의 표면, 및 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극 및 소스 또는 드레인을 구성하는 반도체 영역의 표면에 실리사이드층을 형성하는 공정;
    (e) 상기 (d) 공정 후, 상기 반도체 기판의 주면 위에 제2 절연막을 퇴적하는 공정;
    (f) 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역의 일부와 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극의 인출부의 일부에 걸치는 영역의 상기 제2 절연막을 에칭함으로써, 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역 위의 상기 실리사이드층의 일부와 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극의 인출부 위의 상기 실리사이드층의 일부가 노출되는 개구부를 형성하는 공정;
    (g) 상기 개구부의 저부에 제1 반응 가스를 이용한 플라즈마 반응에 의해 제2 금속막을 형성하는 공정;
    (h) 질소를 함유하는 제3 반응 가스를 이용하여 상기 제2 금속막의 표면을 열질화 처리하는 공정;
    (i) 상기 제3 반응 가스를 이용하여 상기 제2 금속막의 표면에 제2 플라즈마 처리를 실시하여 상기 제2 금속막의 표면에 제1 질화 금속막을 형성하는 공정;
    (j) 상기 제1 질화 금속막 위에 시드층을 형성하는 공정;
    (k) 도금법에 의해 상기 시드층 위에 금속막을 형성하는 공정
    을 포함하고,
    상기 (h) 공정의 상기 열질화 처리의 시간은 0 내지 75초이며, 상기 (i) 공정의 상기 제2 플라즈마 처리의 시간은 25 내지 75초인 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제40항에 있어서,
    상기 금속막은 구리인 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제40항에 있어서,
    상기 (i) 공정에서 형성된 상기 제1 질화 금속막은, 화학 양론적 조성보다도 질소의 양이 많은 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제40항에 있어서,
    상기 (g) 공정과 상기 (h) 공정 사이에, (l) 제2 반응 가스를 이용하여 상기 제2 금속막의 표면에 제1 플라즈마 처리를 실시하는 공정을 더 포함하고, 상기 (l) 공정의 상기 제1 플라즈마 처리의 시간은 5 내지 30초인 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제40항에 있어서,
    상기 (i) 공정과 상기 (j) 공정 사이에, (m) 제4 반응 가스를 이용한 열 CVD법에 의해, 상기 제1 질화 금속막 위에 제2 질화 금속막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제40항에 있어서,
    상기 제1 반응 가스는 TiCl4 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제43항에 있어서,
    상기 제2 반응 가스는 H2 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제40항에 있어서,
    상기 제3 반응 가스는 NH3 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  48. 제44항에 있어서,
    상기 제4 반응 가스는 TiCl4 가스 및 NH3 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  49. 제1 게이트 전극을 갖는 제1 전계 효과 트랜지스터와, 제2 게이트 전극을 갖는 제2 전계 효과 트랜지스터가 소자 분리에 의해 전기적으로 분리되고, 상기 소자 분리 위로 연장되는 상기 제2 게이트 전극의 인출부와, 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역이 도전 부재를 통하여 전기적으로 접속된 반도체 장치의 제조 방법으로서,
    (a) 반도체 기판의 주면에 상기 소자 분리와, 상기 소자 분리에 의해 서로 전기적으로 분리된 제1 및 제2 활성 영역을 형성하는 공정;
    (b) 상기 제1 활성 영역에 상기 제1 전계 효과 트랜지스터의 제1 게이트 전극을 형성하고, 상기 제2 활성 영역에 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극을 형성하고, 상기 제2 게이트 전극의 상기 인출부를 상기 소자 분리 위로 연장시키는 공정;
    (c) 상기 (b) 공정 후, 상기 반도체 기판의 주면 위에 제1 절연막을 형성하고, 상기 제1 절연막을 이방성 에칭함으로써, 상기 제1 및 제2 게이트 전극의 측벽에 상기 제1 절연막으로 이루어지는 사이드월을 형성하는 공정;
    (d) 상기 (c) 공정 후, 상기 제1 전계 효과 트랜지스터의 제1 게이트 전극 및 소스 또는 드레인을 구성하는 반도체 영역의 표면, 및 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극 및 소스 또는 드레인을 구성하는 반도체 영역의 표면에 실리사이드층을 형성하는 공정;
    (e) 상기 (d) 공정 후, 상기 반도체 기판의 주면 위에 제2 절연막을 퇴적하는 공정;
    (f) 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역의 일부와 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극의 인출부의 일부에 걸치는 영역의 상기 제2 절연막을 에칭함으로써, 상기 제1 전계 효과 트랜지스터의 소스 또는 드레인을 구성하는 반도체 영역 위의 상기 실리사이드층의 일부와 상기 제2 전계 효과 트랜지스터의 제2 게이트 전극의 인출부 위의 상기 실리사이드층의 일부가 노출되는 개구부를 형성하는 공정;
    (g) 상기 반도체 기판을 성막 장치의 제1 챔버에 구비되는 웨이퍼 스테이지 위에 재치한 후, 상기 제1 챔버 내에 제7 반응 가스를 공급하고, 상기 개구부의 저부를 드라이 클리닝하는 공정;
    (h) 상기 반도체 기판을 상기 성막 장치의 제2 챔버에 구비되는 웨이퍼 스테이지 위에 재치한 후, 상기 반도체 기판에 열 처리를 실시하는 공정;
    (i) 상기 반도체 기판을 상기 성막 장치의 제3 챔버에 구비되는 웨이퍼 스테이지 위에 재치하는 공정;
    (j) 상기 개구부의 저부에 제1 반응 가스를 이용한 열 반응에 의해 제1 금속막을 형성하는 공정;
    (k) 상기 제1 금속막 위에 상기 제1 반응 가스를 이용한 플라즈마 반응에 의해 제2 금속막을 형성하는 공정;
    (l) 질소를 함유하는 제3 반응 가스를 이용하여 상기 제2 금속막의 표면을 열질화 처리하는 공정;
    (m) 상기 제3 반응 가스를 이용하여 상기 제2 금속막의 표면에 제2 플라즈마 처리를 실시하여 상기 제2 금속막의 표면에 제1 질화 금속막을 형성하는 공정;
    (n) 상기 반도체 기판을 상기 성막 장치의 제4 챔버에 구비되는 웨이퍼 스테이지 위에 재치한 후, 상기 제1 질화 금속막 위에 시드층을 형성하는 공정;
    (o) 도금법에 의해 상기 시드층 위에 금속막을 형성하는 공정
    을 포함하고,
    상기 (j) 공정, 상기 (k) 공정, 상기 (l) 공정 및 상기 (m) 공정은 상기 제3 챔버 내에서 행해지고, 상기 (l) 공정의 상기 열질화 처리의 시간은 0 내지 75초이며, 상기 (m) 공정의 상기 제2 플라즈마 처리의 시간은 25 내지 75초인 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제49항에 있어서,
    상기 금속막은 구리이며, 상기 시드층은 구리 또는 루테늄인 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 제49항에 있어서,
    상기 (m) 공정에서 형성된 상기 제1 질화 금속막은, 화학 양론적 조성보다도 질소의 양이 많은 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제49항에 있어서,
    상기 (k) 공정과 상기 (l) 공정 사이에, (p) 제2 반응 가스를 이용하여 상기 제2 금속막의 표면에 제1 플라즈마 처리를 실시하는 공정을 더 포함하고, 상기 (p) 공정의 상기 제1 플라즈마 처리의 시간은 5 내지 30초인 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 제49항에 있어서,
    상기 제1 반응 가스는 TiCl4 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 제52항에 있어서,
    상기 제2 반응 가스는 H2 가스인 것을 특징으로 하는 반도체 장치의 제조 방 법.
  55. 제49항에 있어서,
    상기 제3 반응 가스는 NH3 가스인 것을 특징으로 하는 반도체 장치의 제조 방법.
  56. 제49항에 있어서,
    상기 제7 반응 가스는 HF 가스, NF3 가스, NH3 가스 또는 H2 가스 중 적어도 어느 하나를 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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