KR100376351B1 - 커패시터 소자 제조 방법 - Google Patents

커패시터 소자 제조 방법 Download PDF

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KR100376351B1
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아이소후미키
히로타토시유키
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엔이씨 일렉트로닉스 코포레이션
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Abstract

표면에 비정질 실리콘층(61a)이 형성된 반도체 기판(10) 상에, 미세 결정을 포함하는 실리콘층을 형성한다(t1 내지 t2). 계속해서, 동일한 노 내에서, 실리콘층(61a) 상의 미세 결정을 핵으로 하여 실리콘층(61a) 상에 HSG(반구상 그레인)를 형성한다(t2 내지 t3). 계속해서, 동일한 노 내에서, 불순물을 포함하는 소스 가스를 노에 유입하고, HSG에 불순물을 확산하여(t3 내지 t4), 하부 전극을 형성한다. 또한, t1 내지 t4의 처리의 사이에는, 노의 물 및 산소의 분압을 1×10-6Torr 이하로 설정한다. 또한, t1 내지 t4의 처리의 사이에는, 노의 온도를 550 내지 600℃로 설정한다.

Description

커패시터 소자 제조 방법{METHOD FOR PRODUCING CAPACITOR ELEMENTS}
발명의 배경
기술 분야
본 발명은 커패시터 소자 제조 방법 및 커패시터 소자에 관한 것이다. 특히, 본 발명은 커패시터 소자의 향상된 동작 신뢰성을 보장하는 커패시터 소자 제조 방법에 관한 것이다.
관련 기술의 설명
최근, 반도체 장치, 예를 들면 DRAM(Dynamic Random Access Memory)을 구성하는 커패시터 소자의 용량(capacitance)을 증가시키기 위해서, 커패시터 소자의 하부 전극에 HSG(Hemispherical Grain)를 형성하는 기술(HSG 기술)이 종종 활용되어 왔다.
HSG 기술에 있어서, 실리콘 원자를 이동시키기 위해 진공 상태에서 비정질 실리콘층에 열처리가 가해지고, HSG가 막 표면 상에 형성되며, 이에 의해 하부 전극의 표면 영역이 증가되어, 커패시터 소자의 용량이 증가하게 된다.
HSG 기술에 있어서, 주로 두 형태의 방법이 존재하는데, 그 중 하나는 블랭킷 HSG 방법(blanket HSG method)이고, 나머지 하나는 선택 HSG 방법(selection HSG method)이다.
블랭킷 HSG 방법에 있어서, 비정질 실리콘층이 LPCVD(Low Pressure ChemicalVapor Deposition; 감압 화학 기상 성장) 노 내에서 형성되고, 이에 의해 HSG를 형성하게 된다. 상세하게는, LPCVD 노의 압력을, 예를 들면 0.2Torr로 설정하고, 온도는 예를 들면 비정질과 결정 사이의 천이 온도(transition temperature)로 설정한 상태에서 실란 가스(silane gas) 또는 디실란 가스(disilane gas)를 노에 유입하여 실리콘층을 형성한다. 실리콘층이 형성된 후, 실란 가스의 공급을 중단하고, 노의 내부를 진공으로 한 상태에서 수 분동안 어닐링을 수행한다. 이렇게 하여, 실리콘 원자를 마이그레이션 시켜 막 표면 상에 HSG를 형성하게 된다.
한편, 선택 HSG 방법에서는, 비정질 실리콘층이 미리 형성되고 여기에 패턴화가 수행된다. 자연 산화막과 상기 막의 표면에 존재하는 유기 물질이 제거되어 표면을 깨끗이 한다. 그 다음, LPCVD 노 등을 사용하여, 비정질 실리콘층의 표면 상에 HSG가 형성된다. 상세하게는, LPCVD 노의 압력을 예를 들면 1 mTorr로 설정하고, 실란 가스가 비정질 실리콘층의 깨끗한 표면 상에 조사되어 HSG의 성장 핵이 되는 미세 결정이 비정질 실리콘층의 표면 상에 형성된다. 그 다음, 실란 가스의 공급이 중단되고, 1×10-7Torr 이하로 노 내부의 압력을 유지한 상태에서 미세 결정을 포함하는 비정질 실리콘층을 어닐링한다. 이에 의해, 실리콘 원자가 마이그레이션하여 막 표면 상에 HSG를 형성하게 된다.
또한, 상기 언급된 블랭킷 HSG 방법이나 선택 HSG 방법 중 어느 기술이 활용되더라도, HSG가 형성된 바로 다음에는 거의 불순물을 포함하지 않는다. 즉, 방금 형성된 HSG에는 캐리어가 거의 없다. 커패시터 소자의 전극에 캐리어가 거의 없는경우, 전극의 공핍화로 인해 용량이 낮아지게 된다.
HSG에 불순물을 확산시키기 위한 방법 중 한 방법은 HSG의 외부로부터 불순물을 주입하는 방법이다. 예를 들면, HSG가 실리콘층의 표면 상에 형성된 후, LPCVD 노 등을 사용하여, POCl3(phosphorus oxytrichloride; 옥시삼염화인)의 분위기에서, 700℃에서 열처리가 수행된다. 상기 상술된 바와 같이, POCl3의 분위기에서 열처리함으로써, HSG에 불순물이 충분히 확산될 수 있다. 그러나, POCl3는 HSG에 포함된 실리콘과 반응하여 HSG 표면 상에 매끄러운 인 유리막(phosphorus glass film)을 형성한다. 인 유리막은 HSG 사이의 빈틈을 메꾸어, 하부 전극의 표면적을 작게한다. 이 때문에, 플루오르화수소산 등을 사용하여 HSG 표면의 인 유리막을 제거해야만 한다. 그러나, 인 유리막은 실리콘과의 화학 반응에 의해 형성되기 때문에, 인 유리막을 제거함에 의해, HSG의 크기가 대단히 작게 되거나, 일부 HSG가 결손하는 등의 문제가 발생한다.
상기 이외에, HSG에 불순물을 확산하는 기술은, 특개평 10-70249호 공보, 및, 특개평 10-303368호 공보에 개시되어 있다.
특개평 10-70249호 공보에 개시되어 있는 기술에서는, 실리콘층 표면에 HSG를 형성한 후에, 이온 주입법에 의해 HSG에 불순물을 주입하고 있다.
특개평 10-303368호 공보에 개시되어 있는 기술에서는, 실리콘층 표면에 HSG를 형성한 후에, 불화수소산 용액이나 BOE(버퍼 산화 에칭액) 등의 습식 세정제를 사용하여, HSG 표면의 자연 산화막이나 오염 물질을 제거한다. 그 후에, LPCVD 장치나 RTP(Rapid Thermal Processing; 급속 열처리) 장치를 사용하여, HSG에 불순물을 확산하고 있다. 구체적으로는, LPCVD 장치를 사용한 경우엔, 포스핀(PH3) 분위기 중에서, 650 내지 850℃의 열처리를 시행하여, HSG에 인을 확산하고 있다. 한편, RTP 장치를 사용한 경우엔, 포스핀 분위기 중에서, 550 내지 900℃의 열처리를 시행하여, HSG에 인을 확산하고 있다. 구체적으로는, LPCVD 장치에서는, 700℃, 3시간의 열처리를 시행하고 있다. 또한, RTP 장치에서는, 800℃, 300초의 열처리를 시행하고 있다.
또한, 특개평 10-303368호 공보에는, 플라즈마 방전에 의해 여기된 포스핀을 HSG에 조사하고 어닐링하여, HSG에 불순물을 확산하는 기술이 개시되어 있다.
그러나, 상기 특개평 10-70249호 공보 및 특개평 10-303368호 공보에 개시되어 있는 기술에서는 다음과 같은 문제가 있다.
특개평 10-70249호 공보에 개시되어 있는 기술에서는, 실린더형 하부 전극, 특히, 높은 종횡비(aspect ratio)를 갖는 하부 전극의 상부와 하부에 균일하게 이온을 조사하는 것이 어렵다. 또한, 하부 전극의 하부에도 충분한 불순물을 도핑하기 위해서, 이온의 주입 에너지를 크게 하면, HSG가 찌부러지던가, 결손되거나 하는 문제가 발생할 수 있다.
특개평 10-303368호 공보에 개시되어 있는 기술에서는, 실제 동작시에, 홀드 불량(충분히 오래 전하가 유지될 수 없는 경우에 발생되는 에러)이 자주 발생하는것이 밝혀졌다. 본 발명자 등에 의한 해석의 결과, HSG를 갖는 하부 전극의 미소 영역에 워터 마크나 자연 산화막이 존재하고, 하부 전극(HSG)에 충분한 불순물이 확산되어 있지 않은 것이 원인인 것으로 밝혀졌다. 이러한 워터 마크나 자연 산화막은 HSG 표면을 습식 세정제로 클리닝할 때에 남거나, 클리닝 후의 건조 공정에서 형성되거나 한다. 이것은, HSG를 형성한 후에 일어나기 쉽고, 그 형상에 기인하는 것으로 생각된다.
또한, 근년에는, DRAM과 논리 회로를 동일 칩상에 혼재하여, 반도체 장치를 구성하는 경우가 있다. 논리회로의 제조 공정에는, 샐리사이드(salicide)(자기 정렬 실리사이드(self-align silicide)) 프로세스가 있기 때문에, DRAM(커패시터 소자) 제조 공정에서의 열적 여유도(인가할 수 있는 열적 부하의 양)가 작게 된다. 구체적으로는, 보통의 일반적인 타입의 노를 사용한 경우엔, 열처리 온도를 600℃ 이하로 하지 않으면 안된다. 또한, RTP 장치를 사용한 경우는, 800℃ 정도로 총계 몇 분까지 허용 가능하다.
특개평 10-303368호 공보에 개시되어 있는 기술에서는, LPCVD 장치를 사용한 경우, 700℃에서 3시간의 열처리를 시행하고 있다. 이 때문에, 하부 전극의 형성에서, 상기 열적 여유도를 넘어 버린다. 한편, RTP장치를 사용한 경우는, 800℃에서 300초의 열처리를 시행하고 있어서, 하부 전극의 형성만으로 상기 열적 여유도를 다 써버린다. 또한, 600℃ 이하에서 열처리한 경우엔, 6시간 처리를 하여도 전극의 공핍화(空乏化)를 억제하는데 충분한 불순물을 HSG에 확산할 수가 없어서, 거의 현실적이지 않은 것이 밝혀졌다.
또한, 특개평 10-303368호 공보에 개시되어 있는 플라즈마 방전을 사용한 기술에서는, 700℃, 300초의 열처리로도 충분한 양의 인을 HSG에 확산할 수가 있다. 그러나, 실제로 디바이스(DRAM)가 실제 제작되는 경우, 용량의 하부 전극에 접속된 트랜지스터의 게이트 절연층에서 리크 전류의 증대 등이 관찰되었다. 또한, 플라즈마 방전에서는, 인이 노 내벽에 퇴적하기 쉽고, 파티클의 발생이 증대한다고 하는 문제가 있다.
또한, 특개평 10-303368호 공보에 개시되어 있는 바와 같이, 700℃나 800℃라는 높은 온도로 열처리한 경우에, 불순물이 HSG 밖으로 재확산하는 것을 방지하기 위해서, 온도를 600℃ 정도로 내리고 나서 웨이퍼를 노 밖으로 꺼낸다. 이 때문에, 온도를 올리고 내리는데 시간이 걸려, 커패시터 소자의 생산성이 저하되는 문제가 있다.
따라서, 본 발명은 생산성 향상이 가능한 커패시터 소자의 제조 방법을 제공하는 것을 목적으로 한다. 또한, 본 발명은 동작 신뢰성이 높은 커패시터 소자를 제공하는 것을 목적으로 한다. 또한, 본 발명은 저온으로서 커패시터 소자를 구성하는 전극의 공핍화를 감소할 수 있는 커패시터 소자의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 제 1의 양상에 따른 커패시터 소자의 제조 방법은, 반도체 기판상에 형성되는 하부 전극, 유전체층, 및 상부 전극으로 구성되는 커패시터 소자의 제조 방법으로서, 비정질의 제 1의 실리콘층을 상기 반도체 기판상의 소정 영역에 형성하는 제 1의 실리콘층 형성 단계와, 상기 제 1의실리콘층의 표면을 청정하게 하는 하부 전극 표면 세정 단계과, 상기 제 1의 실리콘층의 표면에 미세 결정을 포함하는 제 2의 비정질 실리콘층을 선택적으로 형성하는 핵 형성 단계와, 상기 제 1 및 제 2의 실리콘층을 저압 또는 불활성 가스 분위기 중에서 어닐링하고, 상기 제 2의 실리콘층에 포함되는 미세 결정을 핵으로 하여 HSG(반구상 그레인)를 성장시켜, 상기 제 1의 실리콘층의 표면에 HSG를 형성하는 HSG 형성 단계와, 불순물을 포함하는 소스 가스에 상기 HSG를 노출하면서 어닐링하여, 상기 HSG에 불순물을 열확산시켜 하부 전극을 형성하는 불순물 확산 단계와, 상기 HSG를 표면에 갖는 상기 제 1의 실리콘층상에 유전체층을 형성하는 유전체층 형성 단계와, 상기 유전체층상에 상부 전극을 형성하는 상부 전극 형성 단계를 포함하고, 적어도 상기 HSG 형성 단계와 상기 불순물 확산 단계 사이에는 산소 및 물의 분압을 1×10-6Torr 이하로 유지하는 것을 특징으로 한다.
본 발명에 의하면, HSG의 표면에 워터 마크나 자연 산화막 등이 형성되는 것을 억제할 수가 있다. 따라서, 예컨대 550℃ 정도의 저온에서도 충분한 양의 불순물을 HSG에 확산할 수가 있다.
상기 핵 형성 단계, 상기 HSG 형성 단계, 및 상기 불순물 확산 단계는 LPCVD 장치(감압 화학 기상 성장 장치)의 동일 반응실(reaction chamber) 내에서 수행될 수 있다.
이와 같이 하면, 핵 형성 단계에서 불순물 확산 단계까지 반응실 내의 산소 및 물의 분압을 1×10-6Torr 이하로 용이하게 유지할 수가 있다.
상기 핵 형성 단계와 상기 HSG 형성 단계에 있어서, 반응실 내에 잔류하는 PH3가스의 분압은 1×10-4Torr 이하로 설정될 수 있다.
이와 같이 하면, HSG의 성장이 억제되는 것을 방지할 수가 있다.
상기 불순물 확산 공정 후에, 상기 반응실 내에서 상기 반도체 기판을 꺼낸 후, 상기 반응실 내에 실란 또는 디실란을 포함하는 가스를 도입하여, 상기 반응실 내에 잔류하는 PH3가스를 감소시키는 단계가 더 제공될 수 있다.
이와 같이 하면, 다음 HSG 형성 단계에서 HSG의 성장이 억제되는 것을 방지할 수가 있다.
상기 반응실 내벽의 최저 온도를 60℃ 이상으로 유지하고, 상기 반응실 내의 저온부에 흡착된 PH3가스를 제거하여, 상기 반응실 내에 잔류하는 PH3가스를 감소시키는 단계가 더 제공될 수 있다.
이와 같이 하여도, 다음 HSG 형성 단계에서 HSG의 성장이 억제되는 것을 방지할 수가 있다.
상기 불순물 확산 단계 후에, 상기 반응실 내에서, 상기 반도체 기판을 꺼낸 후, 상기 반응실 내에 불활성 가스를 도입하고, 상기 반응실 내의 압력을 상승시켜 소정 시간 유지하고, 계속해서 압력을 강하시키는 일련의 동작을 소정 횟수 행하고, 상기 반응실 내의 저온부를 가열하고, 상기 반응실의 저온부에 흡착한 PH3가스를 제거하여, 상기 반응실 내에 잔류하는 PH3가스를 감소시키는 단계가 더 제공될수 있다.
이와 같이 하여도, 다음 HSG 형성 단계에서 HSG의 성장이 억제되는 것을 방지할 수가 있다.
상기 불순물 확산 단계에서, 550℃보다도 낮은 온도에서는 불순물의 확산에 시간이 너무 걸린다. 또한, HSG의 표면이 산화되어 있지 않기 때문에, 600℃를 넘는 온도에서는 불순물의 흡수보다도 탈리(separation)가 지배적으로 되어, HSG의 형상이 무너져 버리는 경우가 있다. 이 때문에, 상기 불순물 확산 단계는 550 내지 600℃에서 수행된다.
상기 HSG 형성 단계의 어닐링 온도와 상기 불순물 확산 단계의 어닐링 온도는 실질적으로 동일할 수 있다.
이와 같이 하면, 반응실 내의 온도를 승강시킬 필요가 없기 때문에, 그 만큼 커패시터 소자의 형성에 걸리는 시간이 짧게되고 생산성을 향상할 수가 있다. 또한, 온도의 승강에 수반되는 파티클의 발생을 방지할 수가 있어서, 신뢰성이 높은 커패시터 소자를 형성할 수가 있다.
상기 유전체층 형성 단계 전에, 상기 HSG의 표면 영역을 에칭하는 에칭 단계가 더 제공될 수 있다. 와 같이 하면, 형성된 커패시터 소자의 신뢰성을 향상할 수가 있다. 상기 에칭은 HSG의 표면에서 1 내지 5nm의 깊이로 수행될 수 있다.
상기 불순물 확산 단계 후에, 감압하에서 어닐링하여 상기 HSG 표면의 불순물 농도를 소정 농도까지 내리는 단계가 더 제공될 수 있다. 이와 같이 하여도, 형성된 커패시터 소자의 신뢰성을 향상할 수가 있다.
상기 유전체층 형성 단계 전의 상기 HSG 표면의 불순물 농도는 3×1020atoms/cm3보다 낮게 설정될 수 있다. 상기 소스 가스에 포함되는 불순물은 PH3일 수 있다.
상기 제 1의 실리콘 형성 단계는, 상기 핵 형성 단계 전에, 상기 반도체 기판상에 형성된 절연층이 갖는 오목부(recess)의 내벽에 상기 제 1의 실리콘층을 형성하고, 상기 오목부의 내벽에 형성된 상기 제 1의 실리콘층이 상기 오목부로부터 돌출되도록 상기 절연층의 적어도 일부를 제거하는 단계가 더 제공될 수 있다. 이와 같이 하면, HSG의 형성 영역이 넓게 되어, 커패시터 소자의 용량을 크게 할 수 있다.
본 발명의 제 2의 양상에 따른 커패시터 소자의 제조 방법은, 반도체 기판상에 형성되는 하부 전극, 유전체층, 및 상부 전극으로 구성되는 커패시터 소자의 제조 방법으로서, 소정 부분에 오목부를 갖는 절연층상의 상기 오목부의 내벽을 포함하는 전면에 제 1의 비정질 실리콘층을 형성하는 제 1 실리콘층 형성 단계와, 상기 제 1의 실리콘층의 표면을 청정하게 하는 하부 전극 세정 단계와, 상기 제 1의 실리콘층의 표면에 미세 결정을 포함하는 제 2의 비정질 실리콘층을 형성하는 핵 형성 단계와, 상기 제 1 및 제 2의 실리콘층을 저압 또는 불활성 가스 분위기 중에서 어닐링하여, 상기 제 2의 실리콘층에 포함되는 미세 결정을 핵으로 하여 HSG(반구상 그레인)를 성장시켜, 상기 제 1의 실리콘층의 표면에 HSG를 형성하는 HSG 형성 단계와, 불순물을 포함하는 소스 가스에 상기 HSG를 노출시키면서 어닐링하여, 상기 HSG에 불순물을 열확산시켜 하부 전극을 형성하는 불순물 확산 단계와, 상기 HSG를 표면에 갖는 상기 제 1의 실리콘층을 에칭함으로써 상기 오목부 내에 하부 전극을 형성하는 하부 전극 형성 단계와, 상기 하부 전극의 표면에 유전체층을 형성하는 유전체층 형성 단계와, 상기 유전체층의 표면상에 상부 전극을 형성하는 상부 전극 형성 단계를 포함하고, 적어도 상기 HSG 형성 단계와 상기 불순물 확산 단계 사이에는 산소 및 물의 분압을 1×10-6Torr 이하로 유지하는 것을 특징으로 한다. 이 발명에 의하면, HSG의 표면에 워터 마크나 자연 산화막 등이 형성되는 것을 억제할 수가 있다. 따라서, 예컨대 550℃ 정도의 저온에서도 충분한 양의 불순물을 HSG에 확산할 수가 있다.
상기 핵 형성 단계, 상기 HSG 형성 단계, 및, 상기 불순물 확산 단계는 LPCVD 장치(감압 화학 기상 성장 장치)의 동일 반응실 내에서 수행될 수 있다.
이와 같이 하면, 핵 형성 단계에서 불순물 확산 단계까지, 반응실 내의 산소 및 물의 분압을 1×10-6Torr 이하로 용이하게 유지할 수가 있다.
상기 핵 형성 단계와 상기 HSG 형성 단계에 있어서, 반응실 내에 잔류하는 PH3가스의 분압은 1×10-4Torr 이하로 설정될 수 있다. 이와 같이 하면, HSG의 성장이 억제되는 것을 방지할 수가 있다.
상기 불순물 확산 단계 후에, 상기 반응실 내에서 상기 반도체 기판을 꺼낸 후, 상기 반응실 내에 실란 또는 디실란을 포함하는 가스를 도입하여, 상기 반응실내에 잔류하는 PH3가스를 감소시키는 단계가 더 제공될 수 있다. 이와 같이 하면, 다음 HSG 형성 단계에서, HSG의 성장이 억제되는 것을 방지할 수가 있다.
상기 반응실의 내벽의 최저 온도를 60℃ 이상으로 유지하여, 상기 반응실 내의 저온부에 흡착한 PH3가스를 제거하고, 상기 반응실 내에 잔류하는 PH3가스를 감소시키는 단계가 더 제공될 수 좋다. 이와 같이 하여도, 다음 HSG 형성 단계에서, HSG의 성장이 억제되는 것을 방지할 수가 있다. 또한, 상기 불순물 확산 단계 후에, 상기 반응실 내에서, 상기 반도체 기판을 꺼낸 후, 상기 반응실 내에 불활성 가스를 도입하고, 상기 반응실 내의 압력을 상승시켜 소정 시간 유지하고, 계속해서 압력을 강하시키는 일련의 동작을 소정 횟수 수행하고, 상기 반응실 내의 저온부를 가열하고, 상기 반응실의 저온부에 흡착한 PH3가스의 제거를 촉진하여, 상기 반응실 내에 잔류하는 PH3가스를 감소시키는 단계가 더 제공될 수 있다. 이와 같이 하여도, 다음 HSG 형성 단계에서, HSG의 성장이 억제되는 것을 방지할 수가 있다.
상기 불순물 확산 단계에서, 550℃보다도 낮은 온도에서는 불순물의 확산에 시간이 너무 걸린다. 또한, HSG의 표면이 산화되어 있지 않기 때문에, 600℃를 넘는 온도에서는, 불순물의 흡수보다도 탈리가 지배적이 되어, HSG의 형상이 무너져 버리는 경우가 있다. 이 때문에, 상기 불순물 확산 단계는, 550 내지 600℃에서 수행된다.
상기 HSG 형성 단계의 어닐링 온도와 상기 불순물 확산 단계의 어닐링 온도는 실질적으로 동일할 수 있다. 이와 같이 하면, 반응실 내의 온도를 승강시킬 필요가 없기 때문에, 그 만큼 커패시터 소자의 형성에 걸리는 시간이 짧게 되어, 생산성을 향상할 수가 있다. 또한, 온도의 승강에 수반되는 파티클의 발생을 방지할 수가 있어서, 신뢰성이 높은 커패시터 소자를 형성할 수가 있다.
상기 유전체층 형성 단계 전에, 상기 HSG의 표면 영역을 에칭하는 에칭 단계가 더 제공될 수 있다. 이와 같이 하면, 형성된 커패시터 소자의 신뢰성을 향상할 수가 있다. 상기 에칭은 HSG의 표면에서 1 내지 5nm의 깊이로 수행된다.
상기 불순물 확산 단계 후에, 감압하에서 어닐링하여 상기 HSG 표면의 불순물 농도를 소정 농도까지 내리는 단계가 더 제공될 수 있다. 이와 같이 하여도, 형성된 커패시터 소자의 신뢰성을 향상할 수가 있다.
상기 유전체층 형성 단계 이전의 상기 HSG 표면의 불순물 농도는 3×1020atoms/cm3보다 낮게 설정될 수 있다. 상기 소스 가스에 포함되는 불순물은 PH3일 수 있다.
상기 유전체층 형성 단계 전에, 상기 오목부 내의 하부 전극이 상기 절연층으로부터 돌출되도록 상기 절연층의 적어도 일부를 제거하는 단계가 더 제공될 수 있다. 이와 같이 하면, 유전체층의 형성 영역이 넓게 되어, 커패시터 소자의 용량을 크게 할 수 있다.
상기 하부 전극 형성 단계 전에, 상기 하부 전극 형성 단계의 에칭시에, 상기 오목부 내를 보호하는 보호재(protective material)를 상기 HSG를 갖는 상기 제 1의 실리콘층 상에 형성하는 단계가 더 제공될 수 있다.
본 발명의 제 3의 양상에 따른 커패시터 소자의 제조 방법은, 반도체 기판상에 형성되는 하부 전극, 유전체층, 및 상부 전극으로 구성되는 커패시터 소자의 제조 방법으로서, 소정 부분에 오목부를 갖는 절연층 상의 상기 오목부의 내벽을 포함하는 전면에 제 1의 비정질 실리콘층을 형성하는 제 1의 실리콘층 형성 단계와, 상기 제 1의 실리콘층의 표면에 미세 결정을 포함하는 제 2의 비정질 실리콘층을 형성하는 핵 형성 단계와, 상기 제 1 및 제 2의 실리콘층을 저압 또는 불활성 가스 분위기 중에서 어닐링하여, 상기 제 2의 실리콘층에 포함되는 미세 결정을 핵으로 하여 HSG(반구상 그레인)을 성장시켜, 상기 제 1의 실리콘층의 표면에 HSG를 형성하는 HSG 형성 단계와, 불순물을 포함하는 소스 가스에 상기 HSG를 노출시키면서 어닐링하여, 상기 HSG에 불순물을 열확산시켜 하부 전극을 형성하는 불순물 확산 단계와, 상기 HSG를 표면에 갖는 상기 제 1의 실리콘층을 에칭하여 상기 오목부 내에 하부 전극을 형성하는 하부 전극 형성 단계와, 상기 하부 전극의 표면에 유전체층을 형성하는 유전체층 형성 단계와, 상기 유전체층 상에 상부 전극을 형성하는 상부 전극 형성 단계를 포함하고, 적어도 상기 HSG 형성 단계와 상기 불순물 확산 단계 사이에는, 산소 및 물의 분압을 1×10-6Torr 이하로 유지하는 것을 특징으로 한다. 본 발명에 의하면, HSG의 표면에 워터 마크나 자연 산화막 등이 형성되는 것을 억제할 수가 있다. 따라서, 예컨대 550℃ 정도의 저온에서도 충분한 양의 불순물을 HSG에 확산할 수가 있다.
상기 제 1의 실리콘층 형성 단계, 상기 핵 형성 단계, 상기 HSG 형성 단계,및, 상기 불순물 확산 단계는 LPCVD 장치(화학 기상 성장 장치)의 동일 반응실 내에서 수행될 수 있다.
이와 같이 하면, 핵 형성 단계에서 불순물 확산 단계까지, 반응실 내의 산소 및 물의 분압을 1×10-6Torr 이하로 용이하게 유지할 수가 있다.
상기 핵 형성 단계와 상기 HSG 형성 단계에 있어서, 반응실 내에 잔류하는 PH3가스의 분압은 1×10-4Torr 이하로 설정될 수 있다. 이와 같이 하면, HSG의 성장이 억제되는 것을 방지할 수가 있다.
상기 불순물 확산 단계 후에, 상기 반응실 내에서 상기 반도체 기판을 꺼낸 후, 상기 반응실 내에 실란 또는 디실란을 포함하는 가스를 도입하여, 상기 반응실 내에 잔류하는 PH3가스를 감소시키는 단계가 더 제공될 수 있다. 이와 같이 하면, 다음 HSG 형성 단계에서 HSG의 성장이 억제되는 것을 방지할 수가 있다.
상기 반응실의 내벽의 최저온도를 60℃ 이상으로 유지하고, 상기 반응실 내의 저온부에 흡착한 PH3가스의 탈가스(degas)를 촉진하고, 상기 반응실 내에 잔류하는 PH3가스를 감소시키는 단계가 더 제공될 수 있다. 이와 같이 하여도, 다음 HSG 형성 단계에서,HSG의 성장이 억제되는 것을 방지할 수가 있다. 상기 불순물 확산 단계 후에, 상기 반응실 내에서, 상기 반도체 기판을 꺼낸 후, 상기 반응실 내에 불활성 가스를 도입하고, 상기 반응실 내의 압력을 상승시켜 소정 시간 유지하고, 계속해서 압력을 강하시키는 일련의 동작을 소정 횟수 수행하고, 상기 반응실내의 저온부를 가열하고, 상기 반응실의 저온부에 흡착한 PH3가스의 탈가스를 촉진시켜, 상기 반응실 내에 잔류하는 PH3가스를 감소시키는 단계가 더 제공될 수 있다. 이와 같이 하여도, 다음 HSG 형성 단계에서 HSG의 성장이 억제되는 것을 방지할 수가 있다.
상기 불순물 확산 단계에서, 550℃보다도 낮은 온도에서는 불순물의 확산에 지나치게 시간이 걸린다. 또한, HSG의 표면이 산화되어 있지 않기 때문에, 600℃를 넘는 온도에서는 불순물의 흡수보다도 탈리가 지배적으로 되어, HSG의 형상이 무너져 버리는 경우가 있다. 이 때문에, 상기 불순물 확산 단계는 550 내지 600℃에서 수행된다.
상기 HSG 형성 단계의 어닐링 온도와 상기 불순물 확산 단계의 어닐링 온도는 실질적으로 동일할 수 있다.
이와 같이 하면, 반응실 내의 온도를 승강시킬 필요가 없기 때문에, 그 만큼 커패시터 소자의 형성에 걸리는 시간이 짧게 되어, 생산성을 향상할 수가 있다. 또한, 온도의 승강에 수반되는 파티클의 발생을 방지할 수가 있어서, 신뢰성이 높은 커패시터 소자를 형성할 수가 있다.
상기 유전체층 형성 단계 전에 상기 HSG의 표면 영역을 에칭하는 에칭 단계가 더 제공될 수 있다.
이와 같이 하면, 형성된 커패시터 소자의 신뢰성을 향상할 수가 있다.
상기 에칭은 HSG의 표면에서 1 내지 5nm의 깊이로 수행될 수 있다.
상기 불순물 확산 단계 후에, 감압하에서 어닐링하여 상기 HSG 표면의 불순물 농도를 소정 농도까지 내리는 단계가 더 제공될 수 있다.
이와 같이 하여도, 형성된 커패시터 소자의 신뢰성을 향상할 수가 있다.
상기 유전체층 형성 단계 전의 상기 HSG 표면의 불순물 농도는 3×1020atoms/cm3보다 낮게 설정될 수 있다.
상기 소스 가스에 포함되는 불순물은 PH3일 수 있다.
상기 유전체층 형성 단계 전에, 상기 오목부 내의 하부 전극이 상기 절연층으로부터 돌출되도록 상기 절연층의 적어도 일부를 제거하는 단계가 더 제공될 수 있다.
이와 같이 하면, 유전체층의 형성 영역이 넓게 되어, 커패시터 소자의 용량을 크게 할 수 있다.
상기 하부 전극 형성 단계 전에, 상기 하부 전극 형성 단계의 에칭시에 상기 오목부 내를 보호하는 보호재를 상기 HSG를 갖는 상기 제 1의 실리콘층 상에 형성하는 단계가 더 제공될 수 있다.
본 발명의 제 4의 양상에 따른 커패시터 소자는, 기판 상에 형성되고, 표면 영역의 불순물 농도가 3×1020atoms/cm3보다도 낮은 HSG를 표면에 갖는 제 1의 전극과, 상기 제 1의 전극상에 형성된 용량 절연층(capacitance insulation layer), 및 상기 층간 절연층 상에 형성된 제 2의 전극을 포함하는 것을 특징으로 한다.
상기 HSG는, 8×1019atoms/cm3보다 높고 3×1020atoms/cm3보다 낮은 농도의 불순물을 표면 영역에 포함할 수 있다.
상기 HSG는 8×1019atoms/cm3보다 높고 3×1020atoms/cm3보다 낮은 농도의 불순물을 표면에서 10nm의 깊이에 포함할 수 있다.
도 1은 제 1의 실시예에 따른 커패시터 소자 기생 영역의 구성을 도시하는 단면도.
도 2는 도 1에 도시된 커패시터 소자 기생 영역의 각 제조 공정을 도시하는 단면도.
도 3은 도 1 및 도 2에 도시된 커패시터 소자의 각 제조 공정을 도시하는 단면도.
도 4a는 도 1 및 도 2에 도시된 커패시터 소자의 각 제조 공정을 도시하는 순서도.
도 4b는 종래 기술의 제조 공정의 일 예를 도시하는 순서도.
도 5는 도 3의 c부터 도3의 d의 제조 공정을 도시하는 타이밍도.
도 6은 제 1 및 제 2의 실시예에 따른 커패시터 소자 및 종래 기술의 커패시터 소자의 C(용량)-V(전압) 특성도.
도 7은 제 1 및 제 2의 실시예에 따른 커패시터 소자 및 종래 기술의 커패시터 소자의 TDDB(Time Dependent-Dielectric-Breakdown; 시간에 따른 절연 파괴) 특성도.
도 8은 제 2의 실시예에 따른 커패시터 소자의 각 제조 공정을 도시하는 단면도.
도 9는 제 2의 실시예에 따른 커패시터 소자의 각 제조 공정을 도시하는 순서도.
도 10은 도 8에 도시된 제조 공정을 도시하는 타이밍도.
도 11은 도 8에 도시된 다른 제조 공정을 도시하는 타이밍도.
도 12는 제 2의 실시예에 따른 커패시터 소자의 다른 제조 공정을 도시하는 순서도.
도 13은 제 1의 실시예에 따른 커패시터 소자의 다른 제조 공정을 도시하는 단면도.
도 14는 제 1 및 제 2의 실시예에 따른 커패시터 소자의 다른 제조 공정을 도시하는 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
10 : 반도체 기판 20 : 제 1의 층간 절연층
30 : 콘택트 플러그 40 : 제 2의 층간 절연층
50 : 제 3의 층간 절연층 51 : 홀(오목부)
60 : 커패시터 소자 61 : 하부 전극
61a : 실리콘층 61b : 실리콘층
62 : 용량 절연층 63 : 상부 전극
64 : 포토레지스트 70 : 제 4의 층간 절연층
(제 1의 실시예)
다음에, 본 발명의 제 1의 실시예에 따른 커패시터 소자의 제조 방법에 관해서 도면을 참조하여 설명한다.
제 1의 실시예에 따른 제조 방법에 의해 제조되는 커패시터 소자는 반도체 장치, 예컨대 DRAM(Dynamic Random Access Memory)의 메모리 어레이를 구성한다. 도 1은 이 커패시터 소자가 형성되어 있는 영역(커패시터 소자 형성 영역)의 구성을 도시하는 단면도이다.
도 1에 도시하는 바와 같이, 커패시터 소자 형성 영역은 반도체 기판(10)과, 제 1의 층간 절연층(20)과, 콘택트 플러그(30)와, 제 2의 층간 절연층(40)과, 제 3의 층간 절연층(50)과, 커패시터 소자(60), 및 제 4의 층간 절연층(70)으로 구성되어 있다.
반도체 기판(10)은, 예컨대 실리콘 기판으로서, 다수의 소자(트랜지스터 등)(도시되지 않음)가 형성되어 있다.
제 1의 층간 절연층(20)은 반도체 기판(10) 상에 형성되어, 반도체 기판(10)에 형성된 소자, 그리고 반도체 기판(10) 표면의 배선과 상층 배선 사이를 절연한다. 또한, 제 1의 층간 절연층(20)은 예컨대 반도체 기판(101)에 형성된 트랜지스터의 확산층 영역에 달하는 콘택트 홀을 갖는다. 또한, 제 1의 층간 절연층(20)의 재질은, 예컨대 BPSG(borophosphosilicate glass)이다.
콘택트 플러그(30)는, 예컨대 폴리실리콘으로서 형성되고, 제 1 의 층간 절연층(20)의 콘택트 홀 내에 형성되어 있다. 제 2의 층간 절연층(40)은, 예컨대 USG(undoped silicate glass)로서 형성되고, 제 1의 층간 절연층(20) 상에 형성되어 있다. 또한, 제 2의 층간 절연층(40)은 콘택트 플러그(30) 위를 포함하는 영역에 커패시터 소자(60)를 형성하기 위한 홀을 갖는다.
제 3의 층간 절연층(50)은 BPSG, USG 또는 이들의 적층(laminated layer)으로서 형성되고, 제 2의 층간 절연층(40) 상에 형성되어 있다. 또한, 제 3의 층간 절연층(50)은 제 2의 층간 절연층(40)의 홀에 대응하는 부분에 커패시터 소자(60)를 형성하기 위한 홀을 갖는다.
커패시터 소자(60)는 제 2의 층간 절연층(40) 및 제 3의 층간 절연층(50)의 홀 내에 형성되어 있다. 커패시터 소자(60)는, 도 1에 도시하는 바와 같이, 하부 전극(61)과, 용량 절연층(capacitance insulation layer; 62), 및 상부 전극(63)으로 구성되어 있다. 하부 전극(61)은 예컨대 불순물을 포함하는 실리콘으로서 형성되고, 표면에 HSG(Hemispherical Grain)를 갖는다. 또한, 하부 전극(61)은 제 2의 층간 절연층(40) 및 제 3의 층간 절연층(50)의 홀 내벽에 형성되고, 콘택트 플러그(30)에 접속되어 있다. 또한, 하부 전극(61)의 표면에는 불순물이 외부로 확산하는 것을 방지하는 확산 배리어막(도시되지 않음)이 형성되어 있다. 용량 절연층(62)은 하부 전극(61)상에 형성되고, 예컨대 질화 실리콘(silicon nitride)으로서 형성되어 있다. 상부 전극(63)은 용량 절연층(62)상에 형성되고, 예컨대 불순물을 포함하는 실리콘으로서 형성되어 있다.
제 4의 층간 절연층(70)은 예컨대 BPSG로서 형성되고, 커패시터 소자(60)를 덮도록 제 3의 층간 절연층(50) 상에 형성되어 있다.
다음에, 이상과 같이 구성되는 커패시터 소자 형성 영역의 제조 방법에 관해서 도 2를 참조하여 설명한다.
먼저, 도시되지 않은 트랜지스터 등이 형성된 반도체 기판(10)상에 CVD(Chemical Vapor Deposition; 화학 기상 퇴적) 방법 등에 의해 제 1의 층간 절연층(20)을 형성한다. 그리고, 포토리소그래피나 에칭 등에 의해 예컨대 트랜지스터의 확산 영역 상에 도 2의 a에 도시하는 바와 같은 콘택트 홀을 제 1의 층간 절연층(20)에 형성한다.
다음에, CVD 방법 등에 의해, 제 1의 층간 절연층(20)의 콘택트 홀 내, 및 제 1의 층간 절연층(20) 상에 폴리실리콘막을 형성한다. 그리고, CMP(Chemical Mechanical Polishing; 화학 기계 연마) 방법 등에 의해, 제 1의 층간 절연층(20)의 표면의 폴리실리콘막을 제거하여, 도 2의 b에 도시하는 바와 같이, 콘택트 플러그(30)를 형성한다.
계속해서, CVD 방법 등에 의해, 제 1의 층간 절연층(20) 상에, 제 2의 층간 절연층(40) 및 제 3의 층간 절연층(50)을 순서대로 형성한다. 그리고, 포토리소그래피나 에칭 등에 의해, 도 2의 b에 도시하는 바와 같이, 콘택트 플러그(30) 위를 포함하는 영역에 커패시터 소자(60)를 형성하기 위한 홀(오목부)(51)을 형성한다.
홀(51)의 형성 후에, 도 2의 c에 도시하는 바와 같이, 홀(51) 내에 커패시터 소자(60)를 형성한다. 또한, 커패시터 소자(60)를 제조하기 위한 방법은 후술한다.
도 2의 d에 도시하는 바와 같이, 커패시터 소자(60)의 형성 후에, CVD 방법 등에 의해 제 4의 층간 절연층(70)을 형성하여, 도 1에 도시한 커패시터 소자 형성영역을 완성한다.
다음에, 상기 커패시터 소자(60)의 제조 방법에 관해서 설명한다.
도 3은 커패시터 소자(60)의 각 제조 공정을 도시하는 단면도이다. 도 4a는 커패시터 소자(60)의 각 제조 공정을 도시하는 순서도이고, 도 4b는 종래의 제조 공정을 도시하는 순서도로서, 본 실시예와의 차이를 명확히 하기 위해서 도시하였다.
상기 상술된 바와 같이 홀(51)을 형성한 후에, CVD 방법 등에 의해, 도 3의 a에 도시하는 바와 같이, 홀(51) 내 및 제 3의 층간 절연층(50) 상에 비정질의 실리콘층(61a)(도전막)을 형성한다(도 4a의 단계 A-1). 또한, 실리콘층(61a)은 불순물로서 예컨대 농도 1×1020atoms/cm3의 인을 포함한다.
다음에, 회전 코팅 방법(spin-coat method) 등에 의해, 도 3의 a에 도시하는 바와 같이, 실리콘층(61a) 상에 포지티브형의 포토레지스트(64)를 형성한다.
그리고, 적절한 노광 조건으로 포토레지스트(64)를 노광하고, 현상함으로써,도 3의 b에 도시하는 바와 같이, 홀(51) 내에만 포토레지스트(64)를 남긴다. 또한, 홀(51) 내에 남은 포토레지스트(64)는 다음 에칭 공정에서 홀(51) 내부를 보호한다.
그 후에, 표면 전체를 에칭함으로써, 도 3(c)에 도시하는 바와 같이, 실리콘층(61a)을 패턴화하고(도 4a의 단계 A-2), 홀(51) 내의 포토레지스트(64)를 제거한다.
포토레지스트(64)를 제거한 후에, 물로 희석한 플루오르화수소산 등을 사용하여, 실리콘층(61a)의 표면을 열산화막 환산으로 약 6nm 이상 에칭한다. 이에 의해, 실리콘층(61a)의 표면은 표면의 자연 산화막을 제거함으로써 세정된다(도 4a의 단계 A-3). 또한, 플루오르화수소산을 사용함으로써 실리콘층(61a)의 실리콘 원자가 수소종단된다(hydrogen-terminated). 즉, 실리콘층(61a)은 화학적으로 안정화하고, 상온에서 청정한 분위기 중에서는 수시간이나 표면을 청정하게 유지할 수 있다.
실리콘층(61a)의 세정 후에, 하기에 설명하는 바와 같이, 실리콘층(61a) 표면에 HSG의 핵형성(nucleation)을 수행하고(도 4a의 단계 A-4), HSG를 형성한다(도 4a의 단계 A-5). 그리고, 포스핀(PH3)을 사용한 어닐링에 의해 HSG에 불순물(인)을 주입하여 확산한다(도 4a의 단계 A-6). 이에 의해, 도 3의 d에 도시하는 바와 같이, 하부 전극(61)을 형성한다.
상기 언급된 HSG의 핵형성에서부터 HSG로의 불순물의 확산까지(도 4a의 단계A-4 내지 A-6)의 공정은 진공이 가능한 로드-록(load lock)을 갖는 LPCVD(Low Pressure-chemical vapor Deposition) 장치(노(爐)) 안에서 일관되게 수행된다. HSG의 핵형성에서부터 HSG로의 불순물의 확산까지(도 4의 단계 A-4 내지 A-6)의 공정을 동일한 노에서 수행함으로써 수분 및 산소의 분압을 대단히 낮은 상태로 유지할 수 있다. 따라서, HSG 표면에 자연 산화막 등이 형성되기 어려워서, HSG 형성 후에, HSG 표면을 플루오르화수소산 등으로 세정할 필요가 없어진다. 또한, 플루오르화수소산 등에 의한 세정 공정을 제외함으로써 HSG 표면에 워터 마크가 형성되지 않는다.
한편, 종래의 제조 방법에서는, 도 4b에 도시하는 바와 같이, HSG의 성장(핵형성)(단계 B-5)과 불순물의 확산(단계 B-7)은, 다른 로 내에서 행하여진다. 이 때문에, HSG의 성장 후에, HSG의 표면을 플루오르화수소산 등으로 세정한다(단계 B-6). 따라서, 종래의 제조 방법에서는 HSG 표면에 워터 마크나 자연 산화막 등이 형성되어 버린다.
또한, 본 발명자 등의 실험에서는, 산소 및 물의 분압이 1×10-6Torr를 넘으면, 저온(예컨대 600℃ 이하)에서 충분한 인을 HSG 내에 확산시키는 것이 어렵다는 것이 밝혀졌다. 한편, 산소 및 물의 분압을 1×10-6Torr 이하로 유지함으로써 저온이라도 충분한 인을 HSG에 확산시킬 수 있음이 밝혀졌다. 따라서, 이하에 도시하는 HSG 형성 단계 및 불순물 확산 단계는 낮은 온도(예컨대 550 내지 600℃)에서 수행된다.
도 5는 LPCVD 노에서 수행되는 HSG의 핵형성에서부터 HSG로의 불순물의 확산까지(도 4a의 단계 A-4 내지 A-6)의 공정을 도시하는 타이밍도이다.
처음에, 표면에 청정한 실리콘층(61a)이 형성되어 있는 도 3의 c의 상태의 웨이퍼를 LPCVD 노에 반입한다(t0). 또한, 웨이퍼를 노에 넣기 전에(입로 전에), 상기 상술된 바와 같이 물 및 산소의 분압을 1×10-6Torr 이하로 설정해 둔다.
웨이퍼를 입로 후에, 웨이퍼를 소정 온도(예컨대, 550 내지 600℃)까지 가열하고, 온도가 안정화될 때가지 기다린다(t0 내지 t1). 또한, 이 온도 상승에서는, 물 및 산소의 분압을 1×10-6Torr 이하로 설정하고 있기 때문에, 실리콘층(61a) 표면의 산화를 억제할 수가 있다.
다음에, 노의 온도를 소정 온도(구체적으로는, 예컨대 560℃)로 유지한 상태에서 실란(SiH4)을 70sc㎝로 노에 유입한다. 그리고, 노의 압력을 약 1mTorr로 설정하고, 약 20분간 성막한다(t1 내지 t2). 이와 같이, 비교적 낮은 압력하에서 성막함으로써 실리콘층(61a) 상에 미세 결정을 포함하는 비정질 실리콘을 6 내지 10nm 정도 선택적으로 성장시킨다(도 4a의 단계 A-4). 또한, 이 공정에서 형성된 미세 결정은 다음 공정에서 HSG를 성장시킬 때의 핵이 된다.
다음에, 실란의 도입을 정지하고, 노의 압력을 1×10-7Torr 이하로 설정하고, 소정 시간(예컨대, 50분) 어닐링한다(t2 내지 t3). 이에 의해, 실리콘층(61a) 상에 형성된 비정질 실리콘의 미세 결정을 핵으로 하여, HSG를 성장시킨다(도 4a의단계 A-5). 또한, HSG의 그레인 크기는 어닐링의 시간을 조절함으로써 제어될 수 있다.
HSG의 성장 후에, 질소에 의해 약 1%로 희석된 포스핀 가스를 300sc㎝ 정도로 노에 유입한다. 그리고, 노의 압력을 약 3Torr로 설정하고, 약 60분간 유지한다(t3 내지 t4). 이에 의해, HSG 내에 인을 불순물로서 확산시킨다(도 4a의 단계 A-6).
그리고, 노의 잔류 가스를 퍼지(purge)하고(t4 내지 t5), 노의 온도를 제거 온도까지 저하시켜(t5 내지 t6), 웨이퍼를 출로한다(노 밖으로 꺼낸다)(t6).
이상의 처리에 의해, 도 3의 d에 도시하는 바와 같이, 한 면에 HSG를 갖는 하부 전극(61)이 형성된다.
하부 전극(61)이 형성된 웨이퍼를 출로한 후에, APM(암모니아-과산화수소 수용액) 처리에 의해, 하부 전극(61)의 HSG 표면을 약 1 내지 5nm 정도 제거한다. 이와 같이, HSG 표면의 불순물 농도가 짙은 부분을 제거함으로써 HSG 표면의 불순물 농도를 조정한다(도 4a의 단계 A-7). 이와 같이 함으로써, 후술하는 바와 같이, 커패시터 소자의 동작 신뢰성을 향상시킬 수 있다. 또한, HSG 표면을 제거한 후에, 하부 전극(61)의 표면 영역(예컨대, HSG 표면에서 약 10nm의 영역)에 포함되는 불순물 농도는 1×1020atoms/cm3정도이다.
다음에, 하부 전극(61) 표면에, 예컨대 RTN(rapid thermal nitrifying; 급속 열질화) 처리에 의해, 도시하지 않은 확산 배리어막(RTN막)을 형성한다(도 4a의 단계 A-8). 이 확산 배리어막에 의해, HSG 중의 불순물이 다시 HSG 밖으로 확산하는 것을 방지한다.
확산 배리어막의 형성 후에, 도 3의 e에 도시하는 바와 같이, 하부 전극(61) 상에 용량 절연층(62)을 형성한다 (도 4a의 단계 A-9). 이 공정에서는, 예컨대, LPCVD 방법에 의해, 하부 전극(61) 상에 질화 실리콘층을 약 6nm 형성한다. 그리고, 750℃ 정도의 RTO(rapid thermal oxidizing; 급속열산화) 처리를 약 60초 행함으로써 용량 절연층(62)을 형성한다.
계속해서, LPCVD 방법 등에 의해, 용량 절연층(62) 상에 불순물을 포함하는 실리콘층을 형성한다. 그리고, 포토리소그래피나 에칭 등에 의해, 실리콘층을 패턴화하고, 도 3의 e에 도시하는 바와 같이, 상부 전극(63)을 형성하여(도 4a의 단계 A-10), 커패시터 소자(60)를 완성한다.
커패시터 소자(60)가 완성한 후에는, 상기와 같이(도 2의 d), 커패시터 소자(60)를 덮도록 제 3의 층간 절연층(50) 상에 제 4의 층간 절연층(70)을 형성하여, 커패시터 소자 형성 영역을 완성한다.
도 6은 이상과 같이 하여 형성된 커패시터 소자(60)의 C(용량)-V(전압) 특성도이다. 또한, 도 6에 도시된 횡좌표의 바이어스는 커패시터 소자의 하부 전극에 인가하는 전압을 0V로 했을 때의 상부 전극에 인가되는 전압의 크기를 나타내고 있다.
도 6에 도시하는 바와 같이, 불순물(PH3)의 확산(어닐링)을 행하지 않은 커패시터 소자에서는, 부(負)의 바이어스를 인가한 경우에 용량의 저하가 현저하다. 이것은 하부 전극의 불순물이 적고, 공핍화가 발생하고 있다는 것을 나타낸다. 또한, HSG가 없는 커패시터 소자에서는, 바이어스의 크기에 관계 없이 용량은 거의 일정하지만, 전체적으로 용량이 작다. 한편, 제 1의 실시예에 따른 커패시터 소자(60)에서는, 바이어스의 크기에 관계 없이 용량이 거의 일정하며, 그 값은 전체적으로 크다. 즉, 하부 전극(61)에 HSG를 형성함으로써 커패시터 소자(60)의 용량이 증대하고, 상기 불순물 확산에 의해 하부 전극(61)의 공핍화가 상당히 억제되어 있다는 것이다.
도 7은 커패시터 소자의 TDDB(Time Dependent-Dielectric-Breakdown; 시간에 따른 절연 파괴) 특성을 와이불 플로팅 방법(Weibull plotting method)으로 나타낸 도면이다. 또한, 도 7에서 도시한 SPM 세정은 황산·과산화수소용액으로 HSG를 세정하여, HSG 표면에 흡착되어 있는 포스핀을 제거하는 처리이다.
도 7에 도시하는 바와 같이, 불순물(PH3)의 확산(어닐링) 후에, 그대로 확산 배리어막(RTN막)을 형성한 경우에, 커패시터 소자의 수명은 HSG에 불순물을 주입하지 않고서 APM 처리를 행한 경우와 비교해서 짧다. 또한, HSG 표면을 거의 에칭하지 않는 SPM 처리를 행한 경우도, 커패시터 소자의 수명은 향상하지 않는다. 한편, 불순물의 확산후에 APM 처리를 시행한 경우엔, 커패시터 소자의 수명은 다른 경우와 비교하여 대단히 길게 되어 있다. 즉, 상기와 같이, HSG에 불순물을 확산한 후에, APM 처리를 시행하여, 하부 전극(61)의 HSG 표면을 약 1 내지 5nm 정도 제거함으로써 커패시터 소자의 동작 신뢰성을 향상할 수 있음이 나타나졌다.
상기의 설명에 의하면, HSG의 표면 영역을 에칭하여, 불순물 농도가 짙은 부분을 제거하고, HSG의 표면 영역의 불순물 농도를 3×1020atoms/cm3보다도 작게(구체적으로는, 8×1019atoms/cm3내지 3×1020atoms/cm3정도)함으로써, 커패시터 소자의 신뢰성이 유지되고, 전극의 공핍화가 억제될 수 있음이 밝혀졌다.
상기 상술된 바와 같이, 종래보다도 낮은 온도로 하부 전극(61)의 공핍화를 억제하는데 충분한 불순물을 HSG에 확산시킬 수가 있다. 이에 의해, 커패시터 소자(60)의 용량이 크게 되고, 커패시터 소자(60)의 동작 신뢰성을 향상시킬 수가 있다.
또한, 상기 상술된 바와 같이, HSG 형성 단계 및 HSG 불순물 확산 단계가 종래보다도 낮은 온도에서 행하여지기 때문에, 웨이퍼를 입로하거나 출로할 때의 온도 상승 또는 하강을 적게 할 수 있다. 이에 의해, 웨이퍼를 입로하거나 출로할 때의 온도 상승 및 하강에 필요한 시간이 짧게 되어, 커패시터 소자의 생산성을 향상시킬 수가 있다.
또한, 웨이퍼를 입로하거나 출로할 때의 온도 상승 및 하강이 적기 때문에, 노에 파티클이 거의 발생하지 않는다. 이에 의해, 커패시터 소자(60)의 형성시에 막 표면에 파티클이 거의 부착되지 않게 되어, 커패시터 소자(60)의 동작 신뢰성을 향상할 수가 있다.
또한, 보통의 제조 방법에서는, 상기한 바와 같은 저온(600℃ 이하)에서 단결정 실리콘에 인을 확산하는 것은 거의 불가능하다. 그러나, 상기 제조 방법으에서는, HSG에 충분한 인이 확산되어 있다. 이 인 확산의 상세한 메커니즘은 명확하지 않지만, 본 발명자 등이 TEM(Transparency type electron microscope; 투과형 전자현미경)으로 관찰한 결과, 성장 직후의 HSG에는 중심에서 방사상으로 쌍 결정(twin crystal)과 같은 다수의 결함이 관찰되었다. 이것으로부터, HSG에 생긴 이들 결함이 불순물의 확산 경로가 될 가능성이 있다고 생각된다. 그러나, HSG 표면이 약간이라도 산화되면, 이러한 확산이 저지되는 것으로 생각된다. 즉, 상기와 같이, HSG의 핵형성에서부터 HSG로의 불순물의 확산까지를 동일한 노에서 수행하여 수분 및 산소의 분압을 대단히 낮은 상태로 유지함으로써, HSG 표면의 산화가 억제되어, 저온에서도 충분한 인이 HSG에 확산되는 것으로 생각된다.
(제 2의 실시예)
다음에, 본 발명의 제 2의 실시예에 따른 커패시터 소자의 제조 방법에 관해서 도면을 참조하여 설명한다.
커패시터 소자 형성 영역은 제 1의 실시예와 실질적으로 동일한 구성이다. 또한, 커패시터 소자 형성 영역의 제조 방법에서는, 반도체 기판(10) 상에 제 1의 층간 절연층(20), 콘택트 플러그(30), 제 2의 층간 절연층(40), 및 제 3의 층간 절연층(50)을 형성하고, 커패시터 소자(60)를 형성하기 위한 홀(51)을 형성하기 까지의 공정은 제 1의 실시예와 같다.
제 2의 실시예에서는, 홀(51) 형성 후의 커패시터 소자(60) 형성 단계가 제 1의 실시예와 다르다. 도 8은 제 2의 실시예에서의 커패시터 소자(60)의 각 제조공정을 도시하는 단면도이다. 도 9는 제 2의 실시예에서의 커패시터 소자(60)의 각 제조 공정을 도시하는 순서도이다.
제 2의 실시예에 있어서, 도 9에 도시하는 바와 같이, 종래의 제조 방법(예컨대, 도 4b)이나 제 1의 실시예와는 달리, 도전막의 형성(단계 C-1)에서부터 HSG로의 불순물의 확산(주입)(단계 C-4)까지를 동일한 노에서 수행한다. 구체적으로는, 홀(51)이 형성된 상태(도 2의 b)의 웨이퍼를 보통의 CVD 장치(노(furnace))로 이송한다. 그리고, 이하에 나타내는 바와 같이 하여, 도 8의 a에 도시하는 바와 같이, 표면에 HSG를 갖는 불순물을 포함하는 실리콘층(61b)(도전막)을 홀(51) 내 및 제 3의 층간 절연층(50) 상에 형성한다. 또한, 웨이퍼를 입로 전에, 제 1의 실시예와 같이, 노의 물 및 산소의 분압을 1×10-6Torr 이하로 설정해 둔다. 또한, HSG의 핵형성에서부터 HSG로의 불순물의 확산까지(도 9의 단계 C-2 내지 C-4)는 저온(예컨대 550 내지 600℃)에서 수행한다. 도 10은 CVD 노에서 수행하는 실리콘층(61b)의 형성 단계를 도시하는 타이밍도이다.
홀(51)이 형성된 상태의 웨이퍼를 CVD 노에 이송한 후에, 웨이퍼를 소정 온도(예컨대, 550 내지 600℃)까지 가열하고, 온도가 안정화하는 것을 기다린다 (t0 내지 tl).
다음에, 노의 온도를 소정 온도(구체적으로는, 예컨대 570℃)로 유지한 채로, 예컨대 실란 가스를 노에 유입시키고, 노의 압력을 O.5Torr 정도로 유지한다(t1 내지 t2). 이에 의해, 홀(51) 내 및 제 3의 층간 절연층(50) 상에 불순물을 포함하지 않는 비정질 실리콘층(61b)을 약 20nm 형성한다(도 9의 단계 C-1). 또한, 전면에 실리콘층(61b)을 형성함으로써, 층간 절연층으로부터 방출되는 물 등의 영향을 최소화할 수가 있다. 본 발명과 같은 저온 프로세스에서는, 층간 절연층으로부터 물이 충분히 배출되지 않는 경우가 있다. 이 때문에, 층간 절연층의 일부에만 실리콘층(61b)을 형성한 경우엔(예컨대, 제 1의 실시예), 노의 물 및 산소의 분압을 낮게 설정하기 위해서, 터보-분자-펌프(turbo molecule pump) 등의 배기 능력이 높은 펌프를 새롭게 마련하여야 하다. 그러나, 전면에 실리콘층(61b)을 형성함으로써, 보통의 CVD 노를 사용하여 노의 물 및 산소의 분압을 낮게 설정할 수가 있다.
실리콘층(61b)의 형성 후에, 실란 가스의 유입을 정지하고, 노의 압력을 예컨대 1×10-2Torr까지 저하시킨다. 이에 의해, CVD 노에 잔류하고 있는 실란 가스로서 HSG 성장의 핵이 되는 미세 결정을 포함하는 비정질 실리콘층을 실리콘층(61b) 표면에 형성한다(도 9의 단계 C-3).
계속하여, 노의 압력을 예컨대 1×10-2Torr 정도로 설정하고, 소정 시간(예컨대, 50분 정도) 어닐링한다(t3 내지 t4). 이에 의해, 실리콘층(61b) 표면에 형성된 비정질 실리콘의 미세 결정을 핵으로 하여, HSG가 성장한다 (도 9의 단계 C-3). 또한, HSG의 그레인 크기는 어닐링의 시간을 조절함으로써 제어될 수 있다.
HSG의 성장 후에, 질소로서 약 1%로 희석된 포스핀을 500sc㎝ 정도로 노에 도입한다. 그리고, 노의 압력을 약 5Torr로 설정하고, 약 30분간 어닐링한다(t4 내지 t5). 이에 의해, 불순물을 포함하지 않지만 표면에 HSG를 갖는 실리콘층(61b) 에 불순물(인)을 주입하여 확산한다(도 9의 단계 C-4).
그리고, 노의 잔류 가스를 퍼지하고(t5 내지 t6), 노의 온도를 제거 온도까지 저하시켜(t6 내지 t7), 웨이퍼를 출로한다(t7).
이상과 같이 하여, 도전막의 형성에서부터 HSG로의 불순물의 확산까지(도 9의 단계 C-l 내지 C-4)를 동일한 노에서 수행하여, 도 8의 a에 도시하는 바와 같은 불순물을 포함하는 실리콘층(61b)을 형성한다.
실리콘층(61b)의 형성 후에, 회전 코팅 방법 등에 의해, 도 8의 b에 도시하는 바와 같이, 실리콘층(61b) 상에 포지티브형 포토레지스트(64)를 형성한다.
그리고, 적절한 노광조건으로 포토레지스트(64)를 노광하고 현상함으로써, 도 8의 c에 도시하는 바와 같이, 홀(51) 내에만 포토레지스트(64)를 남긴다.
그 후에, 표면 전체를 에칭함으로써, 도 8의 d에 도시하는 바와 같이, 실리콘층(61b)을 패턴화하여(도 9의 단계 C-5), 하부 전극(61)을 형성한다. 그리고, 도 8의 d에 도시하는 바와 같이, 홀(51) 내의 포토레지스트(64)를 제거한다.
포토레지스트(64)를 제거한 후에, 하부 전극(61)의 HSG 표면을 약 1 내지 5nm 에칭하여, HSG의 가장 바깥 표면의 불순물 농도를 조절한다(도 9의 단계 C-6). 또한, 이 에칭은 예컨대 황산에 의한 박리 처리(peel-off process)와 제 1의 실시예에서 도시한 APM 처리를 조합시켜 수행한다. 이에 의해, HSG 표면의 불순물 농도가 짙은 부분이 제거되어, 제 1의 실시예와 같이, 커패시터 소자(60)의 동작 신뢰성을 향상시킬 수 있다.
그 후에, 하부 전극(61) 표면에 제 1의 실시형태와 같이 확산 배리어막(RTN막)(도시하지 않음)을 형성한다(도 9의 단계 C-7). 그리고, 제 1의 실시예와 같이, 확산 배리어막이 형성된 하부 전극(61)상에 용량 절연층(62) 및 상부 전극(63)을 형성하여(도 9의 단계 C-8 및 C-9), 도 8의 e에 도시하는 바와 같이, 커패시터 소자(60)를 완성한다.
커패시터 소자(60)를 완성한 후에는, 상기와 같이(도 2의 d), 커패시터 소자(60)를 덮도록 제 3의 층간 절연층(50) 상에 제 4의 층간 절연층(70)을 형성하여 커패시터 소자 형성 영역을 완성한다.
이상과 같이 하여 형성된 커패시터 소자(60)의 C(용량)-V(전압) 특성도를 도 6에 도시한다.
도 6에 도시하는 바와 같이, 바이어스에 의한 용량의 변화가 제 1의 실시예보다도 작게 되어 있다. 즉, 제 2의 실시예에서는, 제 1의 실시예보다도 하부 전극(61)의 공핍화가 더욱 억제되어 있음을 알 수 있다.
또한, 이상과 같이 하여 형성된 커패시터 소자(60)의 TDDB 특성은 제 1의 실시예와 거의 동일하였다. 즉, 상기와 같이, 황산에 의한 박리 처리와 APM처리를 조합시켜 HSG의 가장 바깥 표면을 에칭하여도 커패시터 소자(60)의 수명을 종래보다 길게 할 수가 있다.
이상과 같이 하여, 종래보다도 낮은 온도로 하부 전극(61)의 공핍화를 억제하는데 충분한 불순물을 HSG에 확산시킬 수 있다. 이에 의해, 커패시터 소자(60)의 용량이 커져, 커패시터 소자(60)의 동작 신뢰성을 향상시킬 수 있다.
또한, 상기와 같이, 도전막의 형성에서부터 HSG로의 불순물의 확산까지가, 종래보다도 낮은 온도로 행하여지기 때문에, 웨이퍼를 입로하고 출로할 때의 온도 승강을 적게 할 수 있다. 이에 의해, 웨이퍼를 입로하고 출로할 뺄 때의 온도 승강 시간이 짧게 되어, 커패시터 소자의 생산성을 향상시킬 수 있다.
또한, 웨이퍼를 입로하고 출로할 때의 온도 승강이 적기 때문에, 노에 파티클이 거의 발생하지 않는다. 이에 의해, 커패시터 소자(60)의 형성시에 막 표면에 파티클이 거의 부착하지 않게 되어, 커패시터 소자(60)의 동작 신뢰성을 향상할 수가 있다.
또한, HSG 형성 단계 및 불순물 확산 단계에서는, 상기와 같이, 층간 절연층 상의 전면에 실리콘층(61b)을 형성하고 있기 때문에, 보통의 CVD 노를 사용하여 노의 물 및 산소의 분압을 낮게 설정할 수가 있다. 이에 의해, 장치의 비용을 낮출 수 있다.
(제 3의 실시예)
다음에, 본 발명의 제 3의 실시예에 따른 커패시터 소자의 제조 방법에 관해서 도면을 참조하여 설명한다.
제 3의 실시예에 있어서, 커패시터 소자 형성 영역의 제조 방법은 제 1 및 제 2의 실시예에서와 같다. 제 3의 실시예에서는, CVD 노 또는 LPCVD 노에서 상기 처리를 시행한 웨이퍼를 출로하고 나서, 다음에 상기 처리를 시행을 수행할 웨이퍼를 입로까지 필요되는 시간이 다르다.
제 1 및 제 2의 실시예에서 도시한 바와 같이, HSG 형성 단계 및 불순물 확산 단계를 동일한 노에서 수행하면, 어떤 문제가 발생한다. 구체적으로는, HSG 형성 단계 및 불순물 확산 단계를 몇 번이나 되풀이하면, HSG의 형성이 저해되게 된다.
이것은 노의 내벽이나 웨이퍼를 유지하기 위한 보트의 표면에 퇴적한 인(포스핀)이 원인이다. 특히, 포스핀은 노의 히터에서 멀리 있는 저온 부분에 흡착하고, HSG 형성 단계 및 불순물 확산 단계에서 노에 재확산한다. 이에 의해, 노의 포스핀 분압이 높게 되어, 결정핵 형성과 HSG 성장을 저해한다. 또한, 저온 부분에 흡착한 포스핀은 웨이퍼 자신이 가지고 들어오는 물과 반응하여, 흡습성이 있는 인산을 형성하고, 노의 물 분압도 높게 한다.
조사 결과로서, 본 발명자 등은 만약 노에 잔류하는 포스핀 가스의 분압을 1×10-4Torr 이하로 유지하면, 상기와 같은 문제의 발생을 억제하는 것이 가능한 것을 찾아내었다.
따라서, CVD 노 또는 LPCVD 노에서 상기 처리를 시행한 웨이퍼를 출로하고 나서, 다음에 상기 처리를 시행할 웨이퍼를 입로까지의 사이에, 이하에 나타내는 바와 같은 처리를 수행한다.
HSG에 불순물 확산을 종료한 웨이퍼를 출로한 후에, 웨이퍼를 제거한 보트를 재차 입로한다. 그리고, 실란를 포함하는 가스를 노에 유입하여, 예컨대 20분 정도 퍼지한다. 이에 의해, 노의 내벽 및 보트 표면에 퇴적하고 있는 인(포스핀)을 덮도록 실리콘층이 형성된다.
또한, 노의 최저 온도를 60℃ 이상으로 유지하여, 노의 저온 부분에 흡착한 포스핀의 탈가스를 촉진시킨다.
또한, 헬륨(He)이나 아르곤(Ar) 등의 불활성 가스를 유입하고, 노의 압력을 높게(예컨대 5Torr) 설정한다. 그리고, 노의 압력을 더욱 상승시켜 소정 시간 유지하고, 계속해서 노의 압력을, 예컨대 5Torr까지 저하시킨다. 이에 의해, 노의 저온 부분을 가열하여, 저온 부분에 흡착한 포스핀의 탈가스를 촉진시킨다.
이상과 같이 하여, 노의 내벽이나 보트 표면에 퇴적한 인(포스핀)을 제거하고, 노에 잔류하는 포스핀 가스의 분압을 낮게(예컨대, 1×10-5Torr 이하) 유지할 수 있다. 이에 의해, HSG 형성 단계 및 불순물 확산 단계를 항상 안정한 상태로 할 수가 있다.
또한, 제 1의 실시예에서는 노의 압력을 1×10-7Torr 이하로 설정하고, 제 2의 실시예에서는 노의 압력을 1×10-2Torr 정도로 설정하여, HSG를 성장시키고 있지만, 불활성 가스(헬륨, 아르곤, 질소 등)를 사용하여 HSG를 성장시킬 수도 있다. HSG 성장시에 불활성 가스를 약간 흘리면, 진공 펌프로부터의 산소 및 수분의 역확산을 억제할 수 있어서, 보다 청정한 HSG를 형성할 수가 있다.
또한, 제 1의 실시예에 있어서, APM 처리를 시행하지 않고 상기 LPCVD 노에서의 잔류 가스의 퍼지 시간(purging time)(도 5의 t4 내지 t5)을 길게 함으로써, HSG의 가장 바깥 표면의 불순물 농도를 내릴 수 있다. 또한, 불순물 농도를 저하시키는 영역은 HSG 표면에서 1 내지 5nm이고, 농도는 3×1020atoms/cm3보다 낮게 한다. 단지, 퍼지 시간을 너무 지나치게 길게 하면, HSG 중의 불순물이 외부로 확산하여 하부 전극(61)의 공핍화가 커지거나, 실리콘 원자의 마이그레이션이 다시 일어나, HSG의 형상이 변화되어 버리기 때문에 주의가 필요하다.
또한, 제 2의 실시예에서, 실리콘층(61b) 상에 미세 결정을 포함하는 비정질 실리콘층을 형성할 때에(도 10의 t2 내지 t3), 실란의 공급을 정지하고 있지만, 예컨대 도 11에 도시하는 바와 같이, 실란을 공급할 수도 있다(도 11의 t2 내지 t3). 이 때에, 노의 압력을 예컨대 0.02Torr로 설정함으로써, 안정하게 미세 결정을 포함하는 비정질 실리콘층을 형성할 수가 있다. 또한, t1 내지 t2와 t2 내지 t3의 실란 유량이 동일할 필요는 없다.
또한, 제 2의 실시예에서는, 불순물을 포함하지 않는 실리콘층(61b)으로의 불순물 확산을 HSG로의 불순물 확산과 동시에 한다. 그러나, 이 방법으로 충분한 불순물을 확산할 수 없는 경우엔, 실리콘층(61b)의 아래나 사이 등에 불순물을 포함하는 실리콘층을 마련할 수도 있다. 단지, 실리콘층의 불순물 농도는 예컨대 1×1020atoms/cm3내지 3×1020atoms/cm3로 설정한다.
또한, 제 2의 실시예에서는, 불순물을 포함하지 않는 실리콘층(61b)의 형성에서부터 HSG로의 불순물 확산까지를 동일한 노에서 수행하고 있지만, 불순물을 포함하지 않는 실리콘층(61b)을 별도의 장치에서 미리 형성할 수도 있다. 도 12는 실리콘층(61b)을 별도의 장치에서 형성하는 경우의 각 제조 공정을 도시하는 순서도이다.
실리콘층(61b)을 형성하고(도 12의 단계 D-1), 그 후에, 실리콘층(61b) 표면을 희석 플루오르화수소산 등으로 세정한다(도 12의 단계 D-2). 그리고, 상기와 같이, HSG의 핵형성에서부터 HSG로의 불순물의 확산까지(도 12의 단계 D-3 내지 D-5)를 동일한 CVD 노에서 수행한다. 그리고, HSG에 불순물을 확산한 후에, 웨이퍼를 출로한다. 그 후에, 제 2의 실시예와 같이 하여, 하부 전극(61)의 패턴화에서부터 상부 전극(63)의 형성까지의 공정을 수행하여(도 12의 단계 D-6 내지 D-10), 커패시터 소자(60)를 완성한다.
이상과 같이 하면, 불순물을 포함하지 않는 실리콘층(61b)의 형성과, HSG 형성 및 불순물 확산을 각각 알맞은 조건하에서 수행할 수 있다.
또한, 제 1 및 제 2의 실시예에서, 포토레지스트(64)를 에칭시의 보호막으로서 사용했지만, SOG(실라놀)을 사용하는 에칭이나 CMP(화학적 기계 연마) 방법을 사용함으로써 패턴화를 수행할 수 있다.
또한, 제 1 및 제 2의 실시예에서, 제 3의 층간 절연층(50)을 한번 제거하고 나서, 용량 절연층(62) 및 상부 전극(63)을 형성할 수도 있다.
제 1의 실시예에서는, 실리콘층(61a)을 패턴화한 후에, 제 3의 층간 절연층(50)을 제거한다. 그리고, 상기와 같이 하여 HSG를 형성한다. 이에 의해, 도 13의 a에 도시하는 바와 같이, 실린더형으로 형성된 실리콘층(61a)(하부 전극(61))의 내측과 외측의 양쪽에 HSG가 형성된다. 그 후에, 도13의 b에 도시하는 바와 같이, 하부 전극(61) 상에 용량 절연층(62) 및 상부 전극(63)을 형성한다.
상기 상술된 바와 같이, 하부 전극(61)의 표면적이 크게 증가할 수 있다. 즉, 커패시터 소자(60)의 용량이 크게 대폭 증가할 수가 있다. 구체적으로는, 제 1의 실시예에서 나타낸 커패시터 소자보다도, 2배 정도 용량이 커진다. 단지, 이웃 전극과의 간격이 약 O.1μm보다 좁은 경우에는, HSG의 성장에 의해 쇼트를 야기할 가능성이 있다. 이러한 경우에는, HSG를 형성한 후에 층간 절연층(50)을 제거할 수도 있다.
HSG를 형성한 후에 층간 절연층(50)을 제거하면, 도 14의 a에 도시하는 바와 같이, 실린더형으로 형성된 실리콘층(61a)(하부 전극(61))의 안쪽에만 HSG가 형성된다. 그 후에, 도 14의 b에 도시하는 바와 같이, 하부 전극(61) 상에 용량 절연층(62) 및 상부 전극(63)을 형성한다. 이에 의해서도, 커패시터 소자(60)의 용량을 상기와 비교하여 더 증가시킬 수가 있다. 구체적으로는, 제 1의 실시예에서 나타낸 커패시터 소자보다도 1.6배 정도 용량이 커진다.
또한, 제 2의 실시예에서는, 실리콘층(61b)을 패턴화한 후에, 도14의 a에 도시하는 바와 같이, 제 3의 층간 절연층(50)을 제거한다. 그리고, 도 14의 b에 도시하는 바와 같이, 하부 전극(61) 상에 용량 절연층(62) 및 상부 전극(63)을 형성한다. 이와 같이 하면, 제 2의 실시예에서 나타낸 것 보다, 용량 절연층(62) 및 상부 전극(63)이 하부 전극(61) 상의 넓은 범위에 형성된다. 이 때문에, 커패시터 소자(60)의 용량을 상기보다도 증가시킬 수가 있다. 구체적으로는, 제 2의 실시예에서 나타낸 커패시터 소자보다도 1.6배 정도 용량이 커진다.
또한, 제 3의 실시예에서, 포스핀를 탈가스할 때에, 상기 노의 압력의 상승,유지, 및, 하강을 반복하도록 하여도 좋다. 이들의 공정은 제 1 및 제 2의 실시예에서도 마찬가지로 수행할 수가 있다.
또한, 하부 전극(61) 표면의 확산 배리어막, 용량 절연층(62), 및 상부 전극(63)은 상기 이외의 재질로서 형성될 수도 있다. 예컨대, 하부 전극(61) 표면의 확산 배리어막은 질화티탄(TiN) 등으로서 형성될 수 있고, 용량 절연층(62)은 Ta2O5등의 고유전체막으로 형성될 수 있으며, 상부 전극(63)은 질화티탄이나 질화텅스텐(WN) 등의 금속계 물질로서 형성될 수 있다.
이상의 설명으로 분명한 바와 같이, 본 발명에 의해, 저온에서도 전극의 공핍화를 억제하는데 충분한 불순물을 HSG에 확산시킬 수가 있어서, 커패시터 소자의 동작 신뢰성을 향상할 수가 있다. 또한, 저온 리이기 때문에, 노의 온도를 승강하는 시간이 단축될 수 있어서, 반도체 장치의 생산성을 향상할 수가 있다.

Claims (22)

  1. 반도체 기판 상에 형성되는 하부 전극, 유전체층, 및 상부 전극으로 구성되는 커패시터 소자의 제조 방법에 있어서,
    비정질의 제 1의 실리콘층을 상기 반도체 기판상의 소정 영역에 형성하는 제 1의 실리콘층 형성 단계와,
    상기 제 1의 실리콘층의 표면을 청정하게 하는 하부 전극 표면 세정 단계와,
    상기 제 1의 실리콘층의 표면에 미세 결정을 포함하는 비정질의 제 2의 실리콘층을 선택적으로 형성하는 핵 형성 단계와,
    상기 제 1 및 제 2의 실리콘층을 저압 또는 불활성 가스 분위기 중에서 어닐링하고, 상기 제 2의 실리콘층에 포함되는 미세 결정을 핵으로 하여 HSG(반구상 그레인)을 성장시켜, 상기 제 1의 실리콘층의 표면에 HSG를 형성하는 HSG 형성 단계와,
    불순물을 포함하는 소스 가스에 상기 HSG를 노출하면서 어닐링하고, 상기 HSG에 불순물을 열확산시켜 하부 전극을 형성하는 불순물 확산 단계와,
    표면에 상기 HSG를 갖는 상기 제 1의 실리콘층 상에 유전체층을 형성하는 유전체층 형성 단계와,
    상기 유전체층 상에 상부 전극을 형성하는 상부 전극 형성 단계를 포함하고,
    산소 및 물의 분압은 적어도 상기 HSG 형성 단계와 상기 불순물 확산 단계의 사이에서 1×10-6Torr 이하로 유지되는 것을 특징으로 하는 커패시터 소자 제조 방법.
  2. 반도체 기판 상에 형성되는 하부 전극, 유전체층, 및 상부 전극으로 구성되는 커패시터 소자의 제조 방법에 있어서,
    소정 부분에 오목부를 갖는 절연층상의 상기 오목부의 내벽을 포함하는 전면에 제 1의 비정질 실리콘층을 형성하는 제 1 실리콘층 형성 단계와,
    상기 제 1의 실리콘층의 표면을 청정하게 하는 하부 전극 세정 단계와,
    상기 제 1의 실리콘층의 표면에 미세 결정을 포함하는 제 2의 비정질 실리콘층을 형성하는 핵 형성 단계와,
    상기 제 1 및 제 2의 실리콘층을 저압 또는 불활성 가스 분위기 중에서 어닐링하여, 상기 제 2의 실리콘층에 포함되는 미세 결정을 핵으로 하여 HSG(반구상 그레인)를 성장시켜, 상기 제 1의 실리콘층의 표면에 HSG를 형성하는 HSG 형성 단계와,
    불순물을 포함하는 소스 가스에 상기 HSG를 노출시키면서 어닐링하여, 상기 HSG에 불순물을 열확산시켜 하부 전극을 형성하는 불순물 확산 단계와,
    상기 HSG를 표면에 갖는 상기 제 1의 실리콘층을 에칭함으로써 상기 오목부 내에 하부 전극을 형성하는 하부 전극 형성 단계와,
    상기 하부 전극의 표면에 유전체층을 형성하는 유전체층 형성 단계와,
    상기 유전체층의 표면상에 상부 전극을 형성하는 상부 전극 형성 단계를 포함하고,
    산소 및 물의 분압은 적어도 상기 HSG 형성 단계와 상기 불순물 확산 단계 사이에서 1×10-6Torr 이하로 유지되는 것을 특징으로 하는 커패시터 소자 제조 방법.
  3. 반도체 기판상에 형성되는 하부 전극, 유전체층, 및 상부 전극으로 구성되는 커패시터 소자의 제조 방법에 있어서,
    소정 부분에 오목부를 갖는 절연층 상의 상기 오목부의 내벽을 포함하는 전면에 제 1의 비정질 실리콘층을 형성하는 제 1의 실리콘층 형성 단계와,
    상기 제 1의 실리콘층의 표면에 미세 결정을 포함하는 제 2의 비정질 실리콘층을 형성하는 핵 형성 단계와,
    상기 제 1 및 제 2의 실리콘층을 저압 또는 불활성 가스 분위기 중에서 어닐링하여, 상기 제 2의 실리콘층에 포함되는 미세 결정을 핵으로 하여 HSG(반구상 그레인)을 성장시켜, 상기 제 1의 실리콘층의 표면에 HSG를 형성하는 HSG 형성 단계와,
    불순물을 포함하는 소스 가스에 상기 HSG를 노출시키면서 어닐링하여, 상기 HSG에 불순물을 열확산시켜 하부 전극을 형성하는 불순물 확산 단계와,
    상기 HSG를 표면에 갖는 상기 제 1의 실리콘층을 에칭하여 상기 오목부 내에 하부 전극을 형성하는 하부 전극 형성 단계와,
    상기 하부 전극의 표면에 유전체층을 형성하는 유전체층 형성 단계와,
    상기 유전체층의 표면 상에 상부 전극을 형성하는 상부 전극 형성 단계를 포함하고,
    산소 및 물의 분압은 적어도 상기 HSG 형성 단계와 상기 불순물 확산 단계 사이에서 1×10-6Torr 이하로 유지되는 것을 특징으로 하는 커패시터 소자 제조 방법.
  4. 제 1항에 있어서, 상기 핵 형성 단계, 상기 HSG 형성 단계, 및 상기 불순물 확산 단계는 감압 화학 기상 성장 장치(LPCVD 장치)의 동일 반응실 내에서 수행되는 것을 특징으로 하는 커패시터 소자 제조 방법.
  5. 제 3항에 있어서, 상기 제 1의 실리콘층 형성 단계, 상기 핵 형성 단계, 상기 HSG 형성 단계, 및 상기 불순물 확산 단계는 감압 화학 기상 성장 장치(LPCVD 장치)의 동일 반응실 내에서 수행되는 것을 특징으로 하는 커패시터 소자 제조 방법.
  6. 제 4항 또는 제 5항에 있어서, 상기 핵 형성 단계와 상기 HSG 형성 단계는 반응실 내에 잔류하는 PH3가스의 분압이 1×10-4Torr 이하가 되도록 하는 것을 특징으로 하는 커패시터 소자 제조 방법.
  7. 제 4항 또는 제 5항에 있어서, 상기 불순물 확산 단계 이후 상기 반응실로부터 상기 반도체 기판을 꺼낸 후에, 상기 반응실 내에 실란 또는 디실란을 포함하는 가스를 유입하여 상기 반응실 내에 잔류하는 PH3가스를 감소시키는 단계를 더 구비하는 것을 특징으로 하는 커패시터 소자 제조 방법.
  8. 제 4항 또는 제 5항에 있어서, 상기 반응실 내벽의 최저 온도를 60℃ 이상으로 유지하고, 상기 반응실 내의 저온부에 흡착한 PH3가스의 탈가스를 촉진하여, 상기 반응실 내에 잔류하는 PH3가스를 감소시키는 단계를 더 구비하는 것을 특징으로 하는 커패시터 소자 제조 방법.
  9. 제 4항 또는 제 5항에 있어서, 상기 불순물 확산 단계 후에, 상기 반응실로부터 상기 반도체 기판을 꺼낸 후에, 상기 반응실 내에 불활성 가스를 도입하고, 상기 반응실 내의 압력을 상승시켜 소정 시간 유지하고, 계속해서 압력을 강하시키는 일련의 동작을 소정 횟수 행하고, 상기 반응실 내의 저온부를 가열하고, 상기 반응실의 저온부에 흡착한 PH3가스의 탈가스를 촉진시켜, 상기 반응실 내에 잔류하는 PH3가스를 감소시키는 단계를 더 구비하는 것을 특징으로 하는 커패시터 소자 제조 방법.
  10. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 불순물 확산 단계는 550 내지 600℃에서 수행되는 것을 특징으로 하는 커패시터 소자 제조 방법.
  11. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 HSG 형성 단계의 어닐링 온도와 상기 불순물 확산 단계의 어닐링 온도는 실질적으로 동일한 것을 특징으로 하는 커패시터 소자 제조 방법.
  12. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 유전체층 형성 단계 전에, 상기 HSG의 표면 영역을 에칭하는 에칭 단계를 더 구비하는 것을 특징으로 하는 커패시터 소자 제조 방법.
  13. 제 12항에 있어서, 상기 에칭은 상기 HSG의 표면에서 1 내지 5nm의 영역을 에칭하는 것을 특징으로 하는 커패시터 소자 제조 방법.
  14. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 불순물 확산 단계 후에, 감압하에서 어닐링하여 상기 HSG 표면의 불순물 농도를 소정 농도까지 내리는 단계를 더 구비하는 것을 특징으로 하는 커패시터 소자 제조 방법.
  15. 제 12항에 있어서, 상기 유전체층 형성 단계 전의 상기 HSG 표면의 불순물농도를 3×1020atoms/cm3보다 낮게 설정하는 것을 특징으로 하는 커패시터 소자 제조 방법.
  16. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 소스 가스에 포함되는 불순물은 PH3인 것을 특징으로 하는 커패시터 소자 제조 방법.
  17. 제 1항에 있어서, 상기 제 1의 실리콘층 형성 단계는, 상기 핵 형성 단계 이전에, 상기 반도체 기판 상에 형성된 절연층이 갖는 오목부의 내벽에 상기 제 1의 실리콘층을 형성하고, 상기 오목부의 내벽에 형성된 상기 제 1의 실리콘층이 상기 오목부로부터 돌출되도록 상기 절연층의 적어도 일부를 제거하는 단계를 더 구비하는 것을 특징으로 하는 커패시터 소자 제조 방법.
  18. 제 2항 또는 제 3항에 있어서, 상기 유전체층 형성 단계 전에, 상기 오목부 내의 하부 전극이 상기 절연층으로부터 돌출되도록 상기 절연층의 적어도 일부를 제거하는 단계를 더 구비하는 것을 특징으로 하는 커패시터 소자 제조 방법.
  19. 제 2항 또는 제 3항에 있어서, 상기 하부 전극 형성 단계 전에, 상기 하부 전극 형성 단계의 에칭시에 상기 오목부 안쪽을 보호하는 보호재를 상기 HSG를 갖는 상기 제 1의 실리콘층 상에 형성하는 단계를 더 구비하는 것을 특징으로 하는커패시터 소자 제조 방법.
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