KR100230363B1 - 반도체장치의 커패시터 제조방법 - Google Patents

반도체장치의 커패시터 제조방법 Download PDF

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Abstract

본 발명은 커패시터를 제조하는데 있어서, 커패시터의 하부전극상에 도핑농도가 낮은 실리콘층을 형성하여 HSG를 먼저 형성한 후 상기 HSG를 열처리하거나 HSG에 도전성 불순물을 이온주입하여 상기 HSG의 도핑농도를 높인다.
도핑농도가 낮은 상태에서 형성되는 HSG의 표면적은 증가한다. 이에 따라 본 발명은 커패시터의 정전용량을 증가시킬 수 있음은 물론 커패시터의 정전용량의 최소/최대의 비(C'값)도 높혀서(예컨대, 0.9이상) 커패시터의 재현성과 동작의 안정성 확보를 도모할 수 있다. C'값이 크다는 것은 커패시터의 최대 정전용량과 최저 정전용량간의 차이가 작다는 것을 의미하므로 커패시터의 동작 중에 커패시터의 정전용량을 저하시키는 소프트 에러와 같은 요인이 발생하더라도 커패시터에 저장된 데이터의 손실을 방지할 수 있다. 이러한 결과는 커패시터의 신뢰성을 더욱 높이는 것이 된다.

Description

반도체장치의 커패시터 제조방법
제1도 내지 제4도는 종래 기술에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
제5도 내지 제8도는 본 발명의 제1 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
제9도 내지 제12도는 본 발명의 제2 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
제13(a)도와 제13(b)도는 도핑농도에 따른 반구형 그레인(Hemi-Spherical Grain:HSG)둘레 길이를 나타낸 사진이다.
* 도면의 주요부분에 대한 부호의 설명
40 : 반도체기판 42 : 필드산화막
G1 : 제1 반구형 그레인(HSG)
G2 : 제2 반구형 그레인(HSG)
G3 : 제3 반구형 그레인(HSG)
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 반구형 그레인(Hemi-Spherical Grain:이하, HSG라 한다)을 이용하여 커패시터의 정전용량 증가와 신뢰성을 높이는 방법에 관한 것이다.
커패시트의 정전용량을 증가시키는 요인은 물리학적으로 커패시터를 구성하는 서로 다른 극성을 갖는 전극들의 마주보는 면적과 상기 전극사이에 삽입되는 유전막의 유전율 및 상기 전극간의 간격이다.
반도체장치 특히, 메모리 셀이 경우 커패시터는 정보의 저장수단으로써 매우 유용하게 사용된다. 이와 같은 용도의 커패시터는 반도체장치의 고집적화에 다라 그 형성영역을 잠식당해 현재는 메모리 셀에 필요한 정전용량을 확보하기 위해 새로운 대책을 강구해야 할 실정이다. 더욱이 상기 커패시터의 정전용량을 잠식하는 요인중의 하나가 소프트 에러(soft error)라고 하는 알파(α)선에 의한 커패시터의 정전용량약화인데, 이에 따라 고집적화에 따라 커패시터의 절대면적은 감소하였지만, 정전용량은 그대로 이거나 오히려 증가해야할 형편에 있다. 이러한 제반 문제점들을 극복하기 위해 커패시터의 정전용량을 증가시키기 위한 다양한 방법이 제시되었다. 개중에는 커패시터의 유전막의 유전율이 높은 강유전막을 이용하는 방법도 있지만, 대개는 커패시터의 전극의 면적을 증가시키는 방법들이다. 이중 HSG와 관련된 커패시터의 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다.
제1도 내지 제4도는 종래 기술에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
제1도는 콘택홀(18)을 형성하는 단계이다. 구체적으로, 반도체기판(10)을 활성영역과 필드영역으로 구분하여 필드영역에는 소자분리를 위해 필드산화막(12)을 형성한다. 이어서 필드산화막(12)이 형성된 반도체기판(10) 저면에 층간절연막(14)을 형성한다. 상기 층간절연막(14) 전면에 활성영역의 일부를 한정하는 포토레지스트 패턴(16:이하, 제1 포토레지스트 패턴이라 한다)을 형성한다. 상기 제1 포토레지스트 패턴을 식각마스크로 사용하여 층간절연막(14) 전면을 반도체기판(10)의 계면을 종말점으로하여 이방성식각한다. 이 결과 상기 제1 포토레지스트 패턴(16)에 의해 한정된 층간절연막(14)의 노출된 부분이 제거되고 반도체기판(10)의 활성영역의 일부를 노출시키는 콘택홀(18)이 층간절연막(14)에 형성된다. 이후 상기 제1 포토레지스트 패턴(16)을 제거한다.
제2도는 커패시터의 하부전극이 될 부분을 한정하는 단계이다. 구체적으로, 콘택홀(18)을 갖는 층간절연막(14) 전면에 콘택홀(18)을 채우는 도전성물질로 도전층(20)을 형성한다. 상기 도전층(20)은 도핑된 실리콘층으로 형성한다. 상기 도전층의 도핑정도는 이후 형성되는 HSG막을 고려하여 결정해야 한다. 일반적으로, HSG의 사이즈는 도핑정도가 낮을수록 크게 형성할 수 있으나, 도핑농도가 지나치게 낮을 경우에는 커패시터의 정전용량의 최소 값(CMIN)과 최대 값(CMAX)의 비(CMIN/CMAX:이하, C'이라 한다)가 작아진다. C'이 작을 경우 소프트 에러등에 대한 커패시터의 저항능력이 저하되어 커패시터에 저장된 데이터등의 소실기회가 많아진다. 따라서 하부전극의 도핑농도를 낮추는 것은 한계가 있다. 상기 도전층(20a)는 상기 반도체기판(10)과 접촉되어 전기적 통로가 되므로 저항이 높아서는 커패시터의 동작속도를 저하시켜 전체적으로 메모리 셀의 지연동작의 원인이 될 수도 있다. 따라서 상기 도전층(20a)의 도핑농도는 일반적으로 다소 높은 1019~1021cm-3정도로 도핑한다. 이때, 상기 C'은 0.9정도이다.
계속해서 상기 도전층(20) 상에 상기 콘택홀(18)에 해당하는 영역을 포함하는 일부영역을 한정하는 포토레지스트 패턴(22:이하, 제2 포토레지스트 패턴이라 한다)을 형성한다. 상기 도전층(20)은 커패시터의 하부전극으로 사용된다. 따라서 제2 포토레지스트 패턴(22)은 결국, 커패시터의 하부전극을 한정하는 패턴이 된다.
제3도는 커패시터의 하부전극을 형성하는 단계이다. 구체적으로, 제2도의 최종 결과물에서 제2 포토레지스트 패턴(22)을 식각마스크로하여 도전층(20)의 전면으르 이방성식각한다. 이 결과 상기 제2 포토레지스트 패턴(22)이 상기 도전층(20)에 전사되어 제2 포토레지스트 패턴(22)과 동일한 패턴의 도전층(20a), 곧 커패시터의 하부전극이 형성된다. 이어서, 상기 제2 포토레지스트 패턴(22)을 제거한다.
제4도는 HSG막(26)을 형성하는 단계이다. 구체적으로, 제3도의 결과물이 들어있는 반응챔버내에 그레인 핵(grain seeding)형성용 가스를 공급하여 상기 도전층(20a)의 전면에 그레인 핵을 형성한다. 상기 그레인 핵을 형성하는데 사용되는 가스로는 일반적으로 실레인(SiH4) 또는 이 실레인(Si2H6)가스를 사용한다. 이후 상기 그레인 핵 형성용 가스공급을 중단하고 상기 그레인 핵이 형성된 도전층(20a)을 일정온도로 어닐링(annealing)한다. 이 결과 상기 도전층(20a)의 전면에는 상기 그레인 핵을 중심으로 HSG가 형성되어 도전층(20a)의 전면에는 HSG막(26)이 형성된다.
상술한 바와 같이 종래의 기술에 의한 커패시터 제조방법은 커패시터 전극의 정전용량을 증가시키기 위해 하부전극의 전면에 HSG막을 형성한다. 이렇게 할 경우 하부전극의 면적증가에 따른 커패시터의 정전용량의 증가는 어느 정도 기대할 수 있다. 하지만, 종래 기술에 의한 커패시터 제조방법에서는 하부전극의 도핑농도를 매우 높게 해야 한다. HSG막의 재현성은 HSG막 아래의 하부전극의 도핑농도에 의해 크게 의존하므로 종래 기술에 의한 커패시터 제조방법은 HSG의 사이즈가 크지 않을 뿐만 아니라 HSG막의 재현성이 떨어진다. 박막의 재현성 저하는 곧 하부전극의 면적차를 유발하므로 커패시터간에 정전용량차의 원인이 되어 고집적화가 가속화되는 현 상황에서는 커패시터의 신뢰성을 보장할 수 없게 된다.
따라서 본 발명의 목적은 상술한 종래 기술에 의한 커패시터 제조방법의 문제점을 해결하기 위한 것으로, 면적을 증가시켜 정전용량을 높이는 것과 동시에 C'값을 높여 재현성과 동작의 안정성 확보를 도모할 수 있는 반도체장치의 커패시터를 제조하는 방법을 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 제1 실시예에 의한 반도체장치의 커패시터 제조방법은 반도체기판의 정해진 영역에 필드산화막을 형성하여 상기 반도체기판의 전면을 활성영역과 필드영역으로 구분하는 제1단계; 상기 활성영역의 일부를 노출시키는 콘택홀을 포함하는 층간절연막을 상기 필드산화막이 형성된 반도체기판 전면에 형성하는 제2단계; 상기 층간절연막 상에 상기 콘택홀을 통해서 상기 기판과 연결되고 상부 전면에는 도핑 농도가 낮은 제2 물질층 패턴을 갖는 제1 물질층 패턴을 형성하는 제3단계; 상기 제1물질층 패턴의 측면 및 상부간의 표면적이 다른 제1 및 제2 HSG막을 형성하는 제4단계; 및 상기 제2 HSG막의 도핑농도를 높이는 제5단계를 포함한다.
상기 제1 및 제2 물질층 패턴은 인-시츄(in-situ)로 제1 및 제2 물질층을 형성한 다음 패터닝하여 형성한다.
상기 제2 물질층 패턴은 0~1019원자/cm3의 농도로 도전성 불순물을 도핑한다. 그리고 상기 제2 물질층 패턴은 10Å~1,000Å정도의 두께로 형성할 수 있으나 바람직하게는 1,000Å정도의 두께로 형성한다.
상기 제4단계에서 상기 제1 및 제2 HSG막은 (a) 상기 제1 및 제2 물질층 패턴의 전면에 그레인 핵(grain seeding)을 형성하는 단계; 및 (b) 상기 그레인 핵이 형성된 상기 제1 및 제2 물질층 패턴을 어닐링하는 단계를 통해서 형성한다.
상기 제1 및 제2 물질층 패턴은 인 시츄 도핑된 실리콘층으로 형성하는데, 실레인(SiH4), 이 실레인(Si2H6)가스를 단독으로 사용하거나 혼합해서 사용한다. 상기 도핑된 실리콘층에 사용하는 도핑물질로는 3족 또는 5족원소를 사용할 수 있으나 바람직하게는 인(P), 비소(As) 및 붕소(B)로 이루어진 일군중 선택된 어느 하나를 사용한다.
상기 (a) 단계와 (b)단계는 인 시츄(in-situ)로 실시한다. 상기 (a)단계에서 상기 그레인 핵은 일정량의 실레인(SiH4)과 이 실레인(Si2H6)중 선택된 어느 하나를 일정온도에서 일정시간동안 플로우시켜 형성한다. 이 상기 그레인 핵을 형성하기 위해 18 SCCM율로 상기 실레인 또는 이 실레인을 810℃에서 15초동안 플로우 시킨다. 상기 (b)단계에서 어닐리은 810℃에서 420초간 실시한다.
상기 제2 HSG막을 구성하는 제2 HSG의 표면적은 상기 제1 HSG막을 구성하는 제1 HSG보다 넓게 형성한다.
상기 제5단계의 상기 제2 HSG막의 도핑농도를 높이기 위해서 상기 제1 및 제2 HSG막이 형성된 결과물을 질소(N2)분위기에서 일정한 온도범위 바람직하게는 750~950℃ 사이의 온도범위에서 열처리하거나, 상기 제2 HSG막 전면에 도전성 불순물을 이온주입한다.
상기 목적을 달성하기 위하여, 본 발명의 제2 실시예에 의한 반도체장치의 커패시터 제조방법은 반도체 기판의 정해진 영역에 필드산화막을 형성하여 상기 반도체기판의 전면을 활성영역과 필드영역으로 구분하는데 제1단계: 상기 활성영역의 일부를 노출시키는 콘택홀을 포함하는 층간절연막을 상기 필드산화막이 형성된 반도체기판 전면에 형성하는 제2단계: 상기 층간절연막 상에 상기 콘택홀을 통해서 상기 기판과 연결되고 상부 전면에는 도핑 농도가 낮은 제2 물질층 패턴을 갖는 제1 물질층 패턴을 형성하는 제3단계: 상기 제1 및 제2 물질층 패턴의 측면에 상기 제1 물질층 패턴보다 낮은 도핑농도를 갖는 제3 물질층 패턴(이하, 스페이서(spacer)라 한다)을 형성하는 제4단계; 상기 제1 물질층 패턴 전면에 제3 HSG막을 형성하는 제5단계; 및 상기 제3 HSG막의 도핑농도를 높이는 제6단계를 포함한다.
상기 제1 및 제2 물질층 패턴은 인 시츄로 형성하는 제1 및 제2 물질층을 패터닝하여 형성한다.
상기 제2 물질층 패턴 및 스페이서의 도전성 불순물을 도핑하는 경우 0~1019원자/cm3의 농도로 도핑한다.
상기 제2 물질층 패턴과 스페이서를 10Å~1,000Å정도의 두께로 형성할 수 있으나 바람직하게는 1,000Å정도의 두께로 형성한다.
상기 제5단계의 제3 HSG막은 (c) 상기 제2 및 제3 물질층 패턴의 전면에 그레인 핵을 형성하는 단계: 및 (d) 상기 그레인 핵이 형성된 상기 결과물을 어닐링하는 단계를 통해서 형성한다.
상기 (c)단계와 (d)단계는 인 시츄(in-situ)로 실시한다. 상기 (c)단계에서 상기 그레인 핵은 일정량 실레인(SiH4)과 이 실레인(Si2H6)중 선택된 어느 하나를 일정 온도에서 일정시간동안 플로우시켜 형성한다.
상기 (d)단계에서 상기 어닐링는 810℃에서 420초간 실시한다.
상기 제5단계의 상기 제3 HSG막의 도핑농도를 높이기 위해서, 상기 제3 HSG막이 형성된 결과물을 질소(N2)분위기에서 일정한 온도범위, 바람직하게는 750~950℃ 사이의 온도범위에서 열처리한다. 또는 상기 제3 HSG막이 형성된 결과물 전면에 상기 제1 물질층 패턴의 표면에서 일정깊이에만 불순물이 분포되도록 도전성 불순물을 이온주입한다.
상기 이온주입에는 상기 제3 HSG막의 측면의 도핑농도를 높이기 위해 상기 반도체기판을 기울이거나 상기 반도체기판에 대해 상기 이온주입에 사용하는 이온원을 기울여서 이온주입한다.
상기 제1 및 제2 물질층과 스페이서는 인 시츄 도핑된 실리콘층으로 형성한다. 이때, 사용하는 도핑물질로는 제1 실시예에서와 동일한 도핑물질을 사용한다.
본 발명은 고농도의 물질층에 저농도의 물질층을 형성하여 사이즈가 종래 기술에 의한 커패시터 제조방법에서의 HSG보다 큰 HSG막을 형성하고 후속 열처리나 이온주입공정을 상기 HSG막의 도핑농도를 높인다. 따라서 커패시터의 전극의 면적을 증가시켜 정전용량을 크게할 수 있고 커패시터의 C'값도 크게 할 수 있어 커패시터의 재현성을 개선시킬 수 있으므로 커패시터의 동작의 안정성을 확보할 수 있을 뿐만 아니라 커패시터의 신뢰성을 높일 수 있다.
이하, 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 첨부된 도면을 참조하면 상세하게 설명한다.
제5도 내지 제8도는 본 발명의 제1 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이고, 제9도 내지 제12도는 본 발명의 제2 실시예에 의한 반도체장치의 커패시터 제조방법을 단계별로 나타낸 도면들이다.
먼저, 제5도 내지 제8도를 참조하여 본 발명의 제1 실시예에 의한 반도체장치의 커패시터 제조방법을 상세하게 설명한다.
제5도는 콘택홀(48)을 형성하는 단계이다. 구체적으로, 반도체기판(40)에 필드산화막(42)을 형성하여 반도체기판(40)의 전면을 활성영역과 필드영역으로 구분한다. 상기 활성영역은 상기 반도체기판(40) 전면에서 상기 필드산화막(42)으로 한정되는 부분을 제외한 부분이다. 이어서 필드산화막(42)이 형성된 반도체기판(40) 전면에 층간절연막(44)을 형성한다. 상기 층간절연막(44) 전면에 활성영역의 일부를 한정하는 포토레지스트 패턴(46;이하 제3 포토레지스트 패턴이라 한다)을 형성한다. 상기 제3 포토레지스트 패턴(46)을 식각마스크로 사용하여 상기 층간절연막(44) 전면을 상기 반도체기판(40)의 계면을 종말점으로 하여 이방성식각한다. 이 결과 상기 제3 포토레지스트 패턴(46)에 의해 한정된 층간절연막(44)의 노출된 부분이 제거되고 상기 반도체기판(40)의 활성영역의 일부를 노출시키는 콘택홀 (48)의 층간절연막(44)에 형성된다.
제6도는 커패시터의 하부전극의 될 부분을 한정하는 단계이다. 구체적으로, 제5도는 최정결과물에서 상기 제3 포토레지스트 패턴(46)을 제거한다. 이어서 상기 층간 절연막(44) 전면에 상기 콘택홀(48)을 체우는 도전성 물질을 사용하여 제1 물질층(50)을 형성한다. 계속해서 인-시츄로 상기 제1 물질층(50)전면에 상기 물질층(50)보다는 상대적으로 얇은 제2 물질층(52)을 형성한다.
상기 제1 및 제2 물질층(50,52)는 각각 일정 두께의 인-시츄 도핑된 실리콘층을 형성한다. 예를 들어 상기 제1 물질층(50)은 도핑된 실리콘층으로 3,000Å~10,000Å정도의 두께로 형성할 수 있으나, 6,000Å정도로 형성하는 것이 바람직하다. 상기 제2 물질층(52)은 도핑된 실리콘층으로 10Å~1,000Å정도의 두께로 형성할 수 있으나, 1,000Å정도의 두께로 형성하는 것이 바람직하다. 상기 제1 및 제2 물질층(50, 52)의 도핑에 사용하는 물질로는 주기율표의 3족 또는 5족원소를 사용할 수 있으나 바람직하게는 인(P), 비소(As) 및 붕소(B)로 이루어진 일군중 선택된 어느 하나를 사용한다. 상기 제2물질층(52)의 도핑농도는 본 발명의 목적상 상기 제1 물질층(50)의 도핑농도보다 낮게 도핑해야한다. 상기 제1 물질층(50)의 도핑은 1019~1021원자cm-3정도의 농도로 도핑한다.
반면, 상기 제2 물질층(52)은 0~1019원자/cm3정도의 농도로 도핑한다.
상기 제1 및 제2 물질층(50, 52)을 형성하는 소오스가스를 보면, 상기 제1 물질층(50)을 형성하는 소오스 가스로는 실레인(SiH4) 또는 이 실레인(Si2H6)을 단독으로 플로우 시켜 사용할 수도 있고 상기 실레인과 이 실레인의 혼합가스를 플로우 시켜 사용할 수도 있다.
상기 제2 물질층(52)을 형성하느느 소오스 가스로는 상기 제1 물질층(50)의 형성에 사용하는 소오스 가스와는 다른 가스를 사용할 수 있으나, 본 실시예의 경우에는 동일한 소오스 가스를 사용한다.
상기 제2 물질층(52)을 형성하는 소오스 가스의 사용예를 들면, 실레인/이 실레인/포스 핀(PH3:0.8%, 질소베이스)/질소가스(N2)를 각각 400/70/50/800 SCCM 정도 플로우 시킨다. 상기 포스 핀은 인-시츄 도핑물질로 사용된다. 상기 제2 물질층(52)을 형성하는 소오스 가스의 다른 사용예를 들면, 상기 제2물질층(50)은 소오스 가스로서 실레인/이 실레인/포스 핀(PH3:0.8%, 질소베이스)/질소가스(N2)를 각각 400/70/36/800 SCCM 정도로 플로우 시켜 형성할 수 있다. 두 번째 예의 경우에는 상기 도핑물질인 포스 핀의 양을 작게 사용한다.
상기 제1 및 제2 물질층(50, 52)은 인-시츄로 형성하는데, 인-시츄조건중 온도와 압력은 각각 510℃와 0.6토르(Torr)정도로 조절한다.
계속해서 상기 제1 및 제2 물질층(50, 52)을 형성한 후 상기 제2 물질층(52) 상에 일부 영역을 한정하는 제4 포토레지스트 패턴(54)을 형성한다. 상기 제2 물질층(52)의 상기 제4 포토레지스터 패턴(54)에 의해 한정되는 일부 영역은 콘택홀(48)에 대응하는 영역을 완전히 포함하는 영역이다. 상기 제1 및 제2 물질층(50, 52)은 커패시터의 하부전극으로 사용되므로 결국 상기 제4 포토레지스트 패턴(54)은 커패시터의 하부전극 패턴을 한정한다.
제7도는 상기 제1 및 제2 물질층 패턴(50a, 52a)을 형성하는 단계이다. 즉, 커패시터의 하부전극을 형성하는 단계이다. 구체적으로, 제6도의 최종결과물에서 상기 제4 포토레지스트 패턴(54)을 식각마스크로 사용하고 상기 층간절연막(44)의 계면을 종말점으로하여 제2 및 제1 물질층(52, 50)을 순차적으로 이방성식각한다. 이와 같은 식각에 의해 상기 제4 포토레지스트 패턴(54)이 상기 제2 및 제1 물질층(52, 50)으로 전사되어 상기 제4 포토레지스트 패턴(54)과 동일한 제1 및 제2물질층 패턴(50a, 52a)이 형성된다. 상기 제1 물질층 패턴(50a)은 캐퍼시터의 하부전극이 되고 상기 제2 물질층 패턴(52a)은 HSG막으로 된다. 상기 이방성식각이 끝난 후 상기 제4 포토레지스트 패턴(54)을 제거한다.
제8도는 제1 및 제2 HSG막(G1, G2)을 형성하는 단계이다. 구체적으로, 상기 제1 및 제2 물질층 패턴(50a, 52a)에 다수의 HSG를 형성하기 위해서는 먼저, 상기 HSG의 성장의 중심이 되는 그레인 핵(grain seeding)을 상기 제1 및 제2 물칠층 패턴(50a, 52a)의 전면에 형성해야 한다. 이를 위해, 상기 제1 및 제2 물질층 패턴(50a, 52a)이 형성된 반도체기판(40)을 진공상태의 핫 웰형(hot well type) 반응쳄버에서 일정량의 실레인 또는 이 실레인 가스을 일정온도하에서 일정시간 플로우 시킨다. 예컨대, 18 SCCM 정도의 실리엔 또는 이 실레인을 810℃의 온도하에서 185초간 플로우시킨다. 이 결과 상기 제1 및 제2 물질층 패턴(50a, 52a) 전면에 그레인 핵이 형성된다. 상기 그레인 핵을 HSG로 성장시키기 위해 상기 결과물을 인 시츄로 일정온도에서 일정시간동안 어닐링하면, 예를 들어 상기 그레인 핵이 형성된 결과물을 810℃하에서 420초간 어닐링하면, 상기 그레인 핵을 중심으로 주위의 실리콘원자들이 상기 그레인 핵으로 집중된다. 이렇게하여 HSG가 형성된다.
이와 같은 조건하에서 그레인 성장된 HSG의 사이즈는 바탕물질층의 상태에 따라 달라진다. 즉, 바탕물질층의 도핑농도에 따라 형성되는 HSG의 사이즈가 달라지는데, 도핑농도가 높은 물질층에 형성되는 HSG사이즈보다는 도핑농도가 낮은 물질층에 형성되는 HSG의 사이즈가 크다. 따라서 상기 제1 물질층 패턴(50a) 상에 곧 제1 물질층 패턴(50a)의 측면에 형성되는 HSG(이하, 제1 HSG라 한다)보다 상기 제2 물질층 패턴(52a)을 베이스로 형성되는 HSG(이하, 제2 HSG라 한다)의 사이즈가 더 크다. 그레인 성장결과 상기 제1 물질층 패턴(50a)의 상부 전면에 형성된 상기 제2 물질층 패턴(52a)은 HSG화되어 상기 제1 물질층 패턴(50a)의 측면과 상부면에서 각각 사이즈가 다른 다수의 제1 및 제2 HSG로 이루어진 제1 및 제2 HSG막(G1, G2)이 형성된다. 상기 제1 물질층 패턴(50a)의 측면에 형성된 상기 제1 HSG막(G1)은 종래 기술에 의한 방법으로 형성한 HSG막과 동일한 사이즈를 갖는다. 즉, 동일한 표면적을 갖는다. 그러나 상기 제2 HSG막(G2)은 상기 제1 HSG막(G1)보다 사이즈 즉, 표면적이 크므로 상기 제2 HSG막(52a)이 형성된 자리에 상기 제1 HSG막(50a)이 형성되어 있을 때 보다 상기 하부전극의 표면적을 증가시킬 수 있다. 곧 본 발명의 제1 실시예에 의한 커패시터 제조방법을 종래 기술에 의한 커패시터 제조방법보다 더 큰 정전용량을 갖는 커패시터를 제조할 수 있다. 문제는 이렇게 제조된 커패시터의 최소 정전용량값과 최대 정전용량값과의 비, 즉, 상기 C'이다. 상기 제2 HSG막(G2)은 제7도의 제2물질층 패턴(52a)에 형성된 것이다. 따라서 상기 제2 HSG막(G2)에 함유된 도전성 불순물의 도핑농도는 일반적으로 형성되는 HSG막에 함유된 도전성 불순물의 도핑농도보다 작다. 따라서 상술한 바와 같이 C'값이 작아져서 커패시터를 사용중에 발생하는 소프트 에러와 같은 커패시터 장애요인에 대한 내성이 저하되어 저장중인 데이터를 손실할 가능성이 커진다. 상기 소프트 에러와 같은 장애는 커패시터의 C'값이 1에 가깝다면, 전혀 문제가 되지 않는다.
본 발명의 제1 실시예에서는 이와 같은 C'값 저하를 방지하기 위해 상기 제2 HSG막(G2)의 도핑농도를 높일 수 있는 대책을 강구하고 있다. 즉, 본 발명의 제1 실시예에서는 상기 제2 HSG막(G2)의 도핑농도를 높이기 위해 두가지 방안을 준비한다. 그중 한 방안이 상기 결과물을 특정온도 범위에서 열처리하는 방법인데, 예를 들면, 750~950℃에서 상기 제2 HSG막(G2)이 형성된 결과물을 열처리하는 방법이다. 상기 열처리하는 질소(N2)분위기에서 진행한다. 이와 같은 열처리에서 의해 상기 고 농도로 도핑된 제1 물질층 패턴(50a)으로부터 도핑물질이 상기 제2 HSG막(G2)으로 확산되어 상기 제2 HSG막(G2)의 도핑농도가 높아진다. 상기 열처리에 의해 상기 제2 HSG막(G2)의 도핑농도는 1019원자/cm3이상으로 높아진다. 따라서 상기 커패시터의 C'값을 0.9이상으로 높일 수 있으므로 커패시터의 동작중에 소프트 에러와 같은 커패시터 장애요인에 대한 커패시터의 내성을 강화할 수 있다.
상기 커패시터의 C'값을 높이기 위한 다른 방안으로는 이온 주입방법이 있는데, 구체적으로는 상기 제2 HSG막(G2)이 형성된 결과물 전면에 인(P), 비소(As) 또는 붕소(B)로 이루어진 일군중 선택된 어느 한 원소를 사용하여 이온주입한다. 상기 제2 HSG막(G2)은 상기 제2 물질층(제6도의 52)의 두께 이내로 형성되므로 상기 이온주입에서 주입에너지는 주입되는 이온들이 상기 제2 물질층 패턴(52a)의 표면에만 분포하도록 제한한다. 예컨대, 상기 제2 물질층 패턴(52a)에서 상기 이온들의 분포가 상부계면, 즉 상기 제2 HSG막(G2)의 계면으로부터 일정깊이(예컨대, 1,000Å정도)에만 분포되도록 이온주입 에너지를 제한한다. 따라서 상기 이온주입에 의해 상기 제2 HSG막(G2)의 도핑농도를 1019원자/cm3이상으로 높일 수 있다. 이에 따라 상기 열처리에서와 마찬가지로 1에 가까운 커패시터의 C'값을 얻을 수 있게 되어 커패시터의 외부영향에 대해서 커패시터의 내성을 강화할 수 있다. 결국, 상기 제1 및 제2 HSG막(G1, G2)를 형성한 후 열처리 내지 이온주입공정에 의해 본 발명의 커패시터 제조방법은 종래에 비해 커패시터의 정전용량을 증가시킬 수 있고 1에 가까운 C'값을 얻을 수 있으므로 외부 장애요인에 대해 내성이 강화되어 신뢰성을 높일 수 있고, 상기 제2 HSG막을 저농도상태에서 형성하므로 도핑농도가 높아짐에 따라 재현성이 나빠지는 문제를 극복할 수 있다. 이에 따라 반사적인 효과로서 커패시터 제조공정이 상대적으로 쉬워진다.
계속해서 본 발명의 제2 실시예에 의한 커패시터 제조방법을 설명한다. 이를 위해 제9도 내지 제12도를 참조한다. 제9도는 커패시터의 하부전극을 형성하는 단계이다. 구체적으로, 제1 실시예에서와 마찬가지로 반도체기판(40)에 필드산화막(42)을 형성하여 활성영역과 필드영역을 구분한다. 이어서, 상기 필드산화막(42)이 형성된 반도체기판(40) 전면에 층간절연막(44)을 형성한 다음, 상기 활성영역의 계면 일부를 노출시키는 포토레지스트 패턴(도시하지 않음)을 식각마스크로하여 상기 층간절연막(44)을 이방성식각한다. 이결과 상기 층간절연막(44)의 노출된 부분이 제거되어 반도체기판(40)의 활성영역의 일부가 노출되는 콘택홀(48)이 상기 층간절연막(44)에 형성된다. 계속해서 상기 콘택홀(48)을 채우는 제1 물질층 패턴(50a)과 상기 제1 물질층 패턴(50a)의 상부전면에 형성된 제2 물질층 패턴(52a)을 순차적으로 형성한다.
상기 제1 및 제2 물질층 패턴(50a, 52a)을 형성하는데 사용하는 물질이나 형성하는 두께나 도핑물질 및 도핑농도등과 같은 형성조건과 형성방식등은 상기 제1 실시예에 의한 커패시터 제조방법과 동일하다.
제10도는 제3 물질층(56)을 형성하는 단계이다. 구체적으로, 상기 제1 및 제2 물질층 패턴(50a, 52a)이 형성된 결과물 전면에 제3 물질층(56)을 형성하는데, 상기 제3 물질층(56)은 상기 제1 실시예에서 상기 제1 물질층 패턴(50a)의 측면을 활용하기 위해 형성하는 물질층이다. 따라서 상기 제2 실시예에 의한 커패시터 제조방법은 제1 실시예보다 커패시터의 정전용량을 증가시킬 수 있다.
상기 제3 물질층(56)은 인 시츄 도핑된 실리콘층으로 형성하는데, 그 두께는 10Å~1,000Å정도로 형성한다. 상기 제3 물질층(56)의 도핑에 사용되는 도전성 불순물가스로는 인, 비소 및 붕소로 이루어진 일군중 선택된 어느 하나를 사용한다. 상기 제3 물질층(56)의 도핑정도는 0~1019원자/cm3정도의 농도로 도핑할 수 있다. 상기 제3 물질층(56)으로 사용하는 상기 도핑된 실리콘을 형성하는데 사용하는 소오스 가스는 실레인이나 이 실레인가스를 단독으로 사용하거나 상기 실레인 및 이 실레인의 혼합가스를 사용한다.
제11도는 제1 및 제2 물질층 패턴(50a, 52a)의 측면에 제3 물질층 패턴(56a)을 형성하는 단계이다. 구체적으로 상기 층간절연막(44)의 계면을 종말점으로 잡고 제10도의 결과물 전면을 이방성식각하면, 상기 제3 물질층(제10도의 56)은 이방성식각의 성질에 평평한 부분에서는 완전히 제거되고 상기 제1 및 제2 물질층 패턴(50a, 52a)의 측면에만 남게되고 이것이 바로 제3 물질층 패턴(56a)이 된다. 이하, 상기 제3 물질층 패턴(56a)을 스페이서(spacer)라 한다. 상기 스페이서(56a)가 있음으로해서 상기 제1 물질층 패턴(50a) 즉, 커패시터의 하부전극의 전면에는 본 발명에 의한 HSG막을 형성할 수가 있다.
제12도는 제3 HSG막(G3)을 형성하는 단계이다. 구체적으로, 상기 제11도의 결과물을 핫 웰형(hot well type) 반응챔버에 로딩한다. 이어서 상기 상기 제1 물질층 패턴(50a)의 전면에 형성된 상기 제2 물질층 패턴(52a)과 스페이서(56a)의 전면에는 그레인 핵을 형성한 다음, 상기 결과물을 인 시츄로 어닐링하여 상기 형성된 그레인 핵을 HSG로 성정시킨다.
상기 그레인 핵을 형성하기 위해서는 상기 핫 웰형 반응챔버에 일정량의 실레인 또는 이 실레인을 일정한 온도하에서 일정시간 동안 플로우시킨다. 예를 들어, 상기 핫 웰형 반응챔버에서 상기 이 실레인(Si2H6) 18 SCCM을 810℃의 온도하에서 185초간 플로우 시킨다.
이렇게 형성된 상기 그레인 핵은 제1 실시예에서 설명한 바와 같이 인 시츄 어닐링방식으로 일정온도(예컨대, 810℃)하에서 상기 그레인 핵을 형성하는 시간보다 다소 긴시간(예컨대, 420초) 어닐링한다. 이 결과, 상기 그레인 핵은 HSG(이하, 제3 HSG라 한다)로 성장된다. 상기 제3 HSG은 상기 제2 물질층 패턴(52a)과 스페이서(56a)의 전면에 형성되어 제3 HSG막(G3)을 형성한다. 그런데, 상기 제2 물질층 패턴(52a)과 스페이서(56a)의 도핑농도가 0~1019원자/cm3이하로서 일반적인 도핑된 실리콘층의 도핑농도보다는 낮다. 일반적으로 HSG의 사이즈는 바탕이 되는 물질층의 도핑농도가 낮을수록 커진다. 따라서 상기 제3 HSG의 사이즈는 상기 제1 물질층 패턴(50a)에 직접 성장시킬 때(종래 기술에 의해 성장시킬 때)보다 크므로 결국 커패시터 전극의 면적을 증가시키는 결과를 가져온다.
그러나 이 상태로는 커패시터의 면적증가에 의한 정전용량은 증가시킬 수 있으나 실제 커패시터의 동작에서 중요한 요소가 되는 C'값은 작아진다. 이것은 상기 제3 HSG에 도핑된 불순물의 농도가 낮기 때문이다. 따라서 이를 극복하기 위해 열처리 방법이나 이온주입 방법을 사용한다.
열처리는 일정한 온도범위에서 실시한다. 예컨대, 750~950℃ 사이의 온도범위에서 실시한다. 이와 같은 열처리에 따라 상기 제2 물질층 패턴(52a) 또는 스페이서(56a)보다 상대적으로 고 농도로 도핑된 상기 제1 물질층 패턴(50a)으로부터 상기 제3 HSG막(G3)으로 도핑물질이 확산된다. 이에 따라 상기 제3 HSG막(G3)의 도핑농도는 1019원자/cm3이상으로 된다. 이러한 결과는 커패시터의 C'값을 종래에 의한 커패시터 제조방법에서의 C'값과 동일한 수준으로 높이는 결과를 가져온다.
상기 이온주입 방법은 인(P), 비소(As) 및 붕소(B)로 이루어진 일군중 선택된 어느 하나를 사용하여 상기 제3 HSG막(G3)이 형성된 결과물 전면에 이온주입하는 것이다. 이 방법으로 상기 제3 HSG막(G3)의 도핑농도를 높이기 위해서는 이온 주입에너지를 조절하는 것이 관건이데, 제2 실시예에서는 상기 이온주입에너지를 주입되는 이온들의 상기 제1 물질층 패턴(50a)의 상부 일정깊이에서만 분포될 정도로 한다. 예를 들면, 상기 제3 HSG막(G3A)의 표면으로부터 1,000Å이내의 깊이에 분포될 정도의 에너지로 이온주입한다. 이 정도의 에너지에서는 대부분의 이온들이 상기 제3HSG막(G3)에 분포하므로 결국, 상기 제3 HSG막(G3)의 도핑농도를 높이는 결과가 된다. 상기 이온주입에 의해 상기 제3 HSG막(G3)의 상부면은 상당한 영향을 받을 수 있으나 상기 제1 물질층 패턴(50a)의 측면에 있는 제3 HSG막에는 아주 작은 영향을 받는다. 따라서 상기 제3 HSG막(G3)에서 제1 물질층 패턴(50a)의 측면에 형성된 부분의 도핑농도를 보완하기 위해 상기 반도체기판(40)을 기울이거나 상기 반도체기판(40)에 대해 이온주입에 사용되는 이온원 자체를 기울여서 이온주입한다.
상기 열처리 및 이온주입방법에 의해 본 발명의 제2 실시예에 의한 커패시터 제조방법은 커패시터의 정전용량을 종래 기술에 의한 커패시터 제조방법보다 크게할 수 있음은 물론 상기 본 발명의 제1 실시예에 의한 커패시터 제조방법보다도 크게할 수 있다. 동시에 커패시터의 C'값도 1에 가깝게 높일 수 있다. 따라서 커패시터 동작중 정전용량을 저하시키는 장애가 발생하더라도 충분한 대처가 가능하다. 즉, 커패시터의 정전용량 마진을 높일 수 있다. 이는 곧 커패시터의 동작을 안정되게 하므로 신뢰성을 높이는 것이 된다.
제1 및 제2 실시예에서 상세히 기술한 바와 같이 본 발명에 의한 커패시터 제조방법은 HSG의 사이즈크기 즉, 표면적을 증가시켜 커패시터의 정전용량을 증가시키는 것과 함께 C'값도 1에 가깝게 높인다.
실제적으로, 상기 제1 및 제2 실시예의 제2 물질층(52)을 형성하는데 있어서 도핑농도에 따라 HSG의 사이즈가 어떻게 변하는가의 예를 제13도를 참조하여 상세하게 설명한다.
제13도는 HSG 둘레의 변화를 나타낸 주사 전자현미경(SEM) 사진이다(55,000배율). 제13(a)도는 상기 제1 및 제2 실시예에서 상기 제2 물질층(52)을 형성하는데 있어서 인 시츄로 불순물을 주입하는 과정에서 도전성 불순물 예컨대, PH3(0.8%, 질소(N2)베이스)의 플로우를 50SCCM으로 한 경우에 형성되는 HSG를 위에서 본 사진이다.
제13(b)도는 상기 제2 물질층(52)을 형성하는데 있어서 인 시츄로 불순물으르 주입하는 과정에서 도전성 불순물 예컨대, PH3(0.8%, 질소(N2)베이스)의 플로우를 36 SCCM으로 한 경우에 형성되는 HSG를 위에서 본 사진이다.
상기 제13(a)도와 제13(b)도를 비교해 보면, HSG의 둘레는 상기 제2 물질층(52)의 도핑농도가 작을 때가 그렇지 않을 때 보다 성장된 HSG의 둘레가 커다는 것을 알 수 있다. 즉, HSG를 형성하는데 이용되는 바탕물질의 도핑농도가 낮을수록 형성되는 HSG의 사이즈가 커지므로 표면적이 증가된 HSG를 얻을 수 있다.
이러한 결과를 실제 커패시터에 적용한 경우를 설명한다. 상기 제13(a)도의 상황 즉, 50 SCCM의 PH3을 플로우 시킨 뒤 커패시터의 하부전극 상에 HSG를 형성하지 않았을 경우에는 커패시터의 정전용량을 17펨토 패럿(femto Farad; 이하, fF이라 한다)이었으나 HSG를 형성한 경우에는 23fF이었다.
제13(b)도의 상황 즉, 36 SCCM의 PH3을 플로우 시킨 뒤 하부전극상에 HSG를 형성하지 않은 경우와 형성한 경우 커패시터의 정전용량은 각각 16fF과 28fF이었다.
제13(a)도의 상황에서는 하부전극 상에 HSG를 형성할 경우 커패시터의 정전용량은 35%의 증가를 보인다. 그리고 제13(b)도의 상황에서는 하부전극 상에 HSG를 형성할 경우 커패시터의 정전용량은 75%의 증가를 보인다.
그러나, 제13(a)도의 경우 C'값은 0.9였으나, 제13(b)도의 경우에는 C'값이 0.6이었다. 이와 같은 C'값의 저하를 방지하기 위해서 본 발명에서는 상술한 바와 같이 HSG를 형성한 후에 열처리 또는 이온주입공정을 실시하였다.
이상, 본 발명에 의한 반도체장치의 커패시터 제조방법은 일반적인 도핑농도보다 낮은 도핑레벨을 갖는 실리콘층(0~1019원자/cm3정도)을 상대적으로 도핑농도가 높은(1019~1021원자/cm3) 커패시터의 하부전극상에 인 시츄 방식으로 형성한다. 이어서 그레인 핵을 형성하고 인 시츄로 어닐링하여 표면적이 증가된 HSG를 형성한다. 계속해서 상기 결과물을 열처리하거나 전면에 이온주입을 실시하여 상기 HSG의 도핑농도를 높인다.
따라서 본 발명은 커패시터의 정전용량을 증가시킬 수 있음은 물론 C'값도 높혀서(예컨대, 0.9이상) 커패시터의 재현성과 동작의 안정성 확보를 도모할 수 있다. C'값이 크다는 것은 커패시터의 최대 정전용량과 최저 정전용량간의 차이가 작다는 것을 의미하므로 커패시터의 동작 중에 커패시터의 정전용량을 저하시키는 소프트 에러와 같은 요인이 발생하더라도 커패시터에 저장된 데이터의 손실을 방지할 수 있다. 이러한 결과는 커패시터의 신뢰성을 더욱 높이는 것이 된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.

Claims (26)

  1. 반도체기판의 정해진 영역에 필드산화막을 형성하여 상기 반도체기판의 전면을 활성영역과 필드영역으로 구분하는 단계; 상기 활성영역의 일부를 노출시키는 콘택홀을 포함하는 층간절연막을 상기 필드산화막이 형성된 반도체기판 전면에 형성하는 단계; 상기 층간절연막 상에 상기 콘택홀을 통해서 상기 기판과 연결되는 제1 물질층 패턴을 형성하는 단계; 상기 제1 물질층 패턴 상에 상기 제1 물질층 패턴에 비해 도핑농도가 낮은 제2 물질층 패턴을 형성하는 단계; 상기 제1 물질층 패턴의 측면에 제1 HSG막을 형성함과 동시에 상기 제1 물질층 패턴의 상부면에 상기 제1 HSG막에 비해 표면적이 더 넓은 제2 HSG막을 형성하는 단계; 및 상기 제2 HSG막의 도핑농도를 높이는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제2 물질층 패턴은 인-시츄(in-situ)로 제1 및 제2 물질층을 형성한 다음 패터닝하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 제2 물질층 패턴은 0~1019원자/cm3의 농도로 도전성 불순물을 도핑하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  4. 제1항에 있어서, 상기 제2 물질층 패턴은 10Å~1,000Å정도의 두께로 형성하라 수 있으나 바람직하게는 1,000Å정도의 두께로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  5. 제1항에 있어서, 상기 제1 및 제2 HSG막은 (a) 상기 제1 및 제2 물질층 패턴의 전면에 그레인 핵(grain seed)을 형성하는 단계; 및 (b) 상기 그레인 핵이 형성된 상기 제1 및 제2 물질층 패턴을 어닐링하는 단계를 통해서 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  6. 제1항에 있어서, 상기 제1 및 제2 물질층 패턴은 인 시츄 도핑된 실리콘층으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  7. 제6항에 있어서, 상기 도핑된 실리콘층을 형성하는데 사용하는 소오스 가스로는 실레인(SiH4), 이 실레인(Si2H6)가스를 단독으로 사용하거나 혼합해서 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  8. 제6항에 있어서, 상기 도핑된 실리콘층에 사용되는 도핑물질로 3족 또는 5족원소를 사용할 수 있으나 바람직하게는 인(P), 비소(As) 및 붕소(B)로 이루어진 일군중 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  9. 제5항에 있어서, 상기 (a) 단계와 (b) 단계는 인 시츄(in-situ)로 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  10. 제5항에 있어서, 상기 (a) 단계에서 상기 그래인 핵은 일정량의 실레인(SiH4)과 이 실레인(Si2H6)중 선택된 어느 하나를 일정온도에서 일정시간동안 플로우시켜 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  11. 제10항에 있어서, 상기 그레인 핵을 형성하기 위해 18 SCCM율로 상기 실레인 또는 이 실레인을 810℃에서 185초동안 플로우 시키는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  12. 제5항에 있어서, 상기 (b)단계에서 어닐링은 810℃에서 420초간 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  13. 제1항에 있어서, 상기 제2 HSG막의 도핑농도를 높이기 위해 상기 제1 및 제2 HSG막이 형성된 결과물을 질소(N2)분위기에서 일정한 온도범위 바람직하게는 750℃~950℃ 사이의 온도범위에서 열처리하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  14. 제1항에 있어서, 상기 제2 HSG막의 도핑농도를 높이기 위해 상기 제2 HSG막 전면에 제1 물질층 패턴의 표면에서 일정깊이에만 불순물이 분포되도록 도전성 불순물을 이온주입하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  15. 반도체기판의 정해진 영역에 필드산화막을 형성하여 상기 반도체기판의 전면을 활성영역과 필드영역으로 구분하는 단계; 상기 활성영역의 일부를 노출시키는 콘택홀을 포함하는 층간절연막을 상기 필드산화막이 형성된 반도체기판 전면에 형성하는 단계; 상기 층간절연막 상에 상기 콘택홀을 통해서 상기 기판과 연결되는 제1 물질층 패턴을 형성하는 단계; 상기 제1 물질층 패턴상에 제1 물질층 패턴보다 도핑농도가 낮은 제2 물질층 패턴을 형성하는 단계; 상기 제1 및 제2 물질층 패턴의 측면에 상기 제1 물질층 패턴보다 낮은 도핑농도를 갖는 스페이서를 형성하는 단계; 상기 제1 물질층 패턴 전면에 제3 HSG막을 형성하는 단계; 및 상기 제3 HSG막의 도핑농도를 높이는 단계를 포함하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  16. 제15항에 있어서, 상기 제1 및 제2 물질층 패턴은 인 시츄로 형성하는 제1 및 제2 물질층을 패터닝하여 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  17. 제15항에 있어서, 상기 제2 물질층 패턴 및 스페이서의 도전성 불순물을 도핑하는 경우 0~1019원자/cm3의 농도로 도핑하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  18. 제15항에 있어서, 상기 제2 물질층 패턴과 스페이서를 10Å~1,000Å정도의 두께로 형성할 수 있으나 바람직하게는 1,000Å정도의 두께로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  19. 제15항에 있어서, 상기 제3 HSG막은 (c) 상기 제2 및 제3 물질층 패턴의 전면에 그레인 핵을 형성하는 단계; 및 (d) 상기 그레인 핵이 형성된 상기 결과물을 어닐링하는 단계를 통해서 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  20. 제19항에 있어서, 상기 (c) 단계와 (d) 단계는 인 시츄(in-situ)로 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  21. 제19항에 있어서, 상기 (c) 단계에서 상기 그레인 핵은 일정량의 실레인(SiH4)과 이 실레인(Si2H6)중 선택된 어느 하나를 일정온도에서 일정시간동안 플로우시켜 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  22. 제19항에 있어서, 상기 (d) 단계에서 상기 어닐링는 810℃에서 420초간 실시하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  23. 제15항에 있어서, 상기 제3 HSG막의 도핑농도를 높이기 위해 상기 제3 HSG막이 형성된 결과물을 질소(N2)분위기에서 일정한 온도범위, 바람직하게는 750℃~950℃ 사이의 온도범위에서 열처리하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  24. 제15항에 있어서, 상기 제3 HSG막의 도핑농도를 높이기 위해 상기 제3 HSG막이 형성된 결과물 전면에 상기 제1 물질층 패턴의 표면에서 일정깊이에만 불순물이 분포되도록 도전성 불순물을 이온주입하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  25. 제24항에 있어서, 상기 이온주입에서 상기 제3 HSG막의 측면의 도핑농도를 높이기 위해 상기 반도체기판을 기울이거나 상기 이온주입에 사용하는 이온원을 기울이는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
  26. 제15항에 있어서, 상기 제1 및 제2 물질층과 스페이서는 인 시츄 도핑된 실리콘층으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.
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