CN112864085A - 半导体器件的制备方法 - Google Patents

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Abstract

本发明涉及一种半导体器件的制备方法，半导体器件的制备方法包括：提供一衬底和位于衬底表面的介质层，介质层具有开口，开口显露出衬底，显露的衬底的表面形成有第一氧化层；去除第一氧化层；于显露的衬底表面形成接触层，接触层的表面形成有第二氧化层；去除第二氧化层；于开口内填充互连材料层。上述半导体器件的制备方法，于显露的衬底表面形成接触层来降低接触电阻，而且去除显露的衬底表面生成的第一氧化层和接触层表面生成的第二氧化层，防止由于第一氧化层和第二氧化层存在导致接触电阻增大，避免出现断路，使得器件良率提升。

Description

半导体器件的制备方法
技术领域
本发明涉及半导体领域，特别是涉及一种半导体器件的制备方法。
背景技术
集成电路(integrated circuit,IC)、或称微电路(microcircuit)、微芯片(microchip)、芯片(chip)在电子学中是一种把电路(主要包括半导体设备，也包括被动组件等)小型化的方式，并通常制造在半导体晶圆表面上。比如，DRAM，DRAM(Dynamic RandomAccess Memory)即动态随机存取存储器芯片，是最为常见的系统内存芯片。这些年来，DRAM持续向更小的外型尺寸发展，使得每个芯片可以封装更多的电路，这样增加了每单位面积容量，可以降低成本和增加功能。但是，随着芯片集成度越来越高，电路尺寸越来越小，使得接触结构的流通电流变小，而且接触结构容易形成自然氧化层，导致接触电阻变大，甚至断路，影响产品良率。
发明内容
基于此，针对上述问题，本发明提供一种半导体器件的制备方法。
本发明提供一种半导体器件的制备方法，包括：提供一衬底和位于所述衬底表面的介质层，所述介质层具有开口，所述开口显露出所述衬底，显露的所述衬底的表面形成有第一氧化层；去除所述第一氧化层；于显露的所述衬底表面形成接触层，所述接触层的表面形成有第二氧化层；去除所述第二氧化层；于所述开口内填充互连材料层。
上述半导体器件的制备方法，于显露的衬底表面形成接触层来降低接触电阻，而且去除显露的衬底表面生成的第一自然氧化层和接触层表面生成的第二自然氧化层，防止由于第一自然氧化层和第二自然氧化层存在导致接触电阻增大，避免出现断路，使得器件良率提升。
在其中一个实施例中，于显露的所述衬底表面形成接触层包括：于显露的所述衬底表面形成金属层；将所述金属层和所述衬底进行反应以生成所述接触层。
在其中一个实施例中，将所述金属层和所述衬底进行热处理反应以生成所述接触层。
在其中一个实施例中，所述金属层的材质包括钴、钛、镍或钨，所述接触层的材质包括硅化钴、硅化钛、硅化镍或硅化钨，所述衬底的材质包括硅、多晶硅、锗或硅锗，使得接触层能降低接触电阻，而且容易制备。
在其中一个实施例中，在去除所述第二氧化层之后于所述开口内填充互连材料层之前还包括：于所述接触层表面和所述介质层表面形成阻挡层。
在其中一个实施例中，去除所述第一氧化层，具体包括：采用等离子体轰击显露的所述衬底表面，以去除所述第一氧化层。采用等离子体轰击显露的衬底表面，能增加衬底表面的形核点，降低形核能，提高衬底表面的晶粒尺寸均匀度，降低接触电阻。
在其中一个实施例中，去除所述第一氧化层具体包括：提供惰性气体；将所述惰性气体转化成等离子体；使所述等离子体轰击显露的所述衬底表面以去除所述第一氧化层。
在其中一个实施例中，所述惰性气体的流量介于20sccm～200sccm之间；将所述惰性气体转化成所述等离子体的射频功率介于100W～1000W之间；所述等离子体轰击显露的所述衬底表面的射频功率介于100W～1000W之间；使所述等离子体轰击显露的所述衬底表面的时间介于5s～30s之间；使所述等离子体轰击显露的所述衬底表面的过程中，所述等离子体刻蚀的厚度介于30埃～60埃之间。使所述等离子体轰击显露的所述衬底表面的时间介于5s～30s之间，轰击时间长，保证第一自然氧化层被彻底去除。
在其中一个实施例中，去除所述第二氧化层，具体包括：采用等离子体轰击所述接触层表面，以去除所述第二氧化层。
在其中一个实施例中，去除所述第二氧化层具体包括：提供惰性气体；将所述惰性气体转化成等离子体；使所述等离子体轰击所述接触层表面以去除所述第二氧化层。
在其中一个实施例中，所述惰性气体的流量介于20sccm～200sccm之间；将所述惰性气体转化成等离子体的射频功率介于50W～1000W之间；使所述等离子体轰击所述接触层表面射频功率介于50W～800W之间；使所述等离子体轰击所述接触层表面的时间2s～20s之间；使所述等离子体轰击显露的所述接触层表面的过程中，所述等离子体刻蚀的厚度介于5埃～30埃之间。
附图说明
图1为本发明的半导体器件的制备方法的流程图。
图2～图9为本发明的半导体器件的制备方法各步骤所呈现的结构示意图。
图中：10-衬底，20-介质层，201-开口，30-第一氧化层，40-接触层，50-第二氧化层，60-金属层，70-阻挡层，80-互连材料层。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在本发明的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
一个实施例，如图1所示，提供一种半导体器件的制备方法，包括：提供一衬底10和位于衬底10表面的介质层20，介质层20具有开口201，开口201显露出衬底10，显露的衬底10的表面形成有第一氧化层30；去除显露的衬底10表面的第一氧化层30；于显露的衬底10表面形成接触层40，接触层40的表面形成有第二氧化层50；去除接触层40表面的第二氧化层50；于开口201内填充互连材料层80。
在本实施例中，上述半导体器件的制备方法，于显露的衬底10表面形成接触层40来降低接触电阻，而且去除显露的衬底10表面生成的第一氧化层30和接触层40表面生成的第二氧化层50，防止由于第一氧化层30和第二氧化层50存在导致接触电阻增大，避免出现断路，使得器件良率提升。
S10：提供一衬底10和位于衬底10表面的介质层20，介质层20具有开口201，开口201显露出衬底10，显露的衬底10的表面形成有第一氧化层30，如图2所示。
在本实施例中，衬底10显露在外容易生成第一氧化层30，如果第一氧化层30不去除会使接触电阻增大。
在一个实施例中，衬底10的材质包括硅、多晶硅、锗或硅锗。介质层20的材质包括氧化物或氮化硅。
S20：去除显露的衬底10表面的第一氧化层30，如图3所示。
在一个实施例中，第一氧化层30包括第一自然氧化层。
在一个实施例中，去除第一氧化层30的方法包括溅射工艺。采用溅射工艺去除第一氧化层30时使用物理气相沉积设备，工艺简单，易于操作，便于工业化推广。
在一个实施例中，步骤S20具体包括：采用等离子体轰击显露的衬底10表面，以去除第一氧化层30。采用等离子体轰击显露的衬底10表面，能增加衬底10表面的形核点，降低形核能，提高衬底10表面的晶粒尺寸均匀度，降低接触电阻。
在一个实施例中，步骤S20具体包括：提供惰性气体；将惰性气体转化成等离子体；使等离子体轰击显露的衬底10表面以去除第一氧化层30。惰性气体包括氦、氖、氩、氪中的一种或几种，惰性气体的流量介于20sccm～200sccm之间，例如，惰性气体的流量可以是30sccm、80sccm、100sccm、150sccm、200sccm；将惰性气体转化成等离子体的射频功率介于100W～1000W之间，例如，频功率可以是100W、300W、500W、900W；等离子体轰击显露的衬底表面的射频功率介于100W～1000W之间，例如，频功率可以是100W、300W、500W、900W；使等离子体轰击显露的衬底表面的时间介于5s～30s之间，例如，轰击时间可以是5s、9s、10s、20s、25s；使等离子体轰击显露的衬底表面的过程中，等离子体刻蚀的厚度介于30埃～60埃之间，等离子体刻蚀的厚度可以是30埃、40埃、50埃、60埃。使等离子体轰击显露的衬底表面的时间介于5s～30s之间，轰击时间长，保证第一氧化层30被彻底去除。
S30：于显露的衬底10表面形成接触层40，接触层40的表面形成有第二氧化层50。
在本实施例中，接触层40的阻值低，形成接触层40能降低衬底10与互连材料层80之间的接触电阻。
在一个实施例中，步骤S30包括：
S301：于显露的衬底10表面形成金属层60；
S302：将金属层60和衬底10进行热处理反应以生成接触层40。
在一个实施例中，步骤S30包括：
S301：于显露的衬底10表面和介质层20的表面形成金属层60，如图4所示；
S302：将金属层60和衬底10进行热处理反应以生成接触层40，如图5所示；
S303：去除介质层20表面和显露的衬底10表面未反应的金属层60，如图6所示。
在本实施例中，在去除介质层20表面和显露的衬底10表面未反应的金属层60之后，接触层40暴露在外容易生成第二氧化层50，如果第二氧化层不被去除会使接触电阻增大甚至断路。
在一个实施例中，去除介质层20表面和显露的衬底10表面未反应的金属层60的方法包括湿法刻蚀工艺。
在一个实施例中，形成金属层60的方法包括物理气相沉积或化学气相沉积。金属层60的厚度介于5nm～30nm，例如，金属层60的厚度可以是5nm、9nm、10nm、15nm、20nm、30nm。
在一个实施例中，热处理的方法包括退火或快速热处理(RTP)。热处理时间介于10s～60s之间，例如，热处理时间可以是10s、30s、40s、50s、60s，热处理温度介于500℃～900℃之间，例如，热处理温度可以是500℃、600℃、800℃、900℃。其中，RTP快速热处理(rapid thermal processing)，是一种升温速度非常快的，保温时间很短的热处理方式。升温速率能达到10～100摄氏度每秒。一般采用红外卤素灯或者电阻棒加热，加热时电流很大，功率很大。实验室一般采用专门的RTP炉进行实验。是半导体制造中的一道工艺，可以用于离子注入后的杂质快速激活、快速热氧化等。此方法能大量节省热处理时间和降低生产成本，是热处理上的一次革新。
在一个实施例中，金属层60的材质包括钴、钛、镍或钨，接触层40的材质包括硅化钴、硅化钛、硅化镍或硅化钨，使得接触层40能降低接触电阻，而且容易制备。
S40：去除接触层40表面的第二氧化层50，如图7所示。
在一个实施例中，第二氧化层50包括第二自然氧化层。
在本实施例中，去除接触层40表面的第二氧化层50，使得衬底10与互连材料层80之间的氧化层被完全去除，进一步降低衬底10与互连材料层80之间的电阻。
在一个实施例中，去除第二氧化层50的方法包括溅射工艺。采用溅射工艺去除第二氧化层50时使用物理气相沉积设备，工艺简单，易于操作，便于工业化推广。
在一个实施例中，步骤S40具体包括：采用等离子体轰击接触层40表面，以去除第二氧化层。
在一个实施例中，步骤S40具体包括：提供惰性气体；将惰性气体转化成等离子体；使等离子体轰击接触层40表面以去除第二氧化层50。惰性气体包括氦、氖、氩、氪中的一种或几种，惰性气体的流量介于20sccm～200sccm之间，惰性气体的流量可以是20sccm、80sccm、100sccm、150sccm、180sccm；将惰性气体转化成等离子体的射频功率介于50W～1000W之间，例如，射频功率可以是100W、400W、600W、800W；使等离子体轰击接触层表面射频功率介于50W～800W之间，例如，射频功率可以是80W、100W、200W、400W、700W；使等离子体轰击接触层表面的时间2s～20s之间，例如，轰击时间可以是4s、8s、10s、15s；使等离子体轰击显露的接触层表面的过程中，等离子体刻蚀的厚度介于5埃～30埃之间，例如，等离子体刻蚀的厚度可以是15埃、20埃、25埃。衬底10的氧化速率高于接触层40的氧化速率，导致第一氧化层30的厚度大于第二氧化层50的厚度，所以等离子体轰击衬底10的时间要大于等离子体轰击接触层40的时间，以保证完全去除第一氧化层30。使等离子体轰击接触层表面射频功率介于50W～800W之间，使等离子体轰击接触层表面的时间2s～20s之间，既能保证第二氧化层50完全被去除，又能保证不损伤接触层40。
在一个实施例中，步骤S40和步骤S60之间还包括：
S50：于接触层40表面和介质层20表面形成阻挡层，如图8所示。
在一个实施例中，形成阻挡层的方法包括物理气相沉积或化学气相沉积。阻挡层的材质包括氮化钛或氮化钨。在另一个实施例中，阻挡层包括钛层和位于钛层表面的氮化钛层。
S60：于开口201内填充互连材料层80，如图9所示。
在一个实施例中，填充互连材料层80的方法包括原子层沉积工艺、物理气相沉积或化学气相沉积。互连材料层80的材质包括钨、铜、铝、银或金。
一个实施例，提供一种半导体器件的制备方法，包括：提供一衬底10和位于衬底10表面的介质层20，介质层20具有开口201，开口201显露出衬底10，显露的衬底10的表面形成有第一氧化层30；去除显露的衬底10表面的第一氧化层30；于显露的衬底10表面形成接触层40；于开口201内填充互连材料层80。在本实施例中，只用等离子体轰击衬底10表面，没有用等离子体轰击接触层40表面。在去除介质层20表面和显露的衬底10表面未反应的金属层60之后，接触层40的表面会氧化生成氧化层，如果不去除，会增加衬底10与互连材料层80之间的电阻。
一个实施例，对半导体器件的制备方法进行详细说明，具体的，半导体器件的制备方法，包括：提供一多晶硅衬底和位于多晶硅衬底表面的氧化物介质层，氧化物介质层具有开口，开口显露出多晶硅衬底，多晶硅衬底显露在外容易生成第一自然氧化层，第一自然氧化层会使接触电阻增大；采用溅射氩工艺去除第一自然氧化层；于显露的多晶硅衬底表面衬底钴金属层；采用RTP退火工艺对多晶硅衬底和钴金属层进行处理，这时，多晶硅衬底会跟钴金属层反应生成阻值低的硅化钴层，硅化钴层能降低接触电阻；采用湿法刻蚀工艺去除还没有反应的钴金属层，这时硅化钴层暴露在外容易生成第二自然氧化层，第二自然氧化层会使接触电阻增大；再次采用溅射氩工艺去除第二自然氧化层；于硅化钴层表面以及氧化物介质层表面沉积氮化钛层；于开口内填充钨互连材料层。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (11)

1.一种半导体器件的制备方法，其特征在于，包括：
提供一衬底和位于所述衬底表面的介质层，所述介质层具有开口，所述开口显露出所述衬底，显露的所述衬底的表面形成有第一氧化层；
去除所述衬底表面的第一氧化层；
于显露的所述衬底表面形成接触层，所述接触层的表面形成有第二氧化层；
去除所述第二氧化层；
于所述开口内填充互连材料层。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，于显露的所述衬底表面形成接触层包括：
于显露的所述衬底表面形成金属层；
将所述金属层和所述衬底进行反应以生成所述接触层。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，将所述金属层和所述衬底进行热处理反应以生成所述接触层。
4.根据权利要求2所述的半导体器件的制备方法，其特征在于，所述金属层的材质包括钴、钛、镍或钨，所述接触层的材质包括硅化钴、硅化钛、硅化镍或硅化钨，所述衬底的材质包括硅、多晶硅、锗或硅锗。
5.根据权利要求1所述的半导体器件的制备方法，其特征在于，在去除所述第二氧化层之后于所述开口内填充互连材料层之前还包括：于所述接触层表面和所述介质层表面形成阻挡层。
6.根据权利要求1所述的半导体器件的制备方法，其特征在于，去除所述第一氧化层，具体包括：采用等离子体轰击显露的所述衬底表面，以去除所述第一氧化层。
7.根据权利要求6所述的半导体器件的制备方法，其特征在于，去除所述第一氧化层具体包括：提供惰性气体；将所述惰性气体转化成等离子体；使所述等离子体轰击显露的所述衬底表面以去除所述第一氧化层。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，所述惰性气体的流量介于20sccm～200sccm之间；将所述惰性气体转化成所述等离子体的射频功率介于100W～1000W之间；所述等离子体轰击显露的所述衬底表面的射频功率介于100W～1000W之间；使所述等离子体轰击显露的所述衬底表面的时间介于5s～30s之间；使所述等离子体轰击显露的所述衬底表面的过程中，所述等离子体刻蚀的厚度介于30埃～60埃之间。
9.根据权利要求1所述的半导体器件的制备方法，其特征在于，去除所述第二氧化层，具体包括：采用等离子体轰击所述接触层表面，以去除所述第二氧化层。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，去除所述第二氧化层具体包括：提供惰性气体；将所述惰性气体转化成等离子体；使所述等离子体轰击所述接触层表面以去除所述第二氧化层。
11.根据权利要求10所述的半导体器件的制备方法，其特征在于，所述惰性气体的流量介于20sccm～200sccm之间；将所述惰性气体转化成等离子体的射频功率介于50W～1000W之间；使所述等离子体轰击所述接触层表面射频功率介于50W～800W之间；使所述等离子体轰击所述接触层表面的时间2s～20s之间；使所述等离子体轰击显露的所述接触层表面的过程中，所述等离子体刻蚀的厚度介于5埃～30埃之间。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0869994A (ja) * 1994-08-30 1996-03-12 Fujitsu Ltd 半導体装置の製造方法
CN101325176A (zh) * 2007-06-15 2008-12-17 株式会社瑞萨科技 半导体器件的制造方法
US20100129974A1 (en) * 2008-11-26 2010-05-27 Renesas Technology Corp. Method for manufacturing a semiconductor integrated circuit device circuit device
CN104347393A (zh) * 2013-07-30 2015-02-11 中芯国际集成电路制造(上海)有限公司 去除接触窗底部自然氧化层的方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0869994A (ja) * 1994-08-30 1996-03-12 Fujitsu Ltd 半導体装置の製造方法
CN101325176A (zh) * 2007-06-15 2008-12-17 株式会社瑞萨科技 半导体器件的制造方法
US20100129974A1 (en) * 2008-11-26 2010-05-27 Renesas Technology Corp. Method for manufacturing a semiconductor integrated circuit device circuit device
CN104347393A (zh) * 2013-07-30 2015-02-11 中芯国际集成电路制造(上海)有限公司 去除接触窗底部自然氧化层的方法

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