CN116982420A - 用于形成dram接触部的系统与方法 - Google Patents

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Abstract

本公开内容大体涉及动态随机存取存储器(DRAM)器件及用于DRAM器件的半导体制造。本文公开的某些实施方式提供了用于形成CMOS触点、DRAM阵列位线接触部(BLC)及储存节点结构的集成处理系统及方法。该集成处理系统及方法能够沉积接触部及储存节点层，同时减少污染并提高品质，从而减少最终接触部及储存节点结构的漏电流及电阻。

Description

用于形成DRAM接触部的系统与方法
技术领域
本公开内容的实施方式大体涉及用于形成半导体器件接触部及储存节点的方法及装置，更具体而言，涉及用于形成动态随机存取存储器(dynamic random accessmemory；DRAM)阵列位线接触部(bit line contact；BLC)及储存节点的方法及装置。
背景技术
半导体处理中的技术进步已导致集成电路达到摩尔定律的物理极限。这些进步带来了集成电路中器件及结构的新范例。例如，已经为集成电路开发了各种三维(three-dimensional；3D)器件，如3D动态随机存取存储器(dynamic random access memory；DRAM)。然而，此种3D器件会给处理及制造带来一系列新的挑战。
3D DRAM设计、制造及操作中的关键挑战是接触电阻(Rc)。DRAM单元以列(位线)及行(字线)的阵列工作。位线向感测放大器和从感测放大器传播电荷，以对给定单元进行编程(写入)或取回(读取)数据。将数据写入DRAM单元及从DRAM单元读取数据的速度取决于位线的电阻(Rc中的R)；电阻越低，数据传输越快。导体的电阻取决于电子沿线路移动时遇到的散射位点。膜中的杂质、晶粒边界及表面粗糙度是减慢电子速度的一些障碍。这些障碍的形成及因此其相对贡献取决于膜沉积方法和/或层厚度。
3D DRAM器件的另一个关键挑战包括接触稳定性。一般而言，位线接触部包括非常薄的硅化物层，这些硅化物层在沉积后经受高温处理。下游热处理可利用约1050℃或更高的温度，这可导致位线接触硅化物层的退化，如位线接触硅化物层的团聚及成核，这影响了位线的整体性能。
因此，本领域需要具有降低了接触电阻并改善了热稳定性的改进的接触部及储存节点结构。
发明内容
本公开内容的实施方式大体涉及用于形成接触部的处理系统及方法。
在一个实施方式中，提供了一种在动态随机存取存储器(DRAM)器件内形成位线接触部的方法。该方法包括在第一腔室中在基板的掺杂区域的暴露表面上方沉积掺杂半导体层，其中掺杂区域通过在掺杂区域上方的介电材料中形成的沟槽而被暴露。随后在掺杂半导体层上方沉积金属硅化物层，并将金属硅化物层暴露至氮化处理，以在金属硅化物层上方形成氮化物层。半导体层、金属硅化物层及氮化物层的形成是在不破坏真空的情况下执行的。
在另一个实施方式中，提供了一种在动态随机存取存储器(DRAM)器件内形成位线接触部的方法。该方法包括在第一腔室中预清洁基板，并在第二腔室中在基板的掺杂区域的暴露表面上沉积掺杂半导体层，其中掺杂区域通过在掺杂区域上方形成的介电材料中形成的沟槽而被暴露。在第三腔室中，在掺杂半导体层上方沉积金属硅化物层，并将金属硅化物层暴露至氮化处理，以在金属硅化物层上方形成氮化物层。该方法进一步包括在第四腔室中在氮化物层上方沉积导电层，其中预清洁及以及掺杂半导体层、金属硅化物层、氮化物层及导电层的形成是在不破坏真空的情况下执行的。
在另一个实施方式中，提供了一种处理系统。该处理系统包括系统控制器及第一处理腔室，其中系统控制器被配置为在设置在第一处理腔室中的基板上形成的介电层中形成的沟槽底部处形成的掺杂区域上执行预清洁处理，且其中预清洁处理是在形成于介电层中的沟槽底部处形成的掺杂区域上执行的。处理系统进一步包括第二处理腔室，其中系统控制器被配置成使得在设置于第二处理腔室中的基板的掺杂区域的暴露表面上形成掺杂外延层及金属硅化物层，并在金属硅化物层上执行氮化处理以形成氮化物层。处理系统也包括第三处理腔室，其中系统控制器被配置成使得导电层形成在氮化物层上，其中处理系统被配置成在不破坏真空的情况下在第一处理腔室、第二处理腔室与第三处理腔室之间传送基板。
附图说明
为便于详细理解本公开内容的上述特征，可参考实施方式获得上文简要概述的本公开内容的更具体的描述，其中一些实施方式在附图中进行了说明。然而，应注意，附图仅示出了示例性实施方式，因此不应被认为是对其范围的限制，且可允许其他等效的实施方式。
图1为根据本公开内容实施方式的器件接触部的横剖面视图。
图2A-图2C为根据本公开内容实施方式的各种器件中的器件接触部的横剖面视图。
图3为根据本公开内容实施方式的用于形成器件接触部的方法的流程图。
图4A-图4E示出了根据本公开内容实施方式的处于图3的方法的各种操作中的图1的器件接触部。
图5示出了根据本公开内容实施方式的用于执行图3的方法的多腔室处理系统的示意性俯视图。
为便于理解，尽可能使用相同的附图标记来表示图中相同的器件。预期一个实施方式的器件及特征可有利地并入其他实施方式中，而无需进一步叙述。
具体实施方式
在以下描述中，阐述了诸多具体细节，以提供对本公开内容实施方式的更全面理解。然而，对于本领域技术人员而言显而易见的是，本公开内容的一个或多个实施方式可在没有这些具体细节中的一者或多者的情况下实施。在其他情况下，为了避免混淆本公开内容的一个或多个实施方式，没有描述众所熟知的特征。
本文公开的实施方式大体涉及动态随机存取存储器(DRAM)器件及此类器件的半导体制造方法。例如，本文公开的某些实施方式提供了用于形成DRAM阵列位线接触部(BLC)及储存节点结构的处理系统及方法。尽管一般参考DRAM器件进行描述，但本文公开的结构及方法可进一步用于形成其他类型器件，如互补金属氧化物半导体(complementarymetal-oxide-semiconductor；CMOS)器件。
在各种实施方式中，这些方法包括在不破坏真空的情况下在处理系统中执行各种操作。此种操作可包括在基板的晶体管的源极/漏极区域的暴露表面上执行预清洁处理，其中源极/漏极区域通过在源极/漏极区域上形成的介电材料中形成的沟槽而被暴露。此种操作可进一步包括通过外延沉积处理在暴露的源极/漏极区域上方形成外延层，其中外延层是掺杂的或未掺杂的。在某些实施方式中，通过等离子体增强沉积处理在外延层上方形成金属硅化物层，随后通过原位氮化以形成阻挡层或封盖层。在进一步的实施方式中，通过例如沉积处理在封盖层方上形成金属层，且之后可对基板进行进一步的处理。
集成处理可形成具有减少的漏电流及电阻以及提高的热稳定性的接触结构。本文公开的实施方式可用于但不限于产生具有减小的接触电阻的DRAM位线接触部和/或DRAM储存节点，从而促进改进的DRAM系统。本文公开的实施方式也可用于但不限于产生CMOS源极/漏极接触部。
如本文所用，术语“约”是指与标称值具有+/-10％的变化。应当理解，此种变化可包括在本文提供的任何值中。
图1为根据本文所述实施方式的沿形成于器件接触部100上的金属层116的长度的器件接触部100的部分横剖面视图。在某些实施方式中，器件接触部100是在DRAM位线结构中形成的接触部。在某些实施方式中，器件接触部100形成在DRAM位线阵列的接触区域中，其中接触区域可包括接触部及与其相邻的任何结构，如基板的源极/漏极区域。例如，器件接触部100可以是与三维(3D)位线电容器类结构(capacitor-over-bit-like structure)的位线接触部。在某些实施方式中，器件接触部100是用于CMOS逻辑器件(例如，NMOS或PMOS晶体管)的源极-漏极区域的接触部。
器件接触部100包括形成于基板102上的间隔层104。通常，基板102包括任何适合类型的半导体基板及材料。例如，基板102可包括硅(Si)、锗(Ge)、硅锗(SiGe)或III/V族化合物半导体，如砷化镓(GaAs)、砷化铟镓(InGaAs)或类似材料。在某些实施方式中，基板102是绝缘体上硅(silicon-on-insulator；SOI)基板。
基板102可掺杂有p型或n型掺杂剂，以形成掺杂区域106。在一个实施方式中，基板102掺杂有n型掺杂剂，如磷(P)或砷(As)。在另一个实施方式中，基板102掺杂有p型掺杂剂，如硼(B)。掺杂区域106可形成晶体管的源极/漏极区域107。在一个示例中，源极/漏极区域107是源极区域或漏极区域。在另一个示例中，源极/漏极区域107包括合并的源极/漏极区域。在某些实施方式中，源极/漏极区域107外延生长在基板102上。
间隔层104形成于基板102上方，且可由任何适合的绝缘材料制成。例如，间隔层104可包括氧化物(如二氧化硅(SiO2))、或者氮化物(如氮化硅(Si3N4)及碳氮化硅(SiCN))、上述各者的组合、或者其他介电材料。在某些示例中，间隔层104包括原硅酸四乙酯(tetraethyl orthosilicate；TEOS)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼硅酸盐玻璃(borosilicate glass；BSG)或旋涂介电质(spin-on dielectrics；SOD)。在某些实施方式中，间隔层104是单层或多层。间隔层104可通过沉积处理形成，如化学气相沉积(CVD)、等离子体增强CVD(PECVD)(例如，高密度等离子体CVD(HDPCVD))及可流动CVD(FCVD)，或其他适合的方法。
穿过间隔层104形成一个或多个沟槽108，使得沟槽108穿透间隔层104并部分地暴露基板102和/或源极/漏极区域107。沟槽108可通过任何适合的图案化及材料移除处理来形成，如光刻，并随后执行干式蚀刻、湿式蚀刻或蚀刻处理的组合。此外，沟槽108可具有任何适合的尺寸及形态。在某些示例中，从俯视角度来看，沟槽108具有基本圆形或基本矩形的形状(未示出)。
外延层110形成于沟槽108内及基板102上方。外延层110通常通过自下而上的生长处理形成，如选择性外延生长(selective epitaxial growth；SEG)或沉积处理。尽管器件接触部100的外延层110形成在单个基板102上，但是可在不同的时间并在单独的外延生长处理中形成。
外延层110可包括任何适合的含硅半导体层，如多晶硅外延层。在某些示例中，外延层110包括Si、SiC、SiGe或类似材料。外延层110可进一步掺杂有p型或n型掺杂剂，从而形成掺杂的外延层。在某些示例中，外延层110掺杂有n型掺杂剂，如磷、砷、锑或类似材料。在某些示例中，外延层110掺杂有碳。因此，在某些实施方式中，外延层110是高应变原位磷掺杂硅(HS-Si:P)或磷和碳掺杂硅(SiP:C)外延层。在某些实施方式中，外延层110具有约5x1021原子/cm3或更低的磷浓度，如约1x1021或更低的磷浓度。在某些实施方式中，外延层110具有约5×1021或更低的碳浓度，如约2.5×1021或更低的碳浓度，如约5×1020或更低的碳浓度。在某些实施方式中，外延层110包括沿其高度的磷和/或碳的梯度掺杂剂浓度。
如图1及图2所示，在外延层110上形成金属硅化物层112。金属硅化物层112可通过在外延层110的表面上和/或在源极/漏极区域107的暴露表面上选择性地沉积金属层，且在某些实施方式中随后进行退火来形成。在某些实施方式中，金属硅化物层112直接沉积在外延层110和/或源极/漏极区域107上，但不沉积在间隔层104上(例如，通过选择性外延沉积)。金属硅化物层112可以是使用CVD处理、PECVD处理、HDPCVD处理、PVD处理、电镀处理、溅射处理、蒸发处理、外延沉积处理、选择性外延沉积处理或任何适合的处理形成的耐火金属层。在某些实施方式中，金属硅化物层112包括钛(Ti)硅化物、钴(Co)硅化物、镍(Ni)硅化物、钌(Ru)硅化物、钽(Ta)硅化物、钨(W)硅化物、钼(Mo)硅化物、其合金、其他适合的金属硅化物或其任何组合。用于金属硅化物层112的金属的额外示例包括但不限于TiSi、RuSi、镍铂(NiPt)合金、镍钯(NiPd)、镍铼(NiRe)、钛钽(TiTa)或钛铌(TiNb)。
在某些实施方式中，金属硅化物层112与外延层110在同一处理腔室中形成。在某些实施方式中，金属硅化物层112与外延层110在不同的处理腔室中，但在同一处理系统中形成。在某些示例中，金属硅化物层112在处理系统的外延沉积腔室中形成。由于外延层110及金属硅化物层112在相同的处理系统中形成，所以在处理之间不会破坏真空。
在器件接触部100上方(例如在金属硅化物层112及间隔层104上方)形成封盖层114。在某些实施方式中，通过使用共性沉积处理来形成封盖层114，该共性沉积处理允许封盖层114沿着间隔层104的侧壁形成，从而在其中形成内衬沟槽。封盖层114充当阻挡层，防止来自随后形成的金属层(例如，金属层116)的金属扩散并与下层的金属硅化物层112和/或源极/漏极区域107反应。封盖层114也可充当粘合层，以提高后续金属层与金属硅化物层112之间的粘合力。在某些实施方式中，封盖层114是氮化物层。例如，封盖层114可包括但不限于TiN、Si3N4或金属硅氮化物。封盖层114可包括含有过渡金属(如铱(Ir)或钼(Mo))的金属材料。在某些实施方式中，封盖层114是通过物理气相沉积(PVD)处理、原子层沉积(ALD)或化学气相沉积(CVD)处理或氮化处理形成的氮化物层，如TiN层。氮化处理可包括将金属硅化物层112暴露至含氮等离子体或含氮周围环境，使得氮(N)原子与驻留在金属硅化物层112的暴露表面的原子发生化学反应，以形成表面氮化物层(例如，封盖层114)。
金属层116形成于封盖层114的表面上方，且可充当位线和/或储存节点导体金属。用于金属层116的适合材料的示例包括但不限于钨、钴、铜、铝、钌、钛、银、铂(Pt)、钯(Pa)、上述各者的合金、衍生物或任何组合。可使用一种或多种沉积处理，如CVD处理、PECVD处理、原子层沉积(ALD)处理、等离子体增强ALD(PEALD)处理、物理气相沉积(PVD)处理、化学镀处理、电镀(ECP)处理或其他适合的沉积方法，在封盖层114上沉积金属层116。
图2A为根据本文所述实施方式的DRAM系统200的部分横剖面视图，其包括图1的器件接触部100的至少一部分，其是在垂直于图1所示平面的平面中观察的(例如，穿过金属层116a，该层为图2A中的位线)。在某些实施方式中，DRAM系统200是3D DRAM结构，包括以交替布置设置的多个器件接触部100及多个储存节点201。例如，DRAM系统200可以是3D位线电容器型结构。
如图2A所示，各接触器件100或“接触插头”形成于源极/漏极区域107上，并具有形成于其上的金属层116，金属层116用作位线。储存节点201除其尺寸之外可具有与器件接触部100基本相似的结构，因此可通过基本相似的方法形成。出于参考目的，位线接触结构(如图2A中的器件接触部100)可具有约10nm×4nm或者约8nm×4nm的横剖面尺寸。
图2B为图2A的DRAM系统200的局部横剖面视图，其是在图1所示的同一平面中(例如，在垂直于图2A所示平面的平面中，并沿着金属层116，金属层116为位线)观察的。如图2B所示，DRAM系统200包括其上形成有位线的多个接触器件100，并具有设置在接触器件100之间的埋置字线224。每个埋置字线224设置在基板102中形成于两个源极/漏极区域107之间的沟道208中，源极/漏极区域107形成在接触器件100下方。埋置字线224部分填充沟道208，沟道208内衬有共性形成在其内表面上的绝缘层226。密封层222可进一步形成在埋置字线224及绝缘层226的任何剩余暴露表面上，使得密封层206具有与基板102的上表面齐平的上表面。
类似于金属层116，埋置字线224可由任何适合的低电阻金属材料形成。在某些实施方式中，埋置字线224由W、Co、Cu、Al、Ru、Ti、Ag、铂(Pt)钯(Pa)、上述各者的合金、衍生物或任何组合形成。密封层222和/或绝缘层226可由任何适合的绝缘材料形成。例如，密封层222和/或绝缘层226可包括氧化物(如二氧化硅(SiO2))、或者氮化物(如氮化硅(Si3N4)及碳氮化硅(SiCN))、上述各者的组合、或者其他介电材料。在某些示例中，密封层222和/或绝缘层226包括原硅酸四乙酯(TEOS)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或旋涂介电质(SOD)。在某些实施方式中，绝缘层226是单层或多层。
图2C为根据本文所述实施方式的CMOS器件250的一部分的局部横剖面视图，其包括图1的器件接触部100的至少一部分。CMOS器件250将包括适合的MOSFET器件元件，如PMOS晶体管及NMOS晶体管。图2C所示的CMOS器件250的部分形成在基板102上，且包括形成在基板102中的栅极232、绝缘层230及至少两个源极/漏极区域107。在图2C中，器件接触部100用作MOSFET器件的源极/漏极区域107的接触部。因此，每个器件接触部100(图2C中示出了两个)形成在源极/漏极区域107的至少一部分上，且位于晶体管栅极232的任一侧。
在一些实施方式中，CMOS器件250中的至少一个MOSFET器件的器件接触部100与其他装置或系统的器件接触部和/或储存节点同时形成，包括DRAM系统200的器件接触部100和/或储存节点201。例如，CMOS器件250的源极/漏极区域107、器件接触部100及接触区域可同时形成在DRAM系统的外围，例如在同一基板102上。在某些示例中，CMOS器件250及DRAM系统200的器件接触部100形成在同一基板102上的间隔层104中或穿过间隔层104形成。在此种实施方式中，CMOS器件250的器件接触部100可包括掺杂碳的外延层110，且在某些示例中，仅掺杂碳以便提高其金属硅化物层112的热稳定性。在某些其他示例中，CMOS器件250的器件接触部100可形成在同一基板102上的单独的间隔层中或穿过该间隔层形成(例如，基板102上的除间隔层104之外的间隔层)。
图3为根据本文所述实施方式的用于形成接触结构(如器件接触部100)和/或储存节点(如DRAM储存节点)的方法300的流程图。图4A-图4E示出了根据某些实施方式的在方法300的不同操作期间的器件接触部100的各种视图。因此，为了清楚起见，在本文中一起描述图3及图4A-图4E。
尽管结合图3及图4A-图4E对方法300的操作进行了描述，但本领域技术人员将理解，被配置为以任何顺序执行方法操作的任何系统均落入本文所述实施方式的范围。此外，尽管图4A-图4E示出了应用于形成器件接触部100的方法300，但是本领域技术人员将理解，方法300也可用于形成DRAM储存节点201。也应注意，方法300可用于形成本文没有介绍的任何其他半导体结构。本领域技术人员应该认识到，形成半导体器件及相关结构的完整流程没有在附图中示出或在本文中描述。接触部可以是DRAM位线结构、储存节点、晶体管(例如，nMOS型晶体管)、CMOS器件或其他半导体器件的一部分。
方法300开始于操作302及图4A，其中其上形成有图案化间隔层104的基板102在处理系统的一个或多个处理腔室中可选地暴露至一个或多个预清洁处理。如上所述，基板102可包括任何适合类型的半导体基板及材料，如Si、Ge、SiGe、III/V族化合物半导体或类似材料。在某些实施方式中，基板102包括掺杂区域106，其可形成晶体管的源极/漏极区域107。间隔层104形成在基板102上，且包括任何适合类型的绝缘材料。可在与操作302的一个或多个预清洁处理相同或不同的处理腔室和/或处理系统中通过沉积处理(如CVD处理)(未示出)形成间隔层104。
如图4A所示，在间隔层104中形成沟槽108，以暴露基板102的掺杂区域106的表面中的一部分。可在与操作302的一个或多个预清洁处理相同或不同的处理腔室和/或处理系统中通过如使用掩模图案的蚀刻处理(未示出)的任何适合的移除处理(未示出)来形成沟槽108。在某些实施方式中，移除处理是化学干式蚀刻处理、湿式蚀刻处理或其组合。在某些实施方式中，在处理腔室中利用干式蚀刻处理在间隔层104中形成沟槽108。
操作302中的一个或多个预清洁处理可包括湿式清洁处理或干式清洁处理。在某些实施方式中，使用远程等离子体源在一个或多个真空处理腔室中执行一个或多个预清洁处理。例如，一个或多个预清洁处理可包括将基板102暴露至基于氢(H2)和/或氯(Cl2)的等离子体，和/或基于氮的等离子体，如三氟化氮(NF3)和/或氨(NH3)等离子体。在其他示例中，一个或多个预清洁处理可包括在处理系统的第一处理腔室中将基板102暴露至包含惰性气体的等离子体。一个或多个预清洁处理可从基板102上移除天然氧化物和/或碳，及基板上的任何受损层。
用于执行预清洁处理的适合的第一处理腔室的示例包括可从加利福尼亚州圣克拉拉的应用材料公司获得的SiCoNiTM清洁腔室的AKTIV Pre-CleanTM腔室。在某些其他示例中，预清洁可在蚀刻腔室中执行，如使用电感耦合等离子体(ICP)源的蚀刻腔室。蚀刻腔室的一个示例是改进的解耦等离子体源(DPS)蚀刻腔室，其可从加利福尼亚州圣克拉拉的应用材料公司获得。然而，进一步设想，也可实施来自其他制造商的其他适当配置的腔室来执行本文描述的预清洁处理。
在操作304及图4B中，在沟槽108中形成外延层110，以填充沟槽的一部分。外延层110包括任何适合的含硅材料，且可通过自下而上的生长处理形成，如选择性外延沉积处理。例如，外延层110可通过CVD、PECVD、低压CVD(LPCVD)、极低压CVD(VLPCVD)、超高真空CVD(UHVCVD)、快速热CVD(RTCVD)、原子压力CVD(APCVD)、分子束外延(MBE)或类似处理形成。
可经由原位掺杂处理进一步掺杂外延层110。例如，可通过在使用硅源气体生长含硅外延层110的同时供应掺杂气体来执行原位掺杂处理。在某些实施方式中，外延层110是原位掺杂磷和/或碳的高应变硅层。在此种实施方式中，外延沉积及掺杂剂浸泡处理可在约450℃与约550℃之间的温度范围(例如约500℃)及约10托与约80托之间的压力范围(例如约30托与约60托之间，如约50托)下进行。
在某些实施方式中，掺杂处理包括将磷基气体(如磷化氢(PH3))以介于约500sccm与约1500sccm之间的流速，如介于约750sccm与约1250sccm之间，如介于约900sccm与约1100sccm之间，如约1000sccm的流速流入处理腔室。在某些实施方式中，掺杂处理包括使碳基气体以介于约30sccm与约200sccm之间的流速，如介于约50sccm与约150sccm之间，如介于约75sccm与约125sccm之间，如约100sccm的流速流入处理腔室。在某些实施方式中，硅源气体(如硅烷(SiH4)、二硅烷(Si2H6)、三硅烷(Si3H8)、四硅烷(Si4H10)、二氯硅烷(SiH2Cl2)或上述各者的组合)以介于约50sccm与约200sccm之间的流速，如介于约75sccm与约175sccm之间，如介于约100sccm与约150sccm之间，如约125sccm的流速流入处理腔室。在某些实施方式中，氯化氢(HCl)气体以介于约50sccm与约500sccm之间的流速，如介于约100sccm与约400sccm之间，如介于约200sccm与约300sccm之间，如约250sccm的流速流入处理腔室。在一个示例中，在40托的沉积压力下在基板上执行外延硅层沉积处理，同时四硅烷(Si4H10)以11sccm流动，且含氢载气在450℃的温度下以5SLM流动约712秒。
在进一步的实施方式中，外延层110可包括掺杂有N型掺杂剂的SiGe层，或掺杂有N型掺杂剂的SiC层。
外延沉积及掺杂处理可在本文所述处理系统的第二处理腔室中执行。适合腔室的一个示例是可从加利福尼亚州圣克拉拉的应用材料公司获得的减压(RP)Epi腔室。然而，进一步设想，也可实施来自其他制造商的其他适当配置的腔室来执行本文描述的沉积处理。
在操作306及图4C中，金属硅化物层112形成于外延层110上方和/或源极/漏极区域107的暴露表面上方。在某些实施方式中，金属硅化物层112共性地形成在外延层110上方和/或源极/漏极区域107的暴露表面上方，使得其部分填充沟槽108。金属硅化物层112可以是使用ALD处理、CVD处理、PECVD处理、HDPCVD处理、PVD处理、电镀处理、溅射处理、蒸发处理或任何适合的处理形成的可硅化且耐火的金属层，随后进行退火以引起硅化物反应。在某些实施方式中，金属硅化物层112是通过PECVD沉积并随后被退火的Ti层。
在某些实施方式中，金属硅化物层112通过CVD处理或外延沉积处理形成，无需退火。例如，作为选择性外延沉积处理的结果，金属硅化物层112可形成在基板102的外延层110和/或源极/漏极区域107上，但是不形成在间隔层104上。金属硅化物层112可包括硅化钛、硅化钴、硅化钌、硅化钨、硅化钼、上述各者的组合或其他适合的金属硅化物。
在某些实施方式中，金属硅化物层112的沉积与形成外延层110在同一腔室中执行，如本文所述的处理系统的第二腔室。在某些其他实施方式中，金属硅化物层112在第三处理腔室中沉积。因此，金属硅化物层112可在外延层110上方原位形成。通过执行原位操作302-306，可大大减少基板102、外延层110与金属硅化物层112之间的界面污染，从而减少最终器件接触部100的总电阻并提高热稳定性。
在某些实施方式中，在本文所述处理系统的第二处理腔室、第三处理腔室或第四处理腔室中，对沉积的金属硅化物层112执行退火处理。在某些实施方式中，第三或第四处理腔室是快速热退火(rapid thermal annealing；RTA)腔室。适合的RTA室的一个示例是可从加利福尼亚州圣克拉拉的应用材料公司获得的RADOXTM RTP腔室。然而，进一步设想，也可实施来自其他制造商的其他适当配置的腔室来执行本文描述的沉积处理。
在操作308及图4D中，在器件接触部100(例如，金属硅化物层112及间隔层104)上形成封盖层114。此时，器件接触部100可被称为“接触插头”。在某些实施方式中，封盖层114是通过氮化处理形成的氮化物层。氮化处理可与形成金属硅化物层112和/或外延层110在相同或不同的室中执行。例如，氮化处理可在第二处理腔室或第三处理腔室中与外延层110及金属硅化物层112的沉积一起原位执行，从而进一步减少器件接触部100内的界面污染。操作308处的氮化处理为金属硅化物层112提供了改善的热稳定性，从而降低了其在高热预算的后续处理期间退化和/或氧化的可能性。大体上，封盖层114可具有约5nm或更小的厚度，如约2nm或更小的厚度。
在某些实施方式中，氮化处理是利用氮气(N2)、氢气(H2)和/或氩气(Ar)气体混合物的等离子体氮化处理。在某些实施方式中，使用介于约100W与约1000W之间的射频功率，并在介于约5托与约50托之间的压力下执行等离子体氮化处理。
在操作310及图4E中，金属层116形成在封盖层114上方。金属层116形成在封盖层114的表面上方，且可用作位线导体金属，其可以简称为位线。在某些实施方式中，种晶层(未示出)和/或阻挡层(未示出)形成在封盖层114与金属层116之间，种晶层和/或阻挡层可包括与金属层116相似或不同的材料。
适用于金属层116的材料示例包括但不限于钨、钴、铜、铝、钌、钛、银、铂、钯、上述各者的合金、衍生物或任何组合。可使用一种或多种沉积处理，如CVD处理、PECVD处理、ALD处理、PEALD处理、PVD处理、电镀处理、ECP处理或其他适合的沉积方法，在封盖层114上沉积金属层116。金属层116的形成可在处理系统的第三处理腔室、第四处理腔室或第五处理腔室中执行。在某些实施方式中，金属层116在CVD腔室中形成。适合的CVD腔室的一个示例是可从加利福尼亚州圣克拉拉的应用材料公司获得的VoltaTM CVD腔室。然而，进一步设想，也可实施来自其他制造商的其他适当配置的腔室来执行本文描述的沉积处理。
在形成金属层116后，可对器件接触部100进行用于完成CMOS器件和/或DRAM器件(如DRAM位线阵列)的进一步的处理。
可根据本文提供的教导进行适当修改的处理系统的示例包括 或/>集成处理系统或可从位于加利福尼亚州圣克拉拉的应用材料公司购得的其他适合的处理系统。可设想，其他处理系统(包括来自其他制造商的系统)也可适用于受益于本文描述的方面。
图5示出了根据一个实施方式的多腔室处理系统500的示意性俯视图。多腔室处理系统500被配置为在一个或多个基板上执行多种半导体处理方法，如上述方法300。如图所示，多腔室处理系统500包括多个处理腔室502、514、516、第一传送腔室504、直通腔室506、第二传送腔室510、装载锁定腔室512、工厂接口520、一个或多个舱530及系统控制器580。
每个处理腔室502均与第一传送腔室504耦接。第一传送腔室504也耦接至第一对直通腔室506。第一传送腔室504具有居中设置的传送机器人(未示出)，用于在直通腔室506与处理腔室502之间传送基板。直通腔室506耦接到第二传送腔室510，第二传送腔室510耦接到处理腔室514及516，处理腔室514及516被配置为执行预清洁处理(操作302)和/或可选地退火处理。第二传送腔室510具有居中设置的传送机器人(未示出)，用于在装载锁定腔室512、直通腔室506与处理腔室514和/或处理腔室516之间传送基板。工厂接口520通过装载锁定腔室512连接到第二传送腔室510。工厂接口520耦接至装载锁定腔室512相对侧的一个或多个舱530。舱530通常是前开式标准舱(front opening unified pod；FOUP)，可从清洁腔室接取这些舱。
在某些实施方式中，将基板从舱530传送至处理腔室514和/或处理腔室516，在此进行预清洁处理(例如，操作302)，以从基板的晶体管的源极/漏极区域的暴露表面移除污染物，如碳或氧化物污染物。此后，基板被传送到一个或多个处理腔室502，其中外延层被沉积(例如，操作304，如SiCP或SiP的SEG)，硅化物层被沉积(例如，操作306，如Ti或Mo的PECVD)、形成可选的封盖层(例如，操作308，如Ti层氮化以形成TiN)，并沉积金属层(例如，操作310，如W的CVD)。因为所有这些操作302-310都是在同一处理系统中执行的，所以当基板被传送到各个腔室时不会破坏真空，此举降低了污染的机会并提高了沉积的外延膜的品质，从而降低了任何形成的接触结构的接触电阻。
系统控制器580耦接到处理系统500。系统控制器580控制处理系统500或其部件。例如，系统控制器580使用处理系统500的腔室502、504、506、510、512、514、516和/或工厂接口520和/或舱530的直接控制，或者通过控制与腔室502、504、506、510、512、514和/或工厂接口520和/或舱530相关联的控制器来控制处理系统的操作。在操作中，系统控制器580使得能够从各个腔室收集数据及反馈，以协调处理系统500的性能。
如图所示，系统控制器580包括中央处理单元(CPU)582、存储器584及支援电路586。CPU 582可以是在工业环境中使用的任何形式的通用处理器之一。存储器584可包括非暂时性计算机可读介质和/或机器可读储存装置。存储器584可由CPU 582访问，且可以是存储器中一者或多者，如随机存取存储器(RAM)、只读存储器(ROM)、软盘、硬盘或任何其他形式的本地或远程数字存储器。支援电路586耦接到CPU 582，且可包括高速缓存、时钟电路、输入/输出子系统、电源等。系统控制器580被配置成执行储存在存储器584中的方法300的操作。本公开内容中公开的各种实施方式通常可在CPU 582的控制下通过执行储存在存储器584(或特定处理腔室的存储器)中的计算机指令代码来实施，例如作为计算机程序产品或软件例程。换言之，计算机程序产品有形地包含在存储器584(或非暂时性计算机可读介质或机器可读储存装置)上。当计算机指令代码由CPU 582执行时，CPU 582控制腔室执行根据各种实施方式的操作。
如上所述，本文提供了形成半导体器件接触部的方法及处理系统。在某些方面，本文提供的方法及系统可用于形成厚度减小的动态随机存取存储器(DRAM)阵列位线接触部(BLC)、储存节点及CMOS器件接触部。
处理系统包括多个处理腔室，这些腔室配置为对其上形成有半导体器件接触结构的基板进行清洁、沉积、蚀刻和/或退火。这些腔室被集成到单个集成系统中，由于外延腔室对污染的高度敏感性，此操作先前被视为具有挑战性。通过将至少一个外延腔室与金属沉积腔室集成在一起，使得当前描述的接触部形成方法的各种操作能够在同一处理系统中执行。因此，当基板在各种处理腔室之间传送时，真空不会被破坏，此举减少了界面污染的机会并提高了沉积层的品质。此外，该处理系统及方法提供了高度氮化的金属硅化物层，此举提高了其热稳定性并减少了后续热处理期间的退化。因此，本文描述的集成处理可形成具有减小电阻的接触结构。
示例实施方式
实施方式1：一种形成器件接触部的方法，包括：在第一腔室中，在基板的第一掺杂区域的暴露表面上方沉积掺杂半导体层，其中，第一掺杂区域通过在第一掺杂区域上形成的介电材料中形成的沟槽而被暴露；在掺杂半导体层上方沉积金属硅化物层；及将金属硅化物层暴露至氮化处理以在金属硅化物层上方形成氮化物层，其中半导体层、金属硅化物层及氮化物层是在不破坏真空的情况下形成的，且其中掺杂半导体层及金属硅化物层形成动态随机存取存储器(DRAM)器件的位线接触插头，该DRAM器件包括：形成在基板的第一掺杂区域与第二掺杂区域之间的字线；及形成在位线接触插头上方的位线。
实施方式2：上述实施方式1的方法，其中掺杂半导体层是高应变原位磷掺杂硅(HS-Si:P)层或磷和碳掺杂硅(SiP:C)层。
实施方式3：上述实施方式2的方法，其中半导体层的具有约1×1021原子/cm3或更低的磷浓度。
实施方式4：上述实施方式1的方法，其中金属硅化物层是通过化学气相沉积(CVD)处理、等离子体增强CVD(PECVD)处理、高密度等离子体CVD(HDPCVD)处理、物理气相沉积(PVD)处理、电镀处理、溅射处理或蒸发处理在该第一腔室中沉积的。
实施方式5：上述实施方式4的方法，其中金属硅化物层包括钛(Ti)、钴(Co)、镍(Ni)、钌(Ru)、钽(Ta)、钨(W)、钼(Mo)或上述各者的合金。
实施方式6：实施方式1的方法，其中氮化物层是氮化钛(TiN)层。
实施方式7：实施方式1的方法，其进一步包括：在沉积掺杂半导体层之前，在第二腔室中预清洁基板，其中预清洁以及掺杂半导体层、金属硅化物层及氮化物层的形成是在不破坏真空的情况下执行的。
实施方式8：实施方式1的方法，进一步包括：在第二腔室中，在氮化物层上方沉积导电层，其中掺杂半导体层、金属硅化物层、氮化物层及导电层的形成是在不破坏真空的情况下执行的，且其中导电层在位线接触插头上方形成位线。
实施方式9：实施方式8的方法，其中导电层是通过化学气相沉积(CVD)处理、等离子体增强CVD(PECVD)处理、物理气相沉积(PVD)处理、原子层沉积(ALD)处理或等离子体增强ALD(PEALD)处理沉积的。
实施方式10：实施方式9的方法，其中导电层包括钨(W)、钴(Co)、铜(Cu)、铝(Al)、钛(Ti)、银(Ag)、铂(Pt)钯(Pa)或上述各者合金。
实施方式11：一种形成器件接触部的方法，包括：在第一腔室中预清洁基板；在第二腔室中，在基板的多个掺杂区域的暴露表面上方沉积掺杂半导体层，其中掺杂区域通过在多个掺杂区域上形成的介电材料中形成的沟槽而被暴露；在第三腔室中在掺杂半导体层上方沉积金属硅化物层，其中掺杂半导体层及金属硅化物层形成用于动态随机存取存储器(DRAM)器件的位线接触插头；将金属硅化物层暴露至氮化处理以在金属硅化物层上方形成氮化物层；及在第四腔室中在氮化物层上方沉积导电层，导电层在位线接触插头上方形成位线，其中预清洁以及掺杂半导体层、金属硅化物层、氮化物层及导电层的形成是在不破坏真空的情况下执行的，且其中DRAM器件进一步包括：设置在基板的一部分内并形成在多个掺杂区域的第一掺杂区域与第二掺杂区域之间的字线。
实施方式12：实施方式11的方法，其中掺杂半导体层是高应变原位磷掺杂硅(HS-Si:P)层或磷和碳掺杂硅(SiP:C)层。
实施方式13：实施方式12的方法，其中半导体层具有约1×1021原子/cm3或更低的磷浓度。
实施方式14：实施方式11的方法，其中金属硅化物层是通过化学气相沉积(CVD)处理、等离子体增强CVD(PECVD)处理、高密度等离子体CVD(HDPCVD)处理、物理气相沉积(PVD)处理、电镀处理、溅射处理或蒸发处理沉积的。
实施方式15：实施方式14的方法，其中金属硅化物层包括钛(Ti)、钴(Co)、镍(Ni)、钌(Ru)、钽(Ta)、钨(W)、钼(Mo)或上述各者的合金。
实施方式16：实施方式11的方法，其中氮化物层为氮化钛(TiN)层。
实施方式17：一种处理系统，包括：系统控制器；第一处理腔室，其中系统控制器被配置为促使在基板上方的介电层中形成的沟槽底部处的掺杂区域上执行预清洁处理；第二处理腔室，其中系统控制器被配置为促使：掺杂外延层及金属硅化物层形成在基板的掺杂区域的暴露表面上，掺杂外延层及金属硅化物层形成动态随机存取存储器(DRAM)器件的位线接触插头；及在金属硅化物层上执行氮化处理以形成氮化物层；及第三处理腔室，其中系统控制器被配置为促使导电层形成在氮化物层上方，导电层在位线接触插头上方形成位线，其中处理系统被配置为在不破坏真空的情况下在第一处理腔室、第二处理腔室与第三处理腔室之间传送基板。
实施方式18：实施方式17的处理系统，其中掺杂外延层是高应变原位磷掺杂硅(HS-Si:P)层或磷和碳掺杂硅(SiP:C)层。
实施方式19：实施方式17的处理系统，其中掺杂外延层具有约1×1021原子/cm3或更低的磷浓度。
实施方式20：实施方式17的处理系统，其中金属硅化物层包括钛(Ti)、钴(Co)、镍(Ni)、钌(Ru)、钽(Ta)、钨(W)或其合金。
实施方式21：一种处理系统，包括：传送腔室；耦接到传送腔室的多个处理腔室；及系统控制器，其被配置为使得在处理系统中执行处理，该处理包括：在基板上执行预清洁处理；在基板上的掺杂区域上形成掺杂外延半导体层；在掺杂的外延半导体层上形成金属硅化物层；将金属硅化物层暴露至氮化处理以在金属硅化物层上方形成氮化物层；及在氮化物层上方沉积导电层，其中预清洁以及掺杂外延半导体层、金属硅化物层、氮化物层的形成是在不破坏真空的情况下执行的。
实施方式22：实施方式21的处理系统，其中掺杂外延半导体层是高应变原位磷掺杂硅(HS-Si:P)层或磷和碳掺杂硅(SiP:C)层，且其中金属硅化物层包含钛(Ti)、钴(Co)、镍(Ni)、钌(Ru)、钽(Ta)、钨(W)、钼(Mo)或其合金。
实施方式23：实施方式22的处理系统，其中掺杂外延半导体层具有约1×1021原子/cm3或更低的磷浓度。
尽管前述内容针对本公开内容的实施方式，但在不脱离本发明基本范围的情况下，可设想本公开内容的其他及进一步的实施方式，其范围由所附权利要求书确定。

Claims (20)

1.一种形成动态随机存取存储器(DRAM)器件的方法，包括以下步骤：
在所述DRAM器件上以阵列形式形成多个位线接触区域，其中形成所述位线接触区域的每一者的步骤包括以下步骤：
在第一掺杂区域上沉积掺杂半导体层，所述第一掺杂区域通过在基板上的所述第一掺杂区域上方形成的介电材料中的沟槽而被暴露；
在所述掺杂半导体层上方沉积金属硅化物层；及
在所述金属硅化物层上方形成氮化物层，其中所述掺杂半导体层、所述金属硅化物层及所述氮化物层是在不破坏真空的情况下在单个处理系统中形成的，所述单个处理系统包括多个处理腔室。
2.根据权利要求1所述的方法，进一步包括以下步骤：
形成多个源极/漏极接触区域；及
当在所述第一掺杂区域上沉积所述掺杂半导体层时，在所述等源极/漏极接触区域的每一者上沉积所述掺杂半导体层。
3.根据权利要求1所述的方法，其中所述掺杂半导体层包括掺杂有磷及碳的硅层，所述磷具有约5×1021原子/cm3或更低的浓度，所述碳具有约5×1021原子/cm3或更低的浓度。
4.根据权利要求2所述的方法，其中所述掺杂半导体层包括仅掺杂有碳的硅层，所述碳具有约5×1021原子/cm3或更低的浓度。
5.根据权利要求1所述的方法，其中所述掺杂半导体层是通过外延沉积处理沉积的。
6.根据权利要求1所述的方法，其中所述金属硅化物层是通过化学气相沉积(CVD)处理、等离子体增强CVD(PECVD)处理、高密度等离子体CVD(HDPCVD)处理、物理气相沉积(PVD)处理、电镀处理、溅射处理或蒸发处理来沉积的。
7.根据权利要求6所述的方法，其中所述金属硅化物层包括钛(Ti)、钴(Co)、镍(Ni)、钌(Ru)、钽(Ta)、钼(Mo)及钨(W)中的至少一者。
8.根据权利要求1所述的方法，进一步包括以下步骤：
在沉积所述掺杂半导体层之前，对所述第一掺杂区域进行预清洁处理，其中所述预清洁处理以及所述掺杂半导体层、所述金属硅化物层和所述氮化物层的形成是在不破坏真空的情况下在所述单个处理系统中执行的。
9.根据权利要求8所述的方法，进一步包括以下步骤：
在所述氮化物层上沉积导电层，其中所述导电层在所述位线接触区域上方形成位线。
10.根据权利要求9所述的方法，其中所述掺杂半导体层、所述金属硅化物层、所述氮化物层及所述导电层的形成是在不破坏真空的情况下在所述单个处理系统中执行的。
11.根据权利要求1所述的方法，其中所述氮化物层是通过将所述金属硅化物层暴露至氮化处理来形成的。
12.一种形成动态随机存取存储器(DRAM)器件的方法，包括以下步骤：
在所述DRAM器件上以阵列的形式形成多个位线接触区域，其中形成所述位线接触区域的每一者的步骤包括以下步骤：
在第一腔室中将第一掺杂区域暴露至预清洁处理，所述第一掺杂区域通过在基板上的所述第一掺杂区域上方形成的介电材料中形成的沟槽而被暴露；
在第二腔室中在所述第一掺杂区域上沉积掺杂半导体层；
在第三腔室中在所述掺杂半导体层上方沉积金属硅化物层；
将所述金属硅化物层暴露至氮化处理，以在所述金属硅化物层上方形成氮化物层；及
在第四腔室中在所述氮化物层上方沉积导电层，其中在不破坏真空的情况下执行所述预清洁处理以及所述掺杂半导体层、所述金属硅化物层、所述氮化物层的形成。
13.根据权利要求12所述的方法，其中在不破坏真空的情况下执行所述预清洁处理以及所述掺杂半导体层、所述金属硅化物层、所述氮化物层和所述导电层的形成。
14.根据权利要求13所述的方法，其中所述掺杂半导体层是高应变原位磷掺杂硅(HS-Si:P)层或磷和碳掺杂硅(SiP:C)层。
15.根据权利要求14所述的方法，其中所述半导体层具有约1×1021原子/cm3或更低的磷浓度。
16.根据权利要求12所述的方法，其中所述金属硅化物层是通过一化学气相沉积(CVD)处理、等离子体增强CVD(PECVD)处理、高密度等离子体CVD(HDPCVD)处理、物理气相沉积(PVD)处理、电镀处理、溅射处理或蒸发处理来沉积的。
17.根据权利要求16所述的方法，其中所述金属硅化物层包括钛(Ti)、钴(Co)、镍(Ni)、钌(Ru)、钽(Ta)、钨(W)、钼(Mo)或上述的合金。
18.根据权利要求14所述的方法，其中所述掺杂半导体层是通过外延沉积处理来沉积的。
19.一种处理系统，包括：
传送腔室；
耦接到所述传送腔室的多个处理腔室；及
系统控制器，所述系统控制器被配置为使得在所述处理系统中执行包括以下步骤的处理：
将基板暴露至预清洁处理；
在所述基板上的掺杂区域上形成掺杂外延半导体层；
在所述掺杂外延半导体层上形成金属硅化物层；
将所述金属硅化物层暴露至氮化处理，以在所述金属硅化物层上方形成氮化物层；及
在所述氮化物层上方沉积导电层，其中在不破坏真空的情况下执行所述预清洁处理以及所述掺杂外延半导体层、所述金属硅化物层、所述氮化物层的形成。
20.根据权利要求19所述的处理系统，其中所述掺杂外延半导体层是高应变原位磷掺杂硅(HS-Si:P)层或磷和碳掺杂硅(SiP:C)层。
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