CN115084021A - 晶体管隔离区域及其形成方法 - Google Patents

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陈思颖
薛森鸿
张惠政
杨育佳
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Abstract

本申请公开了晶体管隔离区域及其形成方法。在一个实施例中，一种方法包括：在衬底中蚀刻沟槽；利用原子层沉积工艺在沟槽中沉积衬里材料；利用轮廓形成可流动化学气相沉积工艺在衬里材料上并且沟槽中沉积可流动材料；将衬里材料和可流动材料转化为固体绝缘材料，沟槽的一部分保持未被固体绝缘材料填充；以及在沟槽的未被固体绝缘材料填充的该部分中形成混合鳍。

Description

晶体管隔离区域及其形成方法
技术领域
本公开总体涉及晶体管隔离区域及其形成方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的其他问题。
发明内容
根据本公开的第一方面，提供了一种用于形成半导体器件的方法，包括：在衬底中蚀刻沟槽；利用原子层沉积工艺在所述沟槽中沉积衬里材料；利用轮廓形成可流动化学气相沉积工艺在所述衬里材料上并且所述沟槽中沉积可流动材料；将所述衬里材料和所述可流动材料转化为固体绝缘材料，所述沟槽的一部分保持未被所述固体绝缘材料填充；以及在所述沟槽的未被所述固体绝缘材料填充的该部分中形成混合鳍。
根据本公开的第二方面，提供了一种用于形成半导体器件的方法，包括：在衬底中蚀刻第一沟槽和第二沟槽，所述第一沟槽具有第一宽度，所述第二沟槽具有第二宽度，所述第二宽度大于所述第一宽度；在所述第一沟槽和所述第二沟槽中沉积可流动材料；将所述可流动材料转化为固体绝缘材料，所述固体绝缘材料填充所述第一沟槽，所述固体绝缘材料内衬于所述第二沟槽；以及凹陷所述固体绝缘材料以在所述第一沟槽中形成第一隔离区域并在所述第二沟槽中形成第二隔离区域。
根据本公开的第三方面，提供了一种半导体器件，包括：从衬底延伸的第一半导体鳍；从所述衬底延伸的第二半导体鳍；混合鳍，位于所述第一半导体鳍与所述第二半导体鳍之间，所述混合鳍具有第一弧长的第一弯曲底表面；以及隔离区域，具有第一部分、第二部分和第三部分，所述第一部分设置在所述混合鳍和所述第一半导体鳍之间，所述第二部分设置在所述混合鳍和所述第二半导体鳍之间，所述第三部分设置在所述混合鳍和所述衬底之间，所述隔离区域具有第二弧长的第二弯曲底表面，所述第二弧长小于所述第一弧长。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。
图2-图18C是根据一些实施例的制造FinFET的中间阶段的视图。
图19A-图19C是根据一些其他实施例的FinFET的视图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
根据各种实施例，通过轮廓FCVD(contouring FCVD)工艺在相邻的鳍结构之间用于沉积浅沟槽隔离(STI)区域的填充层。轮廓FCVD工艺共形地形成填充层，在鳍结构之间留下部分未填充的沟槽，在其中可以形成混合鳍。轮廓FCVD工艺具有良好的间隙填充特性，允许共形地沉积填充层，并避免在STI区域形成空隙或接缝。因此可以减少器件中的扭结缺陷，提高所得FinFET的制造产量和性能。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。图1是三维视图，其中为了说明的清楚性省略了FinFET的一些特征。FinFET包括从衬底50(例如，半导体衬底)延伸的半导体鳍54，其中半导体鳍54用作FinFET的沟道区域58。隔离区域70(例如，浅沟槽隔离(STI)区域)设置在相邻的半导体鳍54之间，这些半导体鳍54可突出高于隔离区域70并从相邻的隔离区域70之间突出。尽管隔离区域70被示出/描述为与衬底50分离，但如本文所使用的，术语“衬底”可指代单独的半导体衬底、或者半导体衬底和隔离区域的组合。此外，尽管半导体鳍54的底部部分被示为与衬底50的单一连续材料，但半导体鳍54的底部部分和/或衬底50可包括单一材料或多种材料。在该上下文中，半导体鳍54是指从相邻的隔离区域70之间延伸的部分。
栅极电介质112沿着半导体鳍54的侧壁并位于半导体鳍54的顶表面之上。栅极电极114位于栅极电介质112之上。外延源极/漏极区域98相对于栅极电介质112和栅极电极114设置在半导体鳍54的相反侧。栅极间隔件92位于源极/漏极区域98和栅极电极114之间。层间电介质(ILD)104位于外延源极/漏极区域98之上。对外延源极/漏极区域98的源极/漏极接触件(随后描述)通过ILD 104形成。外延源极/漏极区域98可以在各个半导体鳍54之间共享。例如，相邻的外延源极/漏极区域98可被电连接，例如，通过外延生长来聚结外延源极/漏极区域98，或者通过将外延源极/漏极区域98与同一源极/漏极接触件耦合。
图1进一步示出了在后面的图中使用的参考截面。截面A-A’沿着栅极电极114的纵轴。截面B-B’垂直于截面A-A’并且沿着半导体鳍54的纵轴，并且在例如FinFET的外延源极/漏极区域98之间的电流流动方向上。截面C-C’平行于截面A-A’并延伸穿过FinFET的外延源极/漏极区域98。为清楚起见，后续图参考这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的FinFET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑在平面器件(例如，平面FET)中使用的方面。
图2-图18C是根据一些实施例的制造FinFET的中间阶段的视图。图2、图3、图4、图5、图6、图7、图8和图9是沿着与图1中的参考截面A-A’和C-C’之一类似的截面示出的截面图。图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A是沿着与图1中的参考截面A-A’类似的截面示出的截面图。图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B和图18B是沿着与图1中的参考截面B-B’类似的截面示出的截面图。图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C和图18C是沿着与图1中的参考截面C-C’类似的截面示出的截面图。
在图2中，提供衬底50。衬底50可以是半导体衬底，例如，体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型杂质)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；其组合；等。
衬底50具有n型区域50N和p型区域50P。n型区域50N可用于形成n型器件，例如，NMOS晶体管，如n型FinFET，并且p型区域50P可用于形成p型器件，例如，PMOS晶体管，如p型FinFET。n型区域50N可以与p型区域50P实体分离(未单独示出)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有效器件、掺杂区域、隔离结构等)。尽管示出了一个n型区域50N和一个p型区域50P，但是可以提供任何数量的n型区域50N和p型区域50P。
在图3中，鳍结构52形成在衬底50中。鳍结构52各自包括一个或多个半导体鳍54，该一个或多个半导体鳍54是半导体条带。鳍结构52可以通过在衬底50中蚀刻沟槽56而形成在衬底50中。蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或它们的组合。蚀刻工艺可以是各向异性的。
可以通过任何适当的方法来对鳍结构52进行图案化。例如，可以使用一个或多个光刻工艺来对鳍结构52进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件作为掩模60来对鳍结构52进行图案化。在一些实施例中，掩模60(或其他层)可保留在鳍结构52上。
示出了具有一个半导体鳍54、两个半导体鳍54、三个半导体鳍54和六个半导体鳍54的鳍结构52。然而，鳍结构52各自可具有任何期望数量的半导体鳍54。在一些实施例中，具有不同数量的半导体鳍54的鳍结构52被分组在不同的区域中。例如，管芯的第一区域(例如，核心逻辑区域)中的鳍结构52可具有第一数量的半导体鳍54，并且管芯的第二区域(例如，输入/输出区域)中的鳍结构52可具有第二数量的半导体鳍54，并且第二数量不同于第一数量。
沟槽56具有不同的宽度。具体地，第一沟槽子集56A的宽度小于第二沟槽子集56B的宽度。沟槽56A将各个鳍结构52的半导体鳍54分开，并且沟槽56B将鳍结构52彼此分开。各个鳍结构52的半导体鳍54被间隔开的距离小于鳍结构52被彼此间隔开的距离。在一些实施例中，各个鳍结构52的半导体鳍54被间隔开5nm至12nm范围内的距离D1，鳍结构52被彼此间隔开15nm至40nm范围内的距离D2，并且距离D2大于距离D1。可以通过利用具有被间隔开不同距离(与沟槽56的不同宽度相对应)的特征的图案对掩模60进行图案化来将沟槽56形成不同的宽度。沟槽56的宽度限定半导体鳍54的宽度(也称为半导体鳍54的临界尺寸)。在一些实施例中，半导体鳍54具有20nm至180nm范围内的临界尺寸。
沟槽56具有不同的深度。具体地，沟槽56A的深度小于沟槽56B的深度。在一些实施例中，沟槽56A具有80nm到130nm范围内的第一深度，沟槽56B具有100nm到120nm范围内的第二深度，并且第二深度大于第一深度。作为沟槽56的蚀刻期间的图案加载效应的结果，沟槽56可形成有不同的深度，并且图案加载效应由具有被间隔开不同距离的特征的掩模60的图案引起。沟槽56的深度限定半导体鳍54的高度。在一些实施例中，半导体鳍54具有10nm到100nm范围内的高度。
如随后将更详细地描述的，用于隔离区域的绝缘材料64(参见图5)将形成在衬底50之上并且相邻的半导体鳍54之间。绝缘材料64被形成为使其不填充所有的沟槽56。具体地，由于间隔距离D2大于间隔距离D1(参见图3)，绝缘材料64填充沟槽56A而未填充沟槽56B。例如，绝缘材料64的分配体积可能足以完全填充(或过度填充)沟槽56A，但可能不足以完全填充沟槽56B。绝缘材料64共形地内衬于沟槽56B，包括衬底50的表面以及限定沟槽56B的半导体鳍54的侧壁。绝缘材料64如下形成：形成包括一个或多个层的膜堆叠62(参见图4)，然后固化膜堆叠62的(一个或多个)层以形成绝缘材料64。膜堆叠62的(一个或多个)层通过(一个或多个)共形沉积工艺来沉积，使得沟槽56B被膜堆叠62共形地内衬。膜堆叠62的主层(例如，填充层)由通过轮廓FCVD工艺沉积的可流动材料形成，轮廓FCVD工艺具有比其他类型的共形沉积工艺(例如，ALD)更好的间隙填充特性，从而减少在绝缘材料64中形成空隙或接缝。
在图4中，在沟槽56中以及半导体鳍54之上形成膜堆叠62。在所示实施例中，膜堆叠62包括衬里层62A(其是可选的)和填充层62B。衬里层62A(如果存在的话)沉积在衬底50和半导体鳍54的表面上。填充层62B沉积在衬里层62A(如果存在的话)上、或衬底50和半导体鳍54(如果省略了衬里层62A)的表面上。
衬里层62A(如果存在的话)由衬里材料形成，例如，氮化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等，其可以通过原子层沉积(ALD)、可流动化学气相沉积(FCVD)等来沉积。衬里层62A被沉积直到它足够厚以内衬于沟槽56A和沟槽56B，而不完全填充那些沟槽。在一些实施例中，衬里层62A沉积至0nm至8nm范围内的厚度T1。
填充层62B由填充材料形成，例如，非晶硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等，其可以通过可流动化学气相沉积(FCVD)来沉积。填充层62B被沉积直到它足够厚以填充(或过度填充)沟槽56A并且内衬于沟槽56B而不完全填充沟槽56B。填充层62B的厚度(例如，沿着沟槽56B的底部)小于或等于沟槽56B的宽度。在一些实施例中，填充层62B被沉积至10nm至15nm范围内的厚度T2。填充层62B的厚度与衬里层62A(如果存在的话)结合足以完全填充(或过度填充)沟槽56A，但不足以完全填充沟槽56B。在一些实施例中，厚度T2与距离D2(参见图3)之比在20％至100％的范围内。
在一些实施例中，衬里层62A和填充层62B由不同的材料形成。例如，衬里层62A可以由适于保护半导体鳍54免于氧化的材料形成，例如，氮化硅，并且填充层62B可以由能够转化为氧化物的材料形成，例如，氮氧化硅。在其他实施例中，衬里层62A和填充层62B由相同的材料形成，例如，氮氧化硅。
在一些实施例中，衬里层62A和填充层62B通过不同类型的沉积工艺形成。例如，衬里层62A可以通过诸如ALD之类的第一类型的共形沉积工艺形成，并且填充层62B可以通过诸如FCVD之类的第二类型的共形沉积工艺形成。在其他实施例中，衬里层62A和填充层62B通过同一类型的沉积工艺形成，例如，FCVD。
衬里层62A可以通过ALD工艺形成。ALD工艺如下执行：将衬底50放置在沉积室中并将多个源前体循环分配到沉积室中，从而将衬底50的表面暴露于源前体。源前体包括第一前体和第二前体，它们是可以反应以便以固相沉积衬里层62A的衬里材料的任何可接受的前体。在其中衬里材料是氮化硅的一些实施例中，第一前体是含硅前体并且第二前体是含氮前体。用于沉积氮化硅的可接受的含硅前体包括二元硅-氢化合物硅烷，例如，硅烷(SiH4)、乙硅烷(Si2H6)、二氯硅烷(H2SiCl2)等。用于沉积氮化硅的可接受的含氮前体包括氨(NH3)等。可以使用其他可接受的前体。ALD循环的第一脉冲是通过将第一前体(例如，含硅前体，如硅烷)分配到沉积室中来执行的。第一前体保持在沉积室中，直到第一前体已经与衬底50的表面上的可用反应位点反应。然后从沉积室中清除第一前体，例如，通过任何可接受的真空工艺和/或通过将惰性气体流入沉积室中。ALD循环的第二脉冲是通过将第二前体(例如，含氮前体，如氨)分配到沉积室中来执行的。第二前体保持在沉积室中，直到第二前体已经与衬底50的表面上的可用反应位点反应。然后从沉积室中清除第二前体，例如，通过任何可接受的真空工艺和/或通过将惰性气体流入沉积室中。每个ALD循环使得沉积衬里层62A的衬里材料的原子层(有时称为单层)。ALD循环重复多次，直到衬里层62A的衬里材料被沉积到期望厚度(先前描述)。
用于沉积衬里层62A的衬里材料的ALD工艺具有高度的均匀性。具体地，ALD工艺沿垂直表面(例如，半导体鳍54的侧壁)的沉积速率基本上等于ALD工艺沿水平表面(例如，半导体鳍54和衬底50的顶表面)的沉积速率。因此，衬里层62A的水平部分和垂直部分具有基本均匀的厚度T1。例如，衬里层62A的水平部分的厚度T1与衬里层62A的垂直部分的厚度T1之间的差可以小于15nm。
填充层62B通过轮廓FCVD工艺形成。轮廓FCVD工艺将填充层62B的填充材料沉积为可流动材料，其随后将被固化以将其转化为固体材料。在一些实施例中，可流动材料是液相的可流动绝缘材料，例如，氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅、氧化硅、非晶硅等，并且固体材料是固相的固体绝缘材料，例如，氧化硅。通过轮廓FCVD工艺沉积的可流动材料具有高粘度。沉积具有高粘度的可流动材料允许填充层62B填充沟槽56A，并共形地内衬于沟槽56B。沉积具有高粘度的可流动材料可能导致在沟槽56A中形成空隙或接缝。沉积不具有高粘度的可流动材料可能导致填充层62B填充沟槽56B的下部而不是共形地内衬于沟槽56B。
轮廓FCVD工艺如下执行：将衬底50放置在沉积室中并同时将多个源前体分配到沉积室中，从而将衬里层62A(如果存在的话)或衬底50的表面暴露于源前体。轮廓FCVD工艺中用于沉积填充层62B的沉积室可以与ALD工艺中用于沉积衬里层62A的沉积室不同。在其中可流动材料是氮氧化硅的一些实施例中，源前体包括含硅前体、含氧前体和含氮前体。含硅前体可以是三甲硅烷基胺(TSA)等，含氧前体可以是氧气(O2)等，并且含氮前体可以是氨(NH3)等。在一些实施例中，含硅前体以900sccm至1410sccm范围内的流速分配，含氧前体以10sccm至100sccm范围内的流速分配，并且含氮前体以20sccm至100sccm范围内的流速分配，其中含硅前体流速与含氮前体流速之比至少为10。轮廓FCVD工艺可以在低压下执行。在一些实施例中，沉积室维持在小于600Torr的压力。在源前体被分配到沉积室中时可以在沉积室中产生等离子体，从而允许轮廓FCVD工艺在低温下执行，并实现期望的沉积速率。在一些实施例中，沉积室维持在10℃至135℃范围内的温度，允许沉积速率在
Figure BDA0003585406170000091
至
Figure BDA0003585406170000092
范围内。在一些实施例中，沉积室维持在小于100℃的温度。在一些实施例中，沉积室维持在低于室温(例如，低于约20℃)的温度。利用这些范围内的加工条件(例如，前体流速、压力、温度等)执行轮廓FCVD工艺允许以高粘度(先前描述)沉积可流动材料。利用这些范围之外的加工条件执行轮廓FCVD工艺可能不允许以高粘度沉积可流动材料。执行轮廓FCVD工艺，直到可流动材料被沉积到期望厚度(先前描述)。
用于沉积填充层62B的轮廓FCVD工艺具有高度的均匀性。具体地，轮廓FCVD工艺沿垂直表面(例如，衬里层62A(如果存在的话)或半导体鳍54的侧壁)的沉积速率基本上等于轮廓FCVD工艺沿水平表面(例如，衬里层62A(如果存在的话)或半导体鳍54和衬底50的顶表面)的沉积速率。因此，填充层62B的水平部分和垂直部分具有基本均匀的厚度T2。例如，填充层62B的水平部分的厚度T2与填充层62B的垂直部分的厚度T2之间的差可以小于15nm。
用于沉积填充层62B的工艺还具有良好的间隙填充特性。在一些实施例中，用于沉积填充层62B的轮廓FCVD工艺具有比ALD工艺(例如，用于沉积衬里层62A的ALD工艺)更好的间隙填充特性。如上所述，可流动材料完全填充(或过度填充)沟槽56A。可流动材料被沉积在沟槽56A中，直到它足够厚以合并在一起。由于可流动材料具有高粘度，因此在沟槽56A中的可流动材料的部分合并在一起时避免了形成空隙或接缝。因此可以减少器件中的扭结缺陷，提高所得FinFET的制造产量和性能。
设想了一些变化。在一些实施例中，衬里层62A和填充层62B由不同材料形成(例如，分别为氮化硅和氮氧化硅)，但通过同一类型的沉积工艺形成(例如，轮廓FCVD工艺)。在一些实施例中，衬里层62A和填充层62B由相同的材料形成(例如，氮氧化硅)，但通过不同类型的沉积工艺形成(例如，分别为ALD工艺和轮廓FCVD工艺)。
在图5中，膜堆叠62被退火以将膜堆叠62的(一个或多个)层中的每一层转化为用于隔离区域的绝缘材料64。退火工艺可以在含氧环境中执行，例如，通过在将膜堆叠62暴露于含氧工艺气体的同时对其进行退火。含氧工艺气体可包括氧(O2)、臭氧(O3)等。在一些实施例中，退火工艺是蒸汽退火，其中含氧工艺气体是通过原位蒸汽产生(ISSG)产生的蒸汽(H2O)。也可以使用由任何可接受的技术产生的其他可接受的含氧工艺气体。退火工艺将含氧工艺气体中的氧驱入膜堆叠62，并还将不希望的杂质(例如，氮/碳)驱出膜堆叠62，从而固化膜堆叠62并凝固可流动材料以形成固体材料。所得的绝缘材料64可以是氧化物(例如，氧化硅)。在一些实施例中，在退火工艺之前，衬里层62A是氮化硅并且填充层62B是氮氧化硅，并且在退火工艺之后，这两个层都被转化为氧化硅。在一些实施例中，膜堆叠62在400℃至700℃范围内的温度下退火1小时至6小时范围内的持续时间。利用这些范围内的加工条件(例如，温度、持续时间等)执行退火工艺允许膜堆叠62完全转化为绝缘材料64。利用这些范围之外的加工条件执行退火工艺可能不允许膜堆叠62完全转化为绝缘材料64。
将绝缘材料64氧化增加了其体积，因此绝缘材料64比膜堆叠62更厚。在一些实施例中，绝缘材料64具有15nm至30nm范围内的厚度T3。由于膜堆叠62的(一个或多个)层具有基本均匀的厚度，因此绝缘材料64在沟槽56B中的部分也具有基本均匀的厚度T3。例如，绝缘材料64的水平部分的厚度T3与绝缘材料64的垂直部分的厚度T3之间的差可小于30nm。
沟槽56B的未被绝缘材料64填充(或占据)的部分具有足够的宽度来容纳将形成在鳍结构52之间的混合鳍。在一些实施例中，沟槽56B的其余部分具有50nm至100nm范围内的宽度W1。
在图6中，一个或多个电介质层66形成在绝缘材料64上。(一个或多个)电介质层66填充(并且可能过度填充)沟槽56B的未被绝缘材料64填充(或占据)的其余部分。(一个或多个)电介质层66可以由一种或多种电介质材料形成。可接受的电介质材料包括氮化物(例如，氮化硅)、氧化物(例如，氧化钽、氧化铝、氧化锆、氧化铪等)、碳化物(例如，碳氮化硅、碳氮氧化硅等)、它们的组合等，其可以通过ALD、CVD等来沉积。可以使用通过任何可接受的工艺形成的其他绝缘材料。此外，(一个或多个)电介质层66可以由低k电介质材料(例如，k值小于约3.5的电介质材料)、高k电介质材料(例如，k值大于约7.0的电介质材料)、或其多层形成。(一个或多个)电介质层66由对绝缘材料64的蚀刻具有高蚀刻选择性的材料形成。
在图7中，对(一个或多个)电介质层66和绝缘材料64应用去除工艺以去除(一个或多个)电介质层66和绝缘材料64在半导体鳍54之上(例如，在沟槽56外侧)的多余部分，从而在绝缘材料64上形成混合鳍68。在一些实施例中，可以使用平坦化工艺，例如，化学机械抛光(CMP)、回蚀工艺、它们的组合等。在去除工艺之后，(一个或多个)电介质层66的一些部分留在沟槽56B中(从而形成混合鳍68)。在掩模保留在半导体鳍54上的实施例中，平坦化工艺可以暴露掩模或去除掩模。在平坦化工艺之后，混合鳍68、绝缘材料64和掩模(如果存在的话)或半导体鳍54的顶表面共面(在工艺变化内)，使得它们彼此齐平。混合鳍68设置在鳍结构52之间。混合鳍68也可被称为“电介质鳍”。
在图8中，绝缘材料64被凹陷以形成STI区域70。绝缘材料64被凹陷为使得半导体鳍54和混合鳍68的上部突出高于相邻的STI区域70并从相邻的STI区域70之间突出。此外，STI区域70的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。STI区域70的顶表面可通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。绝缘材料64可以使用任何可接受的蚀刻工艺来凹陷，例如，对绝缘材料64的材料具有选择性的蚀刻工艺(例如，以比半导体鳍54和混合鳍68的材料更快的速率选择性地蚀刻绝缘材料64)。例如，可以使用稀释氢氟酸(dHF)酸来执行氧化物去除。
针对图2至图8描述的工艺仅是可以如何形成半导体鳍54、混合鳍68和STI区域70的一个示例。在一些实施例中，半导体鳍54和混合鳍68可使用掩模和外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在一些沟槽中外延生长外延结构，可以在其他沟槽中沉积绝缘结构，并且可以使电介质层凹陷(以与图7所述类似的方式)，使得外延结构从电介质层突出以形成半导体鳍54，并且绝缘结构从电介质层突出以形成混合鳍68。在其中外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和/或之后的注入，但原位掺杂和注入掺杂可一起使用。
此外，在n型区域50N中外延生长与p型区域50P中的材料不同的材料可能是有利的。在各种实施例中，半导体鳍54的上部可由硅-锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，可用于形成III-V族化合物半导体的材料包括但不限于：砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，可以在半导体鳍54和/或衬底50中形成适当的阱(未单独示出)。阱的导电类型可以与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反。在一些实施例中，在n型区域50N中形成p型阱，并且在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P两者中形成p型阱或n型阱。
在具有不同阱类型的实施例中，可以使用诸如光致抗蚀剂之类的掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的半导体鳍54、混合鳍68和STI区域70之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域50P。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来图案化。一旦光致抗蚀剂被图案化，则在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，例如通过任何可接受的灰化工艺来去除光致抗蚀剂。
在p型区域50P的注入之后或之前，在p型区域50P中的半导体鳍54、混合鳍68和STI区域70之上形成诸如光致抗蚀剂之类的掩模(未单独示出)。光致抗蚀剂被图案化以暴露n型区域50N。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度在1013cm-3至1014cm-3的范围内。在注入之后，例如任何通过可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在针对半导体鳍54外延生长外延结构的一些实施例中，所生长的材料可在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可一起使用。
在图9中，在半导体鳍54和混合鳍68上形成虚设电介质层72。虚设电介质层72可以由电介质材料形成，例如，氧化硅、氮化硅、其组合等，其可以根据可接受的技术来沉积或热生长，例如，ALD、原位蒸汽生长(ISSG)、快速热氧化(RTO)等。在虚设电介质层72之上形成虚设栅极层74，并在虚设栅极层74之上形成掩模层76。虚设栅极层74可沉积在虚设电介质层72之上并然后例如通过CMP平坦化。虚设栅极层74可以由导电材料或非导电材料形成，例如，非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，其可以通过物理气相沉积(PVD)、CVD等来沉积。虚设栅极层74可以由对绝缘材料(例如，STI区域70和/或虚设电介质层72)的蚀刻具有高蚀刻选择性的(一种或多种)材料形成。掩模层76可沉积在虚设栅极层74之上。掩模层76可以由诸如氮化硅、氮氧化硅等之类的电介质材料形成。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层74和单个掩模层76。在图示的实施例中，虚设电介质层72覆盖半导体鳍54、混合鳍68和STI区域70，使得虚设电介质层72在STI区域70之上以及虚设栅极层74和STI区域70之间延伸。在另一实施例中，虚设电介质层72仅覆盖半导体鳍54。
图10A-图18C示出了制造实施例器件的各种附加步骤。图10A-图18C示出了n型区域50N和p型区域50P的任一个中的特征。例如，所示的结构可适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构的差异(如果有的话)在每个附图的描述中进行说明。其他图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A示出了具有两个半导体鳍54的鳍结构52。如上所述，鳍结构52具有任何期望数量的半导体鳍54。
在图10A-图10C中，使用可接受的光刻和蚀刻技术图案化掩模层76以形成掩模86。掩模86的图案然后通过任何可接受的蚀刻技术转移到虚设栅极层74以形成虚设栅极84。掩模86的图案可选地可以通过任何可接受的蚀刻技术进一步转移到虚设电介质层72以形成虚设电介质82。虚设栅极84覆盖半导体鳍54的各个沟道区域58。掩模86的图案可用于实体分离相邻的虚设栅极84。虚设栅极84可具有与半导体鳍54的长度方向基本垂直(在工艺变化内)的长度方向。掩模86可以在虚设栅极84的图案化期间被去除，或者可以在后续处理期间被删除。
栅极间隔件92被形成在半导体鳍54之上、掩模86(如果存在的话)、虚设栅极84和虚设电介质82的暴露侧壁上。栅极间隔件92可通过共形地沉积一种或多种电介质材料并然后蚀刻该(一种或多种)电介质材料来形成。可接受的电介质材料可以包括氧化硅、氮化硅、氧氮化硅、碳氮氧化硅等，其可以通过共形沉积工艺形成，例如，化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。可以执行任何可接受的蚀刻工艺(例如，干法蚀刻、湿法蚀刻等、或其组合)以图案化(一种或多种)电介质材料。蚀刻可以是各向异性的。在被蚀刻时，(一种或多种)电介质材料的一些部分留在虚设栅极84的侧壁上(从而形成栅极间隔件92)。在一些实施例中，用于形成栅极间隔件92的蚀刻被调整以使得(一种或多种)电介质材料在被蚀刻时还使一些部分留在半导体鳍54的侧壁上(从而形成鳍间隔件94)。在蚀刻之后，鳍间隔件94(如果存在的话)和栅极间隔件92可具有直的侧壁(如图所示)或可具有弯曲侧壁(未单独示出)。
此外，可以执行注入以形成轻掺杂源极/漏极(LDD)区域(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区域50N之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时暴露p型区域50P，并且适当类型(例如，p型)的杂质可被注入到在p型区域50P中暴露的半导体鳍54中。然后可以去除掩模。随后，可以在p型区域50P之上形成诸如光致抗蚀剂之类的掩模(未单独示出)，同时暴露n型区域50N，并且适当类型(例如，n型)的杂质可被注入到在n型区域50N中暴露的半导体鳍54中。然后可以去除掩模。n型杂质可以是任何先前描述的n型杂质，并且p型杂质可以是任何先前描述的p型杂质。在注入期间，沟道区域58保持被虚设栅极84覆盖，使得沟道区域58保持基本上没有被注入以形成LDD区域的杂质。LDD区域可具有1015cm-3至1019cm-3范围内的杂质浓度。可使用退火来修复注入损坏并激活所注入的杂质。
注意，先前的公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序、可以形成和去除额外的间隔件等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图11A-图11C中，在半导体鳍54中形成源极/漏极凹部96。在所示实施例中，源极/漏极凹部96延伸到半导体鳍54中。源极/漏极凹部96还可以延伸到衬底50中。在各种实施例中，源极/漏极凹部96可以延伸到衬底50的顶表面而不蚀刻衬底50；半导体鳍54可被蚀刻以使得源极/漏极凹部96的底表面设置在STI区域70的顶表面下方；等。源极/漏极凹部96可以通过使用诸如RIE、NBE等之类的各向异性蚀刻工艺蚀刻半导体鳍54来形成。蚀刻工艺以比混合鳍68和STI区域70的材料更快的速率来选择性地蚀刻半导体鳍54的(一种或多种)材料。栅极间隔件92和虚设栅极84在用于形成源极/漏极凹部96的蚀刻工艺期间共同掩蔽半导体鳍54的一些部分。可以使用定时蚀刻工艺以在源极/漏极凹部96达到期望深度之后停止对源极/漏极凹部96的蚀刻。可以在源极/漏极凹部96的蚀刻期间或之后蚀刻鳍间隔件94(如果存在的话)，使得鳍间隔件94的高度减小。将随后形成在源极/漏极凹部96中的源极/漏极区域的大小和尺寸可以通过调整鳍间隔件94的高度来控制。混合鳍68未被凹陷，并且在源极/漏极凹部96被蚀刻之后保留。
在图12A-图12C中，在源极/漏极凹部96中形成外延源极/漏极区域98。外延源极/漏极区域98因此设置在半导体鳍54中，使得每个虚设栅极84(和相应的沟道区域58)位于外延源极/漏极区域98的各个相邻对之间。外延源极/漏极区域98因此邻接沟道区域58。在一些实施例中，栅极间隔件92用于将外延源极/漏极区域98与虚设栅极84分开适当的横向距离，使得外延源极/漏极区域98不会与所得FinFET的随后形成的栅极短路。可以选择外延源极/漏极区域98的材料以在各个沟道区域58中施加应力，从而提高性能。
n型区域50N中的外延源极/漏极区域98可以通过掩蔽p型区域50P来形成。然后，在n型区域50N中的源极/漏极凹部96中外延生长n型区域50N中的外延源极/漏极区域98。外延源极/漏极区域98可以包括适用于n型器件的任何可接受的材料。例如，如果半导体鳍54是硅，则n型区域50N中的外延源极/漏极区域98可以包括在沟道区域58上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、磷化硅等。n型区域50N中的外延源极/漏极区域98可被称为“n型源极/漏极区域”。n型区域50N中的外延源极/漏极区域98可具有从半导体鳍54的各个表面凸起的表面并且可具有小平面。
p型区域50P中的外延源极/漏极区域98可以通过掩蔽n型区域50N来形成。然后，在p型区域50P中的源极/漏极凹部96中外延生长p型区域50P中的外延源极/漏极区域98。外延源极/漏极区域98可以包括适用于p型器件的任何可接受的材料。例如，如果半导体鳍54是硅，则p型区域50P中的外延源极/漏极区域98可以包括在沟道区域58上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域98可被称为“p型源极/漏极区域”。p型区域50P中的外延源极/漏极区域98可具有从半导体鳍54的各个表面凸起的表面并且可具有小平面。
外延源极/漏极区域98和/或半导体鳍54可注入杂质以形成源极/漏极区域，类似于先前描述的用于形成LDD区域的工艺，然后进行退火。源极/漏极区域可具有1019cm-3至1021cm-3范围内的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是任何先前描述的杂质。在一些实施例中，外延源极/漏极区域98可以在生长期间被原位掺杂。
外延源极/漏极区域98可包括一个或多个半导体材料层。例如，外延源极/漏极区域98可各自包括衬里层98A、主层98B和完成(finishing)层98C(或更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层层)。任何数量的半导体材料层可用于外延源极/漏极区域98。在外延源极/漏极区域98包括三个半导体材料层的实施例中，衬里层98A可生长在源极/漏极凹部96中，主层98B可生长在衬里层98A上，并且完成层98C可生长在主层98B上。衬里层98A、主层98B和完成层98C可由不同的半导体材料形成，并且可掺杂为不同的杂质浓度。在一些实施例中，主层98B具有比完成层98C更高的杂质浓度，并且完成层98C具有比衬里层98A更高的杂质浓度。将衬里层98A形成为具有比主层98B更低的杂质浓度可以增加源极/漏极凹部96的粘附性，并且将完成层98C形成为具有比主层98B更低的杂质浓度可以在后续处理期间减少掺杂剂从主层98B的外扩散。
作为用于形成外延源极/漏极区域98的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展超过半导体鳍54的侧壁的小平面。在一些实施例中，这些小平面使相邻的外延源极/漏极区域98合并，如图12C所示。然而，混合鳍68(如果存在)阻止横向外延生长以防止一些外延源极/漏极区域98的聚结。例如，混合鳍68可形成在单元边界处以分离相邻单元的外延源极/漏极区域98。因此，一些外延源极/漏极区域98被混合鳍68分离。外延源极/漏极区域98可接触混合鳍68的侧壁。在所示实施例中，鳍间隔件94被形成为覆盖半导体鳍54的侧壁的延伸高于STI区域70的部分，从而阻止外延生长。在另一实施例中，用于形成栅极间隔件92的间隔件蚀刻被调整为未形成鳍间隔件94，从而允许外延源极/漏极区域98延伸至STI区域70的表面。
在图13A-图13C中，第一ILD 104被沉积在外延源极/漏极区域98、栅极间隔件92、掩模86(如果存在的话)或虚设栅极84、以及混合鳍68之上。ILD 104可以由电介质材料形成，其可以通过任何合适的方法来沉积，例如，CVD、等离子体增强CVD(PECVD)、FCVD等。可接受的电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，在第一ILD 104和外延源极/漏极区域98、栅极间隔件92、掩模86(如果存在的话)或虚设栅极84、以及混合鳍68之间形成接触蚀刻停止层(CESL)102。CESL102可以由对第一ILD 104的蚀刻具有高蚀刻选择性的电介质材料形成，例如，氮化硅、氧化硅、氮氧化硅等。CESL 102可通过任何合适的方法形成，例如，CVD、ALD等。
在图14A-图14C中，执行去除工艺以将第一ILD 104的顶表面与栅极间隔件92和掩模86(如果存在的话)或虚设栅极84的顶表面齐平。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。平坦化工艺还可去除虚设栅极84上的掩模86，以及栅极间隔件92的沿着掩模86的侧壁的部分。在平坦化工艺之后，第一ILD104、CESL 102、栅极间隔件92、以及掩模86(如果存在的话)或虚设栅极84的顶表面是共面的(在工艺变化内)，使得它们彼此齐平。因此，掩模86(如果存在的话)或虚设栅极84的顶表面通过第一ILD 104暴露。在所示实施例中，掩模86保留，并且平坦化工艺使第一ILD 104的顶表面与掩模86的顶表面齐平。
在图15A-图15C中，在蚀刻工艺中去除掩模86(如果存在的话)或虚设栅极84，从而形成凹部106。还可以去除虚设电介质82在凹部106中的部分。在一些实施例中，仅虚设栅极84被去除，并且虚设电介质82保留并被凹部106暴露。在一些实施例中，虚设电介质82从管芯的第一区域(例如，核心逻辑区域)中的凹部106中去除，并保留在管芯的第二区域(例如，输入/输出区域)中的凹部106中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极84。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，该(一种或多种)反应气体以比第一ILD 104和栅极间隔件92的材料更快的速率来选择性地蚀刻虚设栅极84的材料。在去除期间，虚设电介质82可以在虚设栅极84被蚀刻时用作蚀刻停止层。然后可以在去除虚设栅极84之后可选地去除虚设电介质82。每个凹部106暴露和/或上覆于相应的半导体鳍54的沟道区域58。凹部106还可以暴露混合鳍68(在虚电介质82被去除时)。
在图16A-图16C中，形成栅极电介质112和栅极电极114以用于替代栅极。每对相应的栅极电介质112和栅极电极114可统称为“栅极结构”。每个栅极结构沿着半导体鳍54的沟道区域58的侧壁和顶表面延伸。一些栅极结构进一步沿着混合鳍68的侧壁和顶表面延伸。
栅极电介质112包括设置在凹部106中的一个或多个栅极电介质层，例如，在半导体鳍54的顶表面和侧壁上、在混合鳍68的顶表面和侧壁上、以及在栅极间隔件92的侧壁上。栅极电介质112可包括诸如氧化硅或金属氧化物之类的氧化物、诸如金属硅酸盐之类的硅酸盐、其组合、其多层等。栅极电介质112可包括高k电介质材料，例如，铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。栅极电介质112的(一种或多种)电介质材料可以通过分子束沉积(MBD)、ALD、PECVD等形成。在其中虚设电介质82的一些部分保留在凹部106中的实施例中，栅极电介质112包括虚设电介质82的材料(例如，氧化硅)。尽管示出了单层的栅极电介质112，但栅极电介质112可以包括任意数量的界面层和任意数量的主层。例如，栅极电介质112可以包括界面层和上覆的高k电介质层。
栅极电极114包括设置在栅极电介质112之上的一个或多个栅极电极层，其填充凹部106的其余部分。栅极电极114可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钨、钴、钌、铝、其组合、其多层等。尽管示出了单层的栅极电极114，但栅极电极114可以包括任意数量的功函数调整层、任意数量的阻挡层、任意数量的粘合层、以及填充材料。
作为形成栅极结构的示例，可以在凹部106中沉积一个或多个栅极电介质层。(一个或多个)栅极电介质层还可被沉积在第一ILD 104、CESL102和栅极间隔件92的顶表面上。随后，可以在(一个或多个)栅极电介质层上沉积一个或多个栅极电极层。然后可以执行去除工艺以去除(一个或多个)栅极电介质层和(一个或多个)栅极电极层的多余部分，这些多余部分在第一ILD 104、CESL 102和栅极间隔件92的顶表面之上。在去除工艺之后，(一个或多个)栅极电介质层的一些部分留在凹部106中(从而形成栅极电介质层112)。在去除工艺之后，(一个或多个)栅极电极层的一些部分留在凹部106中(从而形成栅极电极114)。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。在平坦化工艺之后，栅极间隔件92、CESL 102、第一ILD 104、栅极电介质112和栅极电极114的顶表面是共面的(在工艺变化内)，使得它们彼此齐平。
n型区域50N和p型区域50P中的栅极电介质112的形成可同时发生，使得每个区域中的栅极电介质112由相同的(一种或多种)材料形成，并且栅极电极114的形成可同时发生，使得每个区域中的栅极电极114由相同的(一种或多种)材料形成。在一些实施例中，每个区域中的栅极电介质112可以通过不同的工艺形成，使得栅极电介质112可以包括不同的材料和/或具有不同的层数，和/或每个区域中的栅极电极114可以通过不同的工艺形成，使得栅极电极114可以包括不同的材料和/或具有不同的层数。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图17A-图17C中，第二ILD 124被沉积在栅极间隔件92、CESL 102、第一ILD 104、栅极电介质112和栅极电极114上之上。在一些实施例中，第二ILD 124是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 124由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，其可通过诸如CVD、PECVD等之类的任何合适的方法沉积。
可选地，在形成第二ILD 124之前，在栅极结构(包括栅极电介质112和栅极电极114)之上形成栅极掩模116。作为形成栅极掩模116的示例，可以使用任何可接受的蚀刻工艺来凹陷栅极结构和(可选地)栅极间隔件92。一种或多种电介质材料然后可形成在凹部中以及CESL 102和第一ILD104的顶表面上。可接受的电介质材料包括氮化硅、碳氮化硅、氮氧化硅、碳氮氧化硅等，其可通过共形沉积工艺形成，例如，化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)、等离子体增强原子层沉积(PEALD)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。执行去除工艺以去除(一种或多种)电介质材料的多余部分，这些多余部分在CESL 102和第一ILD 104的顶表面之上，从而形成栅极掩模116。在去除工艺之后，(一种或多种)电介质材料的一些部分留在凹部中(从而形成栅极掩模116)。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。在平坦化工艺之后，CESL 102、第一ILD 104和栅极掩模116的顶表面是共面的(在工艺变化内)，使得它们彼此齐平。随后将形成栅极接触件以穿过栅极掩模116而接触栅极电极114的顶表面。
在一些实施例中，蚀刻停止层(ESL)122被形成在第二ILD 124和栅极间隔件92、CESL 102、第一ILD 104以及栅极掩模116(如果存在的话)或栅极电介质112和栅极电极114之间。ESL 122可以包括对第二ILD 124的蚀刻具有高蚀刻选择性的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图18A-图18C中，形成栅极接触件132和源极/漏极接触件134以分别接触栅极电极114和外延源极/漏极区域98。栅极接触件132实体耦合并电耦合到栅极电极114。源极/漏极接触件134实体耦合并电耦合到外延源极/漏极区域98。
作为形成栅极接触件132和源极/漏极接触件134的示例，穿过第二ILD 124、ESL122和栅极掩模116形成用于栅极接触件132的开口，并穿过第二ILD 124、ESL 122、第一ILD104和CESL 102形成用于源极/漏极接触件134的开口。开口可以使用可接受的光刻和蚀刻技术来形成。在开口中形成衬里(未单独示出)(例如，扩散阻挡层、黏附层等)，以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从第二ILD 124的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件132和源极/漏极接触件134。栅极接触件132和源极/漏极接触件134可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管示出为形成在相同的截面中，但应理解，栅极接触件132和源极/漏极接触件134中的每一个可以形成在不同的截面中，这可以避免接触件的短路。
可选地，在外延源极/漏极区域98和源极/漏极接触件134之间的界面处形成金属-半导体合金区域136。金属-半导体合金区域136可以是由金属硅化物(例如、硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅-锗化物区域等。可以在源极/漏极接触件134的(一种或多种)材料之前如下形成金属-半导体合金区域136：在用于源极/漏极接触件134的开口中沉积金属，然后执行热退火工艺。金属可以是能够与外延源极/漏极区域98的半导体材料(例如，硅、硅-锗、锗等)反应以形成低电阻金属-半导体合金的任何金属，例如，镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金。金属可以通过诸如ALD、CVD、PVD等之类的沉积工艺来沉积。在热退火工艺之后，可以执行清洁工艺(例如，湿法清洁)以从用于源极/漏极接触件134的开口(例如，从金属-半导体合金区域136的表面)去除任何残留金属。然后可以在金属-半导体合金区域136上形成源极/漏极接触件134的(一种或多种)材料。
图19A-图19C是根据一些其他实施例的FinFET的视图。图19A-图19C的实施例类似于图18A-图18C的实施例，不同在于STI区域70由于在半导体鳍54的图案化(针对图3描述)期间可能发生的轮廓形成(contouring)而具有弯曲底表面，并且混合鳍68由于在膜堆叠62的沉积(针对图4描述)期间可能发生的轮廓形成而具有弯曲底表面。弯曲底表面可以是凸底表面。具体地，轮廓形成FCVD工艺(针对图4描述)形成具有轮廓曲面的膜堆叠62。在一些实施例中，混合鳍68的底表面是弯曲的，并且混合鳍68的顶表面是平面的。半导体鳍54的表面的轮廓形成程度可不同于膜堆叠62的表面的轮廓形成程度。因此，混合鳍68具有第一弧长的弯曲底表面，STI区域70具有第二弧长的弯曲底表面，并且第二弧长小于第一弧长。在一些实施例中，第一弧长在100nm至300nm的范围内，并且第二弧长在50nm至70nm的范围内。
实施例可以实现优点。利用轮廓形成FCVD工艺沉积填充层62B允许以高粘度沉积填充层62B的可流动材料。填充层62B因此可以共形地填充沟槽56B，在沟槽56B中为将形成在鳍结构52之间的混合鳍68留下空间。由于可流动材料具有高粘度，因此可以减少在绝缘材料64中形成空隙或接缝，尤其是在沟槽56A中。因此可以减少器件中的扭结缺陷，提高所得FinFET的制造产量和性能。
所公开的FinFET实施例还可应用于纳米结构器件，例如，纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(NSFET)。在NSFET实施例中，鳍被通过图案化沟道层和牺牲层的交替层的堆叠形成的纳米结构代替。以与上述实施例类似的方式形成虚设栅极结构和源极/漏极区域。在去除虚设栅极结构之后，可以部分地或完全地去除沟道区域中的牺牲层。以与上述实施例类似的方式形成替换栅极结构，替换栅极结构可以部分地或完全地填充由去除牺牲层而留下的开口，并且替换栅极结构可以部分地或完全地包围NSFET器件的沟道区域中的沟道层。可以以与上述实施例类似的方式形成ILD和对替换栅极结构和源极/漏极区域的接触件。可以如美国专利申请公开No.2016/0365414中所公开的形成纳米结构器件，其通过引用整体并入本文。
此外，FinFET/NSFET器件可以通过上覆互连结构中的金属化层被互连以形成集成电路。上覆互连结构可以在后段制程(BEOL)工艺中形成，其中，金属化层连接到栅极接触件132和源极/漏极接触件134。附加特征可以在BEOL工艺期间与互连结构集成，例如，无源器件、存储器(例如，磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)等)等。
在一个实施例中，一种方法包括：在衬底中蚀刻沟槽；利用原子层沉积工艺在沟槽中沉积衬里材料；利用轮廓形成可流动化学气相沉积工艺在衬里材料上并且沟槽中沉积可流动材料；将衬里材料和可流动材料转化为固体绝缘材料，沟槽的一部分保持未被固体绝缘材料填充；以及在沟槽的未被固体绝缘材料填充的该部分中形成混合鳍。在该方法的一些实施例中，轮廓形成可流动化学气相沉积工艺沿着沟槽的垂直表面具有第一沉积速率，轮廓形成可流动化学气相沉积工艺沿着沟槽的水平表面具有第二沉积速率，并且第一沉积速率基本上等于第二沉积速率。在该方法的一些实施例中，可流动材料由氮氧化硅形成，并且轮廓形成可流动化学气相沉积工艺包括：将衬里材料同时暴露于三甲硅烷基胺(trisilylamine)、氧气和氨。在该方法的一些实施例中，衬里材料由氮化硅形成，并且原子层沉积工艺包括：通过将衬底循环地暴露于硅烷和氨来执行原子层沉积循环；并且多次重复该原子层沉积循环。在该方法的一些实施例中，将衬里材料暴露于三甲硅烷基胺、氧气和氨包括：将衬底放置在沉积室中；以900sccm至1410sccm范围内的第一流速在沉积室中分配三甲硅烷基胺；以10sccm至100sccm范围内的第二流速在沉积室中分配氧气；以及以20sccm至100sccm范围内的第三流速在沉积室中分配氨，其中，第一流速与第三流速之比至少为10。在该方法的一些实施例中，将衬里材料暴露于三甲硅烷基胺、氧气和氨还包括：在沉积室中生成等离子体，其中，沉积室的压力维持在小于600Torr，并且其中，沉积室的温度维持在10℃至135℃的范围内。在该方法的一些实施例中，固体绝缘材料是氧化硅，并且将衬里材料和可流动材料转化为固体绝缘材料包括：对衬里材料和可流动材料进行退火，同时将衬里材料和可流动材料暴露于蒸汽。在该方法的一些实施例中，对衬里材料和可流动材料进行退火包括：在400℃至700℃范围内的温度下将衬里材料和可流动材料退火1小时至6小时范围内的持续时间。
在一个实施例中，一种方法包括：在衬底中蚀刻第一沟槽和第二沟槽，第一沟槽具有第一宽度，第二沟槽具有第二宽度，第二宽度大于第一宽度；在第一沟槽和第二沟槽中沉积可流动材料；将可流动材料转化为固体绝缘材料，固体绝缘材料填充第一沟槽，固体绝缘材料内衬于第二沟槽；以及凹陷固体绝缘材料以在第一沟槽中形成第一隔离区域并在第二沟槽中形成第二隔离区域。在一些实施例中，该方法还包括：在凹陷固体绝缘材料之前，在第二沟槽中、在固体绝缘材料上形成混合鳍，混合鳍填充第二沟槽的未被固体绝缘材料填充的部分。在该方法的一些实施例中，第二沟槽的未被固体绝缘材料填充的部分具有50nm至100nm范围内的第三宽度。在该方法的一些实施例中，可流动材料在第二沟槽中被沉积至第一厚度，第一厚度沿着第二沟槽的侧壁和底表面是基本均匀的。在该方法的一些实施例中，第一宽度在5nm到12nm的范围内，第二宽度在15nm到40nm的范围内，第一厚度在10nm到15nm的范围内，并且第一厚度与第二宽度之比在20％至100％的范围内。在该方法的一些实施例中，第一沟槽具有第一深度，第二沟槽具有第二深度，并且第二深度大于第一深度。
在一个实施例中，一种器件包括：从衬底延伸的第一半导体鳍；从衬底延伸的第二半导体鳍；混合鳍，位于第一半导体鳍与第二半导体鳍之间，该混合鳍具有第一弧长的第一弯曲底表面；以及隔离区域，具有第一部分、第二部分和第三部分，第一部分设置在混合鳍和第一半导体鳍之间，第二部分设置在混合鳍和第二半导体鳍之间，第三部分设置在混合鳍和衬底之间，隔离区域具有第二弧长的第二弯曲底表面，第二弧长小于第一弧长。在该器件的一些实施例中，隔离区域的第一部分、第二部分和第三部分具有基本均匀的厚度。在该器件的一些实施例中，混合鳍的顶表面与第一半导体鳍的顶表面和第二半导体鳍的顶表面齐平。在一些实施例中，该器件还包括：栅极电介质，位于混合鳍的侧壁、第一半导体鳍的侧壁和第二半导体鳍的侧壁上；以及栅极电极，位于栅极电介质上。在一些实施例中，该器件还包括：第一源极/漏极区域，在第一半导体鳍中；以及第二源极/漏极区域，在第二半导体鳍中，混合鳍将第一源极/漏极区域与第二源极/漏极区域分开。在该器件的一些实施例中，第一弧长在100nm至300nm范围内，并且第二弧长在50nm至70nm范围内。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例
示例1.一种方法，包括：在衬底中蚀刻沟槽；利用原子层沉积工艺在所述沟槽中沉积衬里材料；利用轮廓形成可流动化学气相沉积工艺在所述衬里材料上并且所述沟槽中沉积可流动材料；将所述衬里材料和所述可流动材料转化为固体绝缘材料，所述沟槽的一部分保持未被所述固体绝缘材料填充；以及在所述沟槽的未被所述固体绝缘材料填充的该部分中形成混合鳍。
示例2.根据示例1所述的方法，其中，所述轮廓形成可流动化学气相沉积工艺沿着所述沟槽的垂直表面具有第一沉积速率，所述轮廓形成可流动化学气相沉积工艺沿着所述沟槽的水平表面具有第二沉积速率，并且所述第一沉积速率基本上等于所述第二沉积速率。
示例3.根据示例1所述的方法，其中，所述可流动材料由氮氧化硅形成，并且所述轮廓形成可流动化学气相沉积工艺包括：将所述衬里材料同时暴露于三甲硅烷基胺、氧气和氨。
示例4.根据示例3所述的方法，其中，所述衬里材料由氮化硅形成，并且所述原子层沉积工艺包括：通过将所述衬底循环地暴露于硅烷和氨来执行原子层沉积循环；并且多次重复所述原子层沉积循环。
示例5.根据示例3所述的方法，其中，将所述衬里材料暴露于三甲硅烷基胺、氧气和氨包括：将所述衬底放置在沉积室中；以900sccm至1410sccm范围内的第一流速在所述沉积室中分配三甲硅烷基胺；以10sccm至100sccm范围内的第二流速在所述沉积室中分配氧气；以及以20sccm至100sccm范围内的第三流速在所述沉积室中分配氨，其中，所述第一流速与所述第三流速之比至少为10。
示例6.根据示例5所述的方法，其中，将所述衬里材料暴露于三甲硅烷基胺、氧气和氨还包括：在所述沉积室中生成等离子体，其中，所述沉积室的压力维持在小于600Torr，并且其中，所述沉积室的温度维持在10℃至135℃的范围内。
示例7.根据示例1所述的方法，其中，所述固体绝缘材料是氧化硅，并且将所述衬里材料和所述可流动材料转化为所述固体绝缘材料包括：对所述衬里材料和所述可流动材料进行退火，同时将所述衬里材料和所述可流动材料暴露于蒸汽。
示例8.根据示例7所述的方法，其中，对所述衬里材料和所述可流动材料进行退火包括：在400℃至700℃范围内的温度下将所述衬里材料和所述可流动材料退火1小时至6小时范围内的持续时间。
示例9.一种方法，包括：在衬底中蚀刻第一沟槽和第二沟槽，所述第一沟槽具有第一宽度，所述第二沟槽具有第二宽度，所述第二宽度大于所述第一宽度；在所述第一沟槽和所述第二沟槽中沉积可流动材料；将所述可流动材料转化为固体绝缘材料，所述固体绝缘材料填充所述第一沟槽，所述固体绝缘材料内衬于所述第二沟槽；以及凹陷所述固体绝缘材料以在所述第一沟槽中形成第一隔离区域并在所述第二沟槽中形成第二隔离区域。
示例10.根据示例9所述的方法，还包括：在凹陷所述固体绝缘材料之前，在所述第二沟槽中、在所述固体绝缘材料上形成混合鳍，所述混合鳍填充所述第二沟槽的未被所述固体绝缘材料填充的部分。
示例11.根据示例10所述的方法，其中，所述第二沟槽的未被所述固体绝缘材料填充的部分具有50nm至100nm范围内的第三宽度。
示例12.根据示例9所述的方法，其中，所述可流动材料在所述第二沟槽中被沉积至第一厚度，所述第一厚度沿着所述第二沟槽的侧壁和底表面是基本均匀的。
示例13.根据示例12所述的方法，其中，所述第一宽度在5nm到12nm的范围内，所述第二宽度在15nm到40nm的范围内，所述第一厚度在10nm到15nm的范围内，并且所述第一厚度与所述第二宽度之比在20％至100％的范围内。
示例14.根据权利要求9所述的方法，其中，所述第一沟槽具有第一深度，所述第二沟槽具有第二深度，并且所述第二深度大于所述第一深度。
示例15.一种器件，包括：从衬底延伸的第一半导体鳍；从所述衬底延伸的第二半导体鳍；混合鳍，位于所述第一半导体鳍与所述第二半导体鳍之间，所述混合鳍具有第一弧长的第一弯曲底表面；以及隔离区域，具有第一部分、第二部分和第三部分，所述第一部分设置在所述混合鳍和所述第一半导体鳍之间，所述第二部分设置在所述混合鳍和所述第二半导体鳍之间，所述第三部分设置在所述混合鳍和所述衬底之间，所述隔离区域具有第二弧长的第二弯曲底表面，所述第二弧长小于所述第一弧长。
示例16.根据示例15所述的器件，其中，所述隔离区域的第一部分、第二部分和第三部分具有基本均匀的厚度。
示例17.根据示例15所述的器件，其中，所述混合鳍的顶表面与所述第一半导体鳍的顶表面和所述第二半导体鳍的顶表面齐平。
示例18.根据示例15所述的器件，还包括：栅极电介质，位于所述混合鳍的侧壁、所述第一半导体鳍的侧壁和所述第二半导体鳍的侧壁上；以及栅极电极，位于所述栅极电介质上。
示例19.根据示例15所述的器件，还包括：第一源极/漏极区域，在所述第一半导体鳍中；以及第二源极/漏极区域，在所述第二半导体鳍中，所述混合鳍将所述第一源极/漏极区域与所述第二源极/漏极区域分开。
示例20.根据示例15所述的器件，其中，所述第一弧长在100nm至300nm范围内，并且所述第二弧长在50nm至70nm范围内。

Claims (10)

1.一种用于形成半导体器件的方法，包括：
在衬底中蚀刻沟槽；
利用原子层沉积工艺在所述沟槽中沉积衬里材料；
利用轮廓形成可流动化学气相沉积工艺在所述衬里材料上并且所述沟槽中沉积可流动材料；
将所述衬里材料和所述可流动材料转化为固体绝缘材料，所述沟槽的一部分保持未被所述固体绝缘材料填充；以及
在所述沟槽的未被所述固体绝缘材料填充的该部分中形成混合鳍。
2.根据权利要求1所述的方法，其中，所述轮廓形成可流动化学气相沉积工艺沿着所述沟槽的垂直表面具有第一沉积速率，所述轮廓形成可流动化学气相沉积工艺沿着所述沟槽的水平表面具有第二沉积速率，并且所述第一沉积速率基本上等于所述第二沉积速率。
3.根据权利要求1所述的方法，其中，所述可流动材料由氮氧化硅形成，并且所述轮廓形成可流动化学气相沉积工艺包括：
将所述衬里材料同时暴露于三甲硅烷基胺、氧气和氨。
4.根据权利要求3所述的方法，其中，所述衬里材料由氮化硅形成，并且所述原子层沉积工艺包括：
通过将所述衬底循环地暴露于硅烷和氨来执行原子层沉积循环；并且
多次重复所述原子层沉积循环。
5.根据权利要求3所述的方法，其中，将所述衬里材料暴露于三甲硅烷基胺、氧气和氨包括：
将所述衬底放置在沉积室中；
以900sccm至1410sccm范围内的第一流速在所述沉积室中分配三甲硅烷基胺；
以10sccm至100sccm范围内的第二流速在所述沉积室中分配氧气；以及
以20sccm至100sccm范围内的第三流速在所述沉积室中分配氨，
其中，所述第一流速与所述第三流速之比至少为10。
6.根据权利要求5所述的方法，其中，将所述衬里材料暴露于三甲硅烷基胺、氧气和氨还包括：
在所述沉积室中生成等离子体，
其中，所述沉积室的压力维持在小于600Torr，并且
其中，所述沉积室的温度维持在10℃至135℃的范围内。
7.根据权利要求1所述的方法，其中，所述固体绝缘材料是氧化硅，并且将所述衬里材料和所述可流动材料转化为所述固体绝缘材料包括：
对所述衬里材料和所述可流动材料进行退火，同时将所述衬里材料和所述可流动材料暴露于蒸汽。
8.根据权利要求7所述的方法，其中，对所述衬里材料和所述可流动材料进行退火包括：在400℃至700℃范围内的温度下将所述衬里材料和所述可流动材料退火1小时至6小时范围内的持续时间。
9.一种用于形成半导体器件的方法，包括：
在衬底中蚀刻第一沟槽和第二沟槽，所述第一沟槽具有第一宽度，所述第二沟槽具有第二宽度，所述第二宽度大于所述第一宽度；
在所述第一沟槽和所述第二沟槽中沉积可流动材料；
将所述可流动材料转化为固体绝缘材料，所述固体绝缘材料填充所述第一沟槽，所述固体绝缘材料内衬于所述第二沟槽；以及
凹陷所述固体绝缘材料以在所述第一沟槽中形成第一隔离区域并在所述第二沟槽中形成第二隔离区域。
10.一种半导体器件，包括：
从衬底延伸的第一半导体鳍；
从所述衬底延伸的第二半导体鳍；
混合鳍，位于所述第一半导体鳍与所述第二半导体鳍之间，所述混合鳍具有第一弧长的第一弯曲底表面；以及
隔离区域，具有第一部分、第二部分和第三部分，所述第一部分设置在所述混合鳍和所述第一半导体鳍之间，所述第二部分设置在所述混合鳍和所述第二半导体鳍之间，所述第三部分设置在所述混合鳍和所述衬底之间，所述隔离区域具有第二弧长的第二弯曲底表面，所述第二弧长小于所述第一弧长。
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