DE102021120072A1 - Transistorisolationsgebiete und deren herstellungsverfahren - Google Patents

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Szu-Ying Chen
Sen-Hong Syue
Huicheng Chang
Yee-Chia Yeo
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

In einer Ausführungsform umfasst ein Verfahren: Ätzen eines Grabens in einem Substrat; Abscheiden eines Auskleidungsmaterials in dem Graben mit einem Atomlagenabscheidungsprozess; Abscheiden eines fließfähigen Materials auf dem Auskleidungsmaterial und in dem Graben mit einem konturierenden fließfähigen chemischen Gasphasenabscheidungsprozess; Umwandeln des Auskleidungsmaterials und des fließfähigen Materials zu einem festen Isolationsmaterial, wobei ein Abschnitt des Grabens nicht mit dem festen Isolationsmaterial gefüllt wird; und Bilden einer hybriden Finne in dem Abschnitt des Grabens, der nicht mit dem festen Isolationsmaterial gefüllt ist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/184,575 , eingereicht am 5. Mai 2021, die durch Bezugnahme hierin aufgenommen wird.
  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Reihe von elektronischen Anwendungen wie beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten verwendet. Halbleitervorrichtungen werden typischerweise durch aufeinanderfolgendes Abscheiden von isolierenden oder dielektrischen Schichten, leitfähigen Schichten und Halbleiterschichten von Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie, um Schaltungskomponenten und Elemente darauf zu bilden, gebildet.
  • Die Halbleiterindustrie verbessert ständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch ständige Verringerungen in minimaler Merkmalgröße, sodass mehr Komponenten in einer bestimmten Fläche integriert werden können. Wenn jedoch die minimalen Merkmalgrößen verringert werden, entstehen zusätzliche Probleme, die behandelt werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht ein Beispiel von Finnen-Feldeffekttransistoren (FinFETs) gemäß manchen Ausführungsformen.
    • 2-18C sind Ansichten von Zwischenstufen in der Herstellung von FinFETs gemäß manchen Ausführungsformen.
    • 19A-19C sind Ansichten von FinFETs gemäß manchen anderen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele von Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich bloß Beispiele und nicht beabsichtigt einschränkend zu sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, sodass das erste und das zweite Merkmal nicht in direktem Kontakt sein könnten. Zusätzlich kann die vorliegende Offenbarung Referenznummern und/oder -buchstaben in den unterschiedlichen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit und gibt selbst keine Beziehung zwischen den unterschiedlichen besprochenen Ausführungsformen und/oder Einrichtungen vor.
  • Weiter können räumlich relative Ausdrücke wie „unterliegend“, „unterhalb“, „unter“, „überliegend“, „ober“ und dergleichen hierin zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) wie in den Figuren veranschaulicht zu beschreiben. Die räumlich relativen Ausdrücke sind beabsichtigt, verschiedene Ausrichtungen des Bauelements in Verwendung oder Betrieb zusätzlich zu der in den Figuren abgebildeten Ausrichtung zu umschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder bei anderen Ausrichtungen) und die hierin verwendeten räumlich relativen Beschreibungsausdrücke können ebenso entsprechend ausgelegt werden.
  • Gemäß verschiedenen Ausführungsformen wird eine Füllschicht für Grabenisolationsgebiete (STI-Gebiete) zwischen benachbarten Finnenstrukturen durch einen Konturierungs-FCVD-Prozess abgeschieden. Der Konturierungs-FCVD-Prozess bildet die Füllschicht konform, wodurch teilweise ungefüllte Gräben zwischen den Finnenstrukturen verbleiben, in welchen hybride Finnen gebildet werden können. Der Konturierungs-FCVD-Prozess hat gute spaltfüllende Eigenschaften, wodurch die Füllschicht konform abgeschieden werden kann, während die Bildung von Hohlräumen oder Falzen in den STI-Gebieten vermieden wird. Somit können Knickdefekten in den Vorrichtungen verringert werden, wodurch die Herstellungsausbeute und Leistung der resultierenden FinFETs verbessert werden.
  • 1 veranschaulicht ein Beispiel von Finnen-Feldeffekttransistoren (FinFETs) gemäß manchen Ausführungsformen. 1 ist eine dreidimensionale Ansicht, wo manche Merkmale der FinFETs der deutlichen Veranschaulichung wegen weggelassen sind. Die FinFETs weisen Halbleiterfinnen 54 auf, die sich von einem Substrat 50 (z.B. einem Halbleitersubstrat) erstrecken, wobei die Halbleiterfinnen 54 als Kanalgebiete 58 für die FinFETs dienen. Isolationsgebiete 70, wie Grabenisolationsgebiete (STI-Gebiete), sind zwischen benachbarten Halbleiterfinnen 54 angeordnet, die über und zwischen benachbarten Isolationsgebiete 70 heraus ragen können. Obwohl die Isolationsgebiete 70 als von dem Substrat 50 getrennt beschrieben/veranschaulicht sind, kann, wie hier verwendet, der Begriff „Substrat“ sich auf nur das Halbleitersubstrat oder eine Kombination des Halbleitersubstrats und der Isolationsgebiete beziehen. Zusätzlich, obwohl die unteren Abschnitte der Halbleiterfinnen 54 als einzelne, fortlaufende Materialien mit dem Substrat 50 veranschaulicht sind, können die unteren Abschnitte der Halbleiterfinnen 54 und/oder des Substrats 50 ein einziges Material oder eine Mehrzahl von Materialien aufweisen. In diesem Zusammenhang beziehen sich die Halbleiterfinnen 54 auf den Abschnitt, der sich zwischen den benachbarten Isolationsgebieten 70 hinaus erstreckt.
  • Gate-Dielektrika 112 befinden sich entlang Seitenwänden und über oberen Oberflächen der Halbleiterfinnen 54. Gate-Elektroden 114 befinden sich über den Gate-Dielektrika 112. Epitaktische Source/Drain-Gebiete 98 sind an gegenüberliegenden Seiten der Halbleiterfinnen 54 in Bezug auf die Gate-Dielektrika 112 und die Gate-Elektroden 114 angeordnet. Gate-Abstandhalter 92 befinden sich zwischen den Source/Drain-Gebieten 98 und den Gate-Elektroden 114. Ein Zwischenschichtdielektrikum (ILD) 104 befindet sich über den epitaktischen Source/Drain-Gebieten 98. Source/Drain-Kontakte (anschließend beschrieben) zu den epitaktischen Source/Drain-Gebieten 98 sind durch das ILD 104 gebildet. Die verschiedenen Halbleiterfinnen 54 können sich die epitaktischen Source/Drain-Gebiete 98 teilen. Zum Beispiel können benachbarte epitaktische Source/Drain-Gebiete 98 elektrisch verbunden sein, wie durch Vereinen der epitaktischen Source/Drain-Gebiete 98 durch epitaktisches Aufwachsen oder durch Kopplung der epitaktischen Source/Drain-Gebiete 98 mit einem selben Source/Drain-Kontakt.
  • 1 veranschaulicht weiter Referenzquerschnitte, die in späteren Figuren verwendet werden. Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 114. Querschnitt B-B' ist senkrecht zu Querschnitt A-A' und verläuft entlang einer Längsachse einer Halbleiterfinne 54 und in einer Richtung von zum Beispiel einem Stromfluss zwischen den epitaktischen Source/Drain-Gebieten 98 eines FinFET. Querschnitt C-C' ist parallel zu Querschnitt A-A' und erstreckt sich durch epitaktische Source/Drain-Gebiete 98 der FinFETs. Anschließende Figuren beziehen sich der Klarheit wegen auf diese Referenzquerschnitte.
  • Manche hier besprochene Ausführungsformen sind im Zusammenhang mit FinFETs besprochen, die unter Verwendung eines Gate-Last-Prozesses gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Ebenso ziehen manche Ausführungsformen Aspekte in Betracht, die in planaren Vorrichtungen, wie planaren FETs, verwendet werden.
  • 2-18C sind Ansichten von Zwischenstufen in der Herstellung von FinFETs gemäß manchen Ausführungsformen. 2, 3, 4, 5, 6, 7, 8 und 9 sind Querschnittsansichten, die entlang eines ähnlichen Querschnitts wie einer der Referenzquerschnitte A-A' und C-C' in 1 veranschaulicht sind. 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A sind Querschnittsansichten, die entlang eines ähnlichen Querschnitts wie Referenzquerschnitt A-A' in 1 veranschaulicht sind. 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B und 18B sind Querschnittsansichten, die entlang eines ähnlichen Querschnitts wie Referenzquerschnitt B-B' in 1 veranschaulicht sind. 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C und 18C sind Querschnittsansichten, die entlang eines ähnlichen Querschnitts wie Referenzquerschnitt C-C' in 1 veranschaulicht sind.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen sein, das (z.B. mit einer p- oder einer n-Störstelle) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer wie ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolationsschicht gebildet ist. Die Isolationsschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht ist auf einem Substrat bereitgestellt, typischerweise einem Silizium- oder Glassubstrat. Andere Substrate wie ein mehrschichtiges oder Gradientensubstrat können auch verwendet werden. In manchen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, enthaltend Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter enthaltend Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; Kombinationen davon; oder dergleichen enthalten.
  • Das Substrat 50 weist ein n-Gebiet 50N und ein p-Gebiet 50P auf. Das n-Gebiet 50N kann zum Bilden von n-Vorrichtungen, wie NMOS-Transistoren, z.B. n-FinFETs dienen und das p-Gebiet 50P kann zum Bilden von p-Vorrichtungen, wie PMOS-Transistoren, z.B. p-FinFETs, dienen. Das n-Gebiet 50N kann physisch von dem p-Gebiet 50P getrennt sein (nicht separat veranschaulicht) und eine beliebige Anzahl von Vorrichtungsstrukturelementen (z.B. andere aktive Vorrichtungen, dotierte Gebiete, Isolationsstrukturen usw.) kann zwischen dem n-Gebiet 50N und dem p-Gebiet 50P angeordnet sein. Obwohl ein n-Gebiet 50N und ein p-Gebiet 50P veranschaulicht sind, kann eine beliebige Anzahl von n-Gebieten 50N und p-Gebieten 50P bereitgestellt sein.
  • In 3 sind Finnenstrukturen 52 in dem Substrat 50 gebildet. Die Finnenstrukturen 52 weisen jeweils eine oder mehrere Halbleiterfinnen 54 auf, die Halbleiterstreifen sind. Die Finnenstrukturen 52 können in dem Substrat 50 gebildet werden, indem Gräben 56 in dem Substrat 50 geätzt werden. Das Ätzen kann jeder annehmbare Ätzprozess sein, wie ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), dergleichen oder eine Kombination davon. Der Ätzprozess kann anisotrop sein.
  • Die Finnenstrukturen 52 können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Finnenstrukturen 52 unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, umfassend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel kleinere Teilungen aufweisen als sonst unter Verwendung eines einzelnen, direkten Fotolithografieprozesses erhältlich wären. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Dann wird die Opferschicht entfernt und die verbleibenden Abstandhalter können dann als Masken 60 zur Strukturierung der Finnenstrukturen 52 verwendet werden. In manchen Ausführungsformen können die Masken 60 (oder eine andere Schicht) auf dem Finnenstrukturen 52 verbleiben.
  • Finnenstrukturen 52, die eine Halbleiterfinne 54, zwei Halbleiterfinnen 54, drei Halbleiterfinnen 54 und sechs Halbleiterfinnen 54 aufweisen, sind veranschaulicht. Die Finnenstrukturen 52 können jedoch jede gewünschte Menge der Halbleiterfinnen 54 aufweisen. In manchen Ausführungsformen sind Finnenstrukturen 52 mit unterschiedlichen Mengen an Halbleiterfinnen 54 in unterschiedlichen Gebieten gruppiert. Zum Beispiel können Finnenstrukturen 52 in einem ersten Gebiet eines Dies (z.B. ein Kernlogikgebiet) eine erste Menge von Halbleiterfinnen 54 aufweisen und Finnenstrukturen 52 in einem zweiten Gebiet des Dies (z.B. ein Eingangs-/Ausgangsgebiet) können eine zweite Menge von Halbleiterfinnen 54 aufweisen, wobei sich die zweite Menge von der ersten Menge unterscheidet.
  • Die Gräben 56 weisen unterschiedliche Breiten auf. Insbesondere kann ein erster Teilsatz der Gräben 56A eine kleinere Breite aufweisen als ein zweiter Teilsatz der Gräben 56B. Die Gräben 56A trennen die Halbleiterfinnen 54 entsprechender Finnenstrukturen 52 und die Gräben 56B trennen die Finnenstrukturen 52 voneinander. Die Halbleiterfinnen 54 entsprechender Finnenstrukturen 52 sind durch einen kleineren Abstand beabstandet als die Finnenstrukturen 52 voneinander beabstandet sind. In manchen Ausführungsformen sind die Halbleiterfinnen 54 entsprechender Finnenstrukturen 52 mit einem Abstand Di im Bereich von 5 nm bis 12 nm beabstandet, die Finnenstrukturen 52 sind voneinander durch einen Abstand D, im Bereich von 15 nm bis 40 nm beabstandet und der Abstand D, ist größer als der Abstand D1. Die Gräben 56 können durch Strukturieren der Masken 60 mit einer Struktur, in der Merkmale durch unterschiedliche Abstände beabstandet sind, die den unterschiedlichen Breiten der Gräben 56 entsprechen, mit unterschiedlichen Breiten gebildet werden. Die Breiten der Gräben 56 definieren die Breite der Halbleiterfinnen 54 (auch als die kritische Abmessung der Halbleiterfinnen 54 bezeichnet). In manchen Ausführungsformen haben die Halbleiterfinnen 54 eine kritische Abmessung im Bereich von 20 nm bis 180 nm.
  • Die Gräben 56 weisen unterschiedliche Tiefen auf. Insbesondere weisen die Gräben 56A eine kleinere Tiefe auf als die Gräben 56B. In manchen Ausführungsformen weisen die Gräben 56A eine erste Tiefe im Bereich von 80 nm bis 130 nm auf, die Gräben 56B weisen eine zweite Tiefe im Bereich von 100 nm bis 120 nm auf und die zweite Tiefe ist größer als die erste Tiefe. Die Gräben 56 können infolge von Strukturbelastungseffekten während des Ätzens der Gräben 56 mit unterschiedlichen Tiefen gebildet werden, wobei die Strukturbelastungseffekte durch die Struktur der Masken 60 erzeugt werden, die Merkmale aufweisen, die durch unterschiedliche Abstände voneinander beabstandet sind. Die Tiefen der Gräben 56 definieren die Höhe der Halbleiterfinnen 54. In manchen Ausführungsformen weisen die Halbleiterfinnen 54 eine Höhe im Bereich von 10 nm bis 100 nm auf.
  • Wie anschließend ausführlicher beschrieben wird, wird ein Isolationsmaterial 64 (siehe 5) für Isolationsgebiete über dem Substrat 50 und zwischen benachbarten Halbleiterfinnen 54 gebildet. Das Isolationsmaterial 64 wird so gebildet, dass es nicht alle der Gräben 56 füllt. Insbesondere, da der Abstand D, größer als der Abstand D, ist (siehe 3), füllt das Isolationsmaterial 64 die Gräben 56A, ohne die Gräben 56B zu füllen. Zum Beispiel kann das abgegebene Volumen des Isolationsmaterials 64 ausreichend sein, um die Gräben 56A vollständig zu füllen (oder zu überfüllen), kann aber unzureichend sein, um die Gräben 56B vollständig zu füllen. Das Isolationsmaterial 64 kleidet die Gräben 56B konform aus, enthaltend die Oberfläche des Substrats 50 und die Seitenwände der Halbleiterfinnen 54, die die Gräben 56B definieren. Das Isolationsmaterial 64 wird durch Bilden eines Filmstapels 62 (siehe 4), der eine oder mehrere Schicht(en) aufweist, und dann anschließendes Härten der Schicht(en) des Filmstapels 62, um das Isolationsmaterial 64 zu bilden, gebildet. Die Schicht(en) des Filmstapels 62 werden durch konforme(n) Abscheidungsprozess(e) abgeschieden, sodass die Gräben 56B durch den Filmstapel 62 konform ausgekleidet sind. Die Hauptschicht (z.B. Füllschicht) des Filmstapels 62 wird aus einem fließfähigen Material gebildet, das durch einen Konturierungs-FCVD-Prozess abgeschieden wird, der bessere spaltfüllende Eigenschaften aufweist als andere Arten von konformen Abscheidungsprozessen wie ALD, was eine Verringerung der Bildung von Hohlräumen oder Falzen in dem Isolationsmaterial 64 erlaubt.
  • In 4 wird ein Filmstapel 62 in den Gräben 56 und über den Halbleiterfinnen 54 gebildet. In der veranschaulichten Ausführungsform weist der Filmstapel 62 eine Auskleidungsschicht 62A (die optional ist) und eine Füllschicht 62B auf. Die Auskleidungsschicht 62A (falls vorhanden) wird auf Oberflächen des Substrats 50 und der Halbleiterfinnen 54 abgeschieden. Die Füllschicht 62B wird auf der Auskleidungsschicht 62A (falls vorhanden) oder auf den Oberflächen des Substrats 50 und der Halbleiterfinnen 54 abgeschieden (falls die Auskleidungsschicht 62A weggelassen wird).
  • Die Auskleidungsschicht 62A (falls vorhanden) ist aus einem Auskleidungsmaterial wie Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbid, Siliziumcarbonitrid, Siliziumoxycarbonitrid oder dergleichen gebildet, das durch Atomlagenabscheidung (ALD), fließfähige chemische Gasphasenabscheidung (FCVD) oder dergleichen abgeschieden werden kann. Die Auskleidungsschicht 62A wird abgeschieden, bis sie dick genug ist, um die Gräben 56A und die Gräben 56B auszukleiden, ohne diese Gräben vollständig zu füllen. In manchen Ausführungsformen wird die Auskleidungsschicht 62A zu einer Dicke Tl im Bereich von 0 nm bis 8 nm abgeschieden.
  • Die Füllschicht 62B wird aus einem Füllmaterial wie amorphem Silizium, Siliziumoxid, Siliziumoxynitrid, Siliziumoxycarbid, Siliziumcarbonitrid, Siliziumoxycarbonitrid oder dergleichen gebildet, das durch fließfähige chemische Gasphasenabscheidung (FCVD) abgeschieden werden kann. Die Füllschicht 62B wird abgeschieden, bis sie dick genug ist, um die Gräben 56A zu füllen (zu überfüllen) und die Gräben 56B auszukleiden, ohne die Gräben 56B vollständig zu füllen. Die Dicke der Füllschicht 62B der Gräben 56B (z.B. entlang den Böden der Gräben 56B) ist kleiner oder gleich der Breite der Gräben 56B. In manchen Ausführungsformen wird die Füllschicht 62B zu einer Dicke T2 im Bereich von 10 nm bis 15 nm abgeschieden. Die Dicke der Füllschicht 62B ist, in Kombination mit der Auskleidungsschicht 62A (falls vorhanden), ausreichend, um die Gräben 56A vollständig zu füllen (oder zu überfüllen), aber unzureichend um die Gräben 56B vollständig zu füllen. In manchen Ausführungsformen ist das Verhältnis der Dicke T2 zu dem Abstand D, (siehe 3) im Bereich von 20% bis 100%.
  • In manchen Ausführungsformen sind die Auskleidungsschicht 62A und die Füllschicht 62B aus unterschiedlichen Materialien gebildet. Zum Beispiel kann die Auskleidungsschicht 62A aus einem Material gebildet sein, das geeignet ist, die Halbleiterfinnen 54 vor Oxidation zu schützen, wie Siliziumnitrid, und die Füllschicht 62B kann aus einem Material gebildet sein, das imstande ist, zu einem Oxid umgewandelt zu werden, wie Siliziumoxynitrid. In anderen Ausführungsformen sind die Auskleidungsschicht 62A und die Füllschicht 62B aus demselben Material gebildet, wie Siliziumoxynitrid.
  • In manchen Ausführungsformen werden die Auskleidungsschicht 62A und die Füllschicht 62B durch unterschiedliche Arten von Abscheidungsprozessen gebildet. Zum Beispiel kann die Auskleidungsschicht 62A durch eine erste Art von konformem Abscheidungsprozess wie ALD gebildet werden und die Füllschicht 62B kann durch eine zweite Art von konformem Abscheidungsprozess wie FCVD gebildet werden. In anderen Ausführungsformen werden die Auskleidungsschicht 62A und die Füllschicht 62B durch dieselbe Art von Abscheidungsprozess, wie FCVD, gebildet.
  • Die Auskleidungsschicht 62A kann durch einen ALD-Prozess gebildet werden. Der ALD-Prozess wird durchgeführt, indem das Substrat 50 in eine Abscheidungskammer eingebracht wird und zyklisch mehrere Ausgangsvorläufer in die Abscheidungskammer abgegeben werden, wodurch die Oberflächen des Substrats 50 den Ausgangsvorläufern ausgesetzt werden. Die Ausgangsvorläufer enthalten einen ersten Vorläufer und einen zweiten Vorläufer, die sämtliche annehmbaren Vorläufer sind, die reagieren können, um das Auskleidungsmaterial der Auskleidungsschicht 62A in der festen Phase abzuscheiden. In manchen Ausführungsformen, wo das Auskleidungsmaterial Siliziumnitrid ist, ist der erste Vorläufer ein Silizium-haltiger Vorläufer und der zweite Vorläufer ist ein Stickstoff-haltiger Vorläufer. Annehmbare Silizium-haltige Vorläufer zum Abscheiden von Siliziumnitrid enthalten binäre Silizium-Wasserstoff-Verbindungssilane wie Silan (SiH4), Disilan (Si2H6), Dichlorsilan (H2SiCl2) und dergleichen. Annehmbare Stickstoff-haltige Vorläufer zum Abscheiden von Siliziumnitrid enthalten Ammoniak (NH3) und dergleichen. Andere annehmbare Vorläufer können verwendet werden. Ein erster Puls eines ALD-Zyklus wird durch Abscheiden des ersten Vorläufers (z.B. ein Silizium-haltiger Vorläufer wie Silan) in die Abscheidungskammer durchgeführt. Der erste Vorläufer wird in der Abscheidungskammer gehalten, bis der erste Vorläufer mit den verfügbaren reaktionsfähigen Stellen auf den Oberflächen des Substrats 50 reagiert hat. Der erste Vorläufer wird dann aus der Abscheidungskammer gespült, wie durch einen annehmbaren Absaugungsprozess und/oder durch Einströmen eines inerten Gases in die Abscheidungskammer. Ein zweiter Puls des ALD-Zyklus wird durch Abgeben des zweiten Vorläufers (z.B. ein Stickstoff-haltiger Vorläufer wie Ammoniak) in die Abscheidungskammer durchgeführt. Der zweite Vorläufer wird in der Abscheidungskammer gehalten, bis der zweite Vorläufer mit den verfügbaren reaktionsfähigen Stellen auf den Oberflächen des Substrats 50 reagiert hat. Der zweite Vorläufer wird dann aus der Abscheidungskammer gespült, wie durch einen annehmbaren Absaugungsprozess und/oder durch Einströmen eines inerten Gases in die Abscheidungskammer. Jeder ALD-Zyklus führt zum Abscheiden einer atomaren Schicht (manchmal als eine Monoschicht bezeichnet) des Auskleidungsmaterials der Auskleidungsschicht 62A. Der ALD-Zyklus wird mehrere Male wiederholt, bis das Auskleidungsmaterial der Auskleidungsschicht 62A bis zu einer gewünschten Dicke (zuvor beschrieben) abgeschieden ist.
  • Der ALD-Prozess zum Abscheiden des Auskleidungsmaterials der Auskleidungsschicht 62A weist einen hohen Grad an Gleichförmigkeit auf. Insbesondere ist die Abscheidungsrate des ALD-Prozesses entlang vertikalen Oberflächen (z.B. den Seitenwänden der Halbleiterfinnen 54) im Wesentlichen gleich der Abscheidungsrate des ALD-Prozesses entlang horizontalen Oberflächen (z.B. den oberen Oberflächen der Halbleiterfinnen 54 und des Substrats 50). Als solches weisen die horizontalen Abschnitte und die vertikalen Abschnitte der Auskleidungsschicht 62A eine im Wesentlichen gleichmäßige (gleichförmige) Dicke T1 auf. Zum Beispiel kann die Differenz zwischen der Dicke T1 der horizontalen Abschnitte der Auskleidungsschicht 62A und der Dicke T1 der vertikalen Abschnitte der Auskleidungsschicht 62A kleiner als 15 nm sein.
  • Die Füllschicht 62B wird durch einen Konturierungs-FCVD-Prozess gebildet. Der Konturierungs-FCVD-Prozess scheidet das Füllmaterial der Füllschicht 62B als ein fließfähiges Material ab, das anschließend gehärtet wird, um es zu einem festen Material umzuwandeln. In manchen Ausführungsformen ist das fließfähige Material ein fließfähiges Isolationsmaterial wie Siliziumoxynitrid, Siliziumoxycarbid, Siliziumcarbonitrid, Siliziumoxycarbonitrid, Siliziumoxid, amorphes Silizium oder dergleichen in der flüssigen Phase und das feste Material ist ein festes Isolationsmaterial wie Siliziumoxid in der festen Phase. Das fließfähige Material, das durch den Konturierungs-FCVD-Prozess abgeschieden wird, weist eine hohe Viskosität auf. Abscheiden des fließfähigen Materials mit einer hohen Viskosität erlaubt, dass die Füllschicht 62B die Gräben 56A füllt, während die Gräben 56B konform ausgekleidet werden. Abscheiden des fließfähigen Materials mit einer hohen Viskosität kann die Bildung von Hohlräumen oder Falzen in den Gräben 56A bewirken. Abscheiden des fließfähigen Materials ohne hohe Viskosität kann bewirken, dass die Füllschicht 62B die unteren Abschnitte der Gräben 56B füllt und nicht die Gräben 56B konform auskleidet.
  • Der Konturierungs-FCVD-Prozess wird durchgeführt, indem das Substrat 50 in einer Abscheidungskammer platziert wird und gleichzeitig mehrere Ausgangsvorläufer in die Abscheidungskammer abgegeben werden, wodurch die Oberflächen der Auskleidungsschicht 62A (falls vorhanden) oder des Substrats 50 den Ausgangsvorläufern ausgesetzt werden. Die Abscheidungskammer, die in dem Konturierungs-FCVD-Prozess zum Abscheiden der Füllschicht 62B verwendet wird, kann sich von der Abscheidungskammer unterscheiden, die in dem ALD-Prozess zum Abscheiden der Auskleidungsschicht 62A verwendet wird. In manchen Ausführungsformen, wo das fließfähige Material Siliziumoxynitrid ist, enthalten die Ausgangsvorläufer einen Silizium-haltigen Vorläufer, einen Sauerstoff-haltigen Vorläufer und einen Stickstoff-haltigen Vorläufer. Der Silizium-haltige Vorläufer kann Trisilylamin (TSA) oder dergleichen sein, der Sauerstoff-haltige Vorläufer kann Sauerstoffgas (02) oder dergleichen sein und der Stickstoff-haltige Vorläufer kann Ammoniak (NH3) oder dergleichen sein. In manchen Ausführungsformen wird der Silizium-haltige Vorläufer bei einer Durchflussrate im Bereich von 900 sccm bis 1410 sccm abgegeben, der Sauerstoff-haltige Vorläufer wird bei einer Durchflussrate im Bereich von 10 sccm bis 100 sccm abgegeben und der Stickstoff-haltige Vorläufer wird bei einer Durchflussrate im Bereich von 20 sccm bis 100 sccm abgegeben, wo ein Verhältnis der Durchflussrate des Silizium-haltigen Vorläufers zu der Durchflussrate des Stickstoff-haltigen Vorläufers mindestens 10 ist. Der Konturierungs-FCVD-Prozess kann bei einem niederen Druck durchgeführt werden. In manchen Ausführungsformen wird die Abscheidungskammer bei einem Druck von weniger als 600 Torr gehalten. Es kann ein Plasma in der Abscheidungskammer erzeugt werden, während die Ausgangsvorläufer in die Abscheidungskammer abgegeben werden, wodurch der Konturierungs-FCVD-Prozess bei einer niederen Temperatur durchgeführt werden kann, während eine wünschenswerte Abscheidungsrate erzielt wird. In manchen Ausführungsformen wird die Abscheidungskammer bei einer Temperatur im Bereich von 10 °C bis 135 °C gehalten, wodurch es möglich ist, dass die Abscheidungsrate im Bereich von 5 Ä/s bis 15 Ä/s ist. In manchen Ausführungsformen wird die Abscheidungskammer bei einer Temperatur von weniger als 100 °C gehalten. In manchen Ausführungsformen wird die Abscheidungskammer bei einer Temperatur von weniger als Raumtemperatur gehalten (z.B. weniger als etwa 20°C). Durchführen des Konturierungs-FCVD-Prozesses mit Bearbeitungsbedingungen (z.B. Vorläuferströmungsraten, Druck, Temperatur usw.) in diesen Bereichen erlaubt, dass das fließfähige Material mit einer hohen Viskosität (zuvor beschrieben) abgeschieden wird. Durchführen des Konturierungs-FCVD-Prozesses mit Bearbeitungsbedingungen außerhalb dieser Bereiche könnte nicht erlauben, dass das fließfähige Material mit einer hohen Viskosität abgeschieden wird. Der Konturierungs-FCVD-Prozess wird durchgeführt, bis das fließfähige Material zu einer gewünschten Dicke (zuvor beschrieben) abgeschieden ist.
  • Der Konturierungs-FCVD-Prozess zum Abscheiden der Füllschicht 62B weist einen hohen Grad an Gleichförmigkeit auf. Insbesondere ist die Abscheidungsrate des Konturierungs-FCVD-Prozesses entlang vertikalen Oberflächen (z.B. den Seitenwänden der Auskleidungsschicht 62A (falls vorhanden) oder der Halbleiterfinnen 54) im Wesentlichen gleich der Abscheidungsrate des Konturierungs-FCVD-Prozesses entlang horizontalen Oberflächen (z.B. den oberen Oberflächen der Auskleidungsschicht 62A (falls vorhanden) oder der Halbleiterfinnen 54 und des Substrats 50). Als solche weisen die horizontalen Abschnitte und die vertikalen Abschnitte der Füllschicht 62B eine im Wesentlichen gleichmäßige Dicke T2 auf. Zum Beispiel kann die Differenz zwischen der Dicke T2 der horizontalen Abschnitte der Füllschicht 62B und der Dicke T2 der vertikalen Abschnitte der Füllschicht 62B kleiner als 15 nm sein.
  • Der Prozess zum Abscheiden der Füllschicht 62B weist auch gute spaltfüllende Eigenschaften auf. In manchen Ausführungsformen weist der Konturierungs-FCVD-Prozess zum Abscheiden der Füllschicht 62B bessere spaltfüllende Eigenschaften auf als ALD-Prozesse, wie der ALD-Prozess zum Abscheiden der Auskleidungsschicht 62A. Wie oben festgehalten wurde, füllt das fließfähige Material die Gräben 56A vollständig (oder überfüllt diese). Das fließfähige Material wird in den Gräben 56A abgeschieden, bis es dick genug ist, um zusammenzulaufen. Da das fließfähige Material eine hohe Viskosität aufweist, wird die Bildung von Hohlräumen oder Falzen vermieden, wenn die Abschnitte des fließfähigen Materials in den Gräben 56A zusammenlaufen. Knickdefekte in den Vorrichtungen können somit verringert werden, was die Herstellungsausbeute und Leistung der resultierenden FinFETs erhöht.
  • Es werden manche Variationen in Betracht gezogen. In manchen Ausführungsformen werden die Auskleidungsschicht 62A und die Füllschicht 62B aus unterschiedlichen Materialien gebildet (z.B. Siliziumnitrid bzw. Siliziumoxynitrid), werden aber durch dieselbe Art von Abscheidungsprozess gebildet (z.B. Konturierungs-FCVD-Prozesse). In manchen Ausführungsformen werden die Auskleidungsschicht 62A und die Füllschicht 62B aus demselben Material gebildet (z.B. Siliziumoxynitrid), werden aber durch unterschiedliche Arten von Abscheidungsprozessen gebildet (z.B. ALD- bzw. Konturierungs-FCVD-Prozesse).
  • In 5 wird der Filmstapel 62 getempert, um jede der Schicht(en) des Filmstapels 62 zu einem Isolationsmaterial 64 für Isolationsgebiete umzuwandeln. Der Temperprozess kann in einer Sauerstoff-haltigen Umgebung durchgeführt werden, wie durch Tempern des Filmstapels 62, während er einem Sauerstoff-haltigen Prozessgas ausgesetzt wird. Das Sauerstoff-haltige Prozessgas kann Sauerstoff (O2), Ozon (O3) oder dergleichen enthalten. In manchen Ausführungsformen ist der Temperprozess ein Dampftempern, bei dem das Sauerstoff-haltige Prozessgas Dampf (H2O) ist, der durch In-situ-Dampferzeugung (ISSG) erzeugt wird. Andere annehmbare Sauerstoff-haltige Prozessgase, die durch eine annehmbare Technik erzeugt werden, können auch verwendet werden. Der Temperprozess treibt Sauerstoff aus dem Sauerstoff-haltigen Prozessgas in den Filmstapel 62 und treibt auch unerwünschte Unreinheiten (z.B. Stickstoff/Kohlenstoff) aus dem Filmstapel 62, wodurch der Filmstapel 62 gehärtet wird und das fließfähige Material verfestigt wird, um ein festes Material zu bilden. Das resultierende Isolationsmaterial 64 kann ein Oxid (z.B. Siliziumoxid) sein. In manchen Ausführungsformen ist die Auskleidungsschicht 62A Siliziumnitrid und die Füllschicht 62B ist Siliziumoxynitrid vor dem Temperprozess und beide Schichten werden nach dem Temperprozess zu Siliziumoxid umgewandelt. In manchen Ausführungsformen wird der Filmstapel 62 bei einer Temperatur im Bereich von 400 °C bis 700 °C und für eine Dauer im Bereich von 1 Stunde bis 6 Stunden getempert. Durchführen des Temperprozesses mit Bearbeitungsbedingungen (z.B. Temperatur, Dauer usw.) in diesen Bereichen erlaubt, dass der Filmstapel 62 vollständig zu dem Isolationsmaterial 64 umgewandelt wird. Durchführen des Temperprozesses mit Bearbeitungsbedingungen außerhalb dieser Bereiche könnte nicht erlauben, dass der Filmstapel 62 vollständig zu dem Isolationsmaterial 64 umgewandelt wird.
  • Oxidieren des Isolationsmaterials 64 erhöht sein Volumen und als solches ist das Isolationsmaterial 64 dicker als der Filmstapel 62. In manchen Ausführungsformen weist das Isolationsmaterial 64 eine Dicke Tg im Bereich von 15 nm bis 30 nm auf. Da die Schicht(en) des Filmstapels 62 im Wesentlichen gleichmäßige Dicken aufweisen, weisen die Abschnitte des Isolationsmaterials 64 in den Gräben 56B auch eine im Wesentlichen gleichmäßige Dicke T3 auf. Zum Beispiel kann die Differenz zwischen der Dicke T3 der horizontalen Abschnitte des Isolationsmaterials 64 und der Dicke T3 der vertikalen Abschnitte des Isolationsmaterials 64 kleiner als 30 nm sein.
  • Die Abschnitte der Gräben 56B, die nicht mit dem Isolationsmaterial 64 gefüllt (oder belegt) sind, weisen eine Breite auf, die ausreichend ist, um hybride Finnen aufzunehmen, die zwischen den Finnenstrukturen 52 gebildet werden. In manchen Ausführungsformen weisen die verbleibenden Abschnitte der Gräben 56B eine Breite W1 im Bereich von 50 nm bis 100 nm auf.
  • In 6 werden eine oder mehrere dielektrische Schicht(en) 66 auf dem Isolationsmaterial 64 gebildet. Die dielektrische(n) Schicht(en) 66 füllen die verbleibenden Abschnitte der Gräben 56B (oder können diese überfüllen), die nicht mit dem Isolationsmaterial 64 gefüllt (oder belegt) sind. Die dielektrische(n) Schicht(en) 66 können aus einem oder mehreren dielektrischen Material(ien) gebildet sein. Annehmbare dielektrische Materialien enthalten Nitride (z.B. Siliziumnitrid), Oxide (z.B. Tantaloxid, Aluminiumoxid, Zirconiumoxid, Hafniumoxid usw.),Carbide (z.B. Siliziumcarbonitrid, Siliziumoxycarbonitrid usw.), Kombinationen davon oder dergleichen, die durch ALD, CVD oder dergleichen abgeschieden werden können. Andere Isolationsmaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. Weiter können die dielektrische(n) Schicht(en) 66 aus einem dielektrischen Low-k-Material (z.B. ein dielektrisches Material mit einem k-Wert kleiner als etwa 3,5), einem dielektrischen High-k-Material (z.B. ein dielektrisches Material mit einem k-Wert größer als etwa 7,0) oder mehreren Schichten davon gebildet sein. Die dielektrische(n) Schicht(en) 66 werden aus Material(ien) gebildet, die eine hohe Ätzselektivität aus dem Ätzen des Isolationsmaterials 64 aufweisen.
  • In 7 wird ein Entfernungsprozess bei der (den) dielektrischen Schicht(en) 66 und dem Isolationsmaterial 64 angewendet, um überschüssige Abschnitte der dielektrischen Schicht(en) 66 und des Isolationsmaterials 64 über den Halbleiterfinnen 54 (z.B. außerhalb der Gräben 56) zu entfernen, wodurch hybride Finnen 68 auf dem Isolationsmaterial 64 gebildet werden. In manchen Ausführungsformen können ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Die dielektrische(n) Schicht(en) 66 weisen nach dem Entfernungsprozess Abschnitte auf, die in den Gräben 56B verbleiben (wodurch die hybriden Finnen 68 gebildet werden). In Ausführungsformen, in welchen eine Maske auf den Halbleiterfinnen 54 verbleibt, kann der Planarisierungsprozess die Maske freilegen oder die Maske entfernen. Nach dem Planarisierungsprozess sind die oberen Oberflächen der hybriden Finnen 68, des Isolationsmaterials 64 und der Maske (falls vorhanden) oder der Halbleiterfinnen 54 (innerhalb von Prozessvariationen) komplanar, sodass sie auf einer Höhe liegen. Die hybriden Finnen 68 sind zwischen den Finnenstrukturen 52 angeordnet. Die hybriden Finnen 68 können auch als „dielektrische Finnen“ bezeichnet werden.
  • In 8 wird das Isolationsmaterial 64 ausgespart, um STI-Gebiete 70 zu bilden. Das Isolationsmaterial 64 wird so ausgespart, dass obere Abschnitte der Halbleiterfinnen 54 und der hybriden Finnen 68 über und zwischen benachbarten STI-Gebieten 70 hinaus ragen. Weiter können die oberen Oberflächen der STI-Gebiete 70 eine flache Oberfläche, wie veranschaulicht, eine konvexe Oberfläche, eine konkave Oberfläche (wie Dishing) oder eine Kombination davon aufweisen. Die oberen Oberflächen der STI-Gebiete 70 können durch eine geeignete Ätzung flach, konvex und/oder konkav gebildet werden. Das Isolationsmaterial 64 kann unter Verwendung eines annehmbaren Ätzprozesses ausgespart werden, wie jenes, der für das Material des Isolationsmaterials 64 selektiv ist (z.B. das Isolationsmaterial 64 selektiv bei einer schnelleren Rate ätzt als die Materialien der Halbleiterfinnen 54 und der hybriden Finnen 68). Zum Beispiel kann eine Oxidentfernung unter Verwendung von verdünnter Flusssäure (dHF-Säure) durchgeführt werden.
  • Der für 2-8 beschriebene Prozess ist nur ein Beispiel, wie die Halbleiterfinnen 54, die hybriden Finnen 68 und die STI-Gebiete 70 gebildet werden können. In manchen Ausführungsformen können die Halbleiterfinnen 54 und die hybriden Finnen 68 unter Verwendung einer Maske und eines epitaktischen Aufwachsungsprozesses gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Epitaktische Strukturen können epitaktisch in manchen der Gräben aufwachsen gelassen werden, Isolationsstrukturen können in anderen der Gräben abgeschieden werden und die dielektrische Schicht kann ausgespart werden (auf ähnliche Weise wie für 7 beschrieben), sodass die epitaktischen Strukturen von der dielektrischen Schicht vorragen, um Halbleiterfinnen 54 zu bilden, und die Isolationsstrukturen von der dielektrischen Schicht vorragen, um die hybriden Finnen 68 zu bilden. In manchen Ausführungsformen, wo epitaktische Strukturen epitaktisch aufwachsen gelassen werden, können die epitaktisch aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, was frühere und/oder anschließende Implantationen vermeiden kann, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können.
  • Weiter kann es vorteilhaft sein, ein Material im n-Gebiet 50N epitaktisch aufwachsen zu lassen, das sich von dem Material im p-Gebiet 50P unterscheidet. In verschiedenen Ausführungsformen können obere Abschnitte der Halbleiterfinnen 54 aus Silizium-Germanium (SixGe1-x, wo x im Bereich von 0 bis 1 sein kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V Verbindungshalbleiter, einem II-VI Verbindungshalbleiter oder dergleichen gebildet sein. Zum Beispiel enthalten die verfügbaren Materialien zum Bilden von III-V Verbindungshalbleiter, ohne aber darauf beschränkt zu sein, Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Weiter können passende Wannen (nicht separat veranschaulicht) in den Halbleiterfinnen 54 und/oder dem Substrat 50 gebildet werden. Die Wannen können einen Leitfähigkeitstyp aufweisen, der einem Leitfähigkeitstyp von Source/Drain-Gebieten entgegengesetzt ist, die anschließend in jedem des n-Gebiets 50N und des p-Gebiets 50P gebildet werden. In manchen Ausführungsformen wird eine p-Wanne in dem n-Gebiet 50N gebildet und eine n-Wanne wird in dem p-Gebiet 50P gebildet. In manchen Ausführungsformen wird eine p-Wanne oder eine n-Wanne sowohl im n-Gebiet 50N als auch im p-Gebiet 50P gebildet.
  • In Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantationsstufen für das n-Gebiet 50N und das p-Gebiet 50P unter Verwendung einer Maske (nicht separat veranschaulicht) wie eines Fotolacks erreicht werden. Zum Beispiel kann ein Fotolack über den Halbleiterfinnen 54, den hybriden Finnen 68 und den STI-Gebieten 70 im n-Gebiet 50N gebildet werden. Der Fotolack wird strukturiert, um das p-Gebiet 50P freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Störstellenimplantation im p-Gebiet 50P durchgeführt und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass n-Störstellen in das n-Gebiet 50N implantiert werden. Die n-Störstellen können Phosphor, Arsen, Antimon oder dergleichen sein, die in dem Gebiet zu einer Konzentration im Bereich von 1013 cm-3 bis 1014 cm-3 implantiert werden. Nach der Implantation wird der Fotolack entfernt, wie durch einen annehmbaren Veraschungsprozess.
  • Nach oder vor dem Implantieren des p-Gebiets 50P wird eine Maske (nicht separat veranschaulicht) wie ein Fotolack über den Halbleiterfinnen 54, den hybriden Finnen 68 und den STI-Gebieten 70 im p-Gebiet 50P gebildet. Der Fotolack wird strukturiert, um das n-Gebiet 50N freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine p-Störstellenimplantation in dem n-Gebiet 50N durchgeführt werden und der Fotolack kann als eine Maske dienen, um im Wesentlichen zu verhindern, dass p-Störstellen in das p-Gebiet 50P implantiert werden. Die p-Störstellen können Bor, Borfluorid, Indium oder dergleichen sein, implantiert in dem Gebiet zu einer Konzentration im Bereich von 1013 cm-3 bis 1014 cm-3. Nach der Implantation wird der Fotolack entfernt, wie durch einen annehmbaren Veraschungsprozess.
  • Nach den Implantationen des n-Gebiets 50N und des p-Gebiets 50P kann ein Tempern durchgeführt werden, um Implantationsschäden zu reparieren und die p- und/oder n-Störstellen zu aktivieren, die implantiert wurden. In manchen Ausführungsformen, wo epitaktische Strukturen für die Halbleiterfinnen 54 epitaktisch aufwachsen gelassen werden, können die aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, was die Implantationen vermeiden kann, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können.
  • In 9 wird eine dielektrische Dummy-Schicht 72 auf den Halbleiterfinnen 54 und den hybriden Finnen 68 gebildet. Die dielektrische Dummy-Schicht 72 kann aus einem dielektrischen Material wie Siliziumoxid, Siliziumnitrid, einer Kombination davon oder dergleichen gebildet werden, das gemäß annehmbaren Techniken wie ALD, In-situ-Dampfaufwachsen (ISSG), rasche thermische Oxidation (RTO) oder dergleichen abgeschieden oder thermisch aufwachsen gelassen werden kann. Eine Dummy-Gate-Schicht 74 wird über der dielektrischen Dummy-Schicht 72 gebildet und eine Maske Schicht 76 wird über der Dummy-Gate-Schicht 74 gebildet. Die Dummy-Gate-Schicht 74 kann über der dielektrischen Dummy-Schicht 72 gebildet und dann planarisiert werden, wie durch ein CMP. Die Dummy-Gate-Schicht 74 kann aus einem leitfähigen oder nicht leitfähigen Material, wie amorphem Silizium, polykristallinem Silizium (Polysilizium), polykristallinem Silizium-Germanium (Poly-SiGe), einem Metall, einem metallischen Nitrid, einem metallischen Silicid, einem metallischen Oxid oder dergleichen gebildet werden, das durch physikalische Gasphasenabscheidung (PVD), CVD oder dergleichen abgeschieden werden kann. Die Dummy-Gate-Schicht 74 kann aus Material(ien) gebildet sein, die eine hohe Ätzselektivität aus dem Ätzen von Isolationsmaterialien haben, z.B. die STI-Gebiete 70 und/oder die dielektrische Dummy-Schicht 72. Die Maskenschicht 76 kann über der Dummy-Gate-Schicht 74 abgeschieden werden. Die Maskenschicht 76 kann aus einem dielektrischen Material wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden. In diesem Beispiel werden eine einzige Dummy-Gate-Schicht 74 und eine einzige Maskenschicht 76 über dem n-Gebiet 50N und dem p-Gebiet 50P gebildet. In der veranschaulichten Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 die Halbleiterfinnen 54, die hybriden Finnen 68 und die STI-Gebiete 70, sodass sich die dielektrische Dummy-Schicht 72 über den STI-Gebieten 70 und zwischen der Dummy-Gate-Schicht 74 und den STI-Gebieten 70 erstreckt. In einer anderen Ausführungsform bedeckt die dielektrische Dummy-Schicht 72 nur die Halbleiterfinnen 54.
  • 10A-18C veranschaulichen verschiedene zusätzliche Schritte in der Herstellung von Ausführungsformvorrichtungen. 10A-18C veranschaulichen Merkmale in sowohl dem n-Gebiet 50N als auch dem p-Gebiet 50P. Zum Beispiel können die veranschaulichten Strukturen sowohl bei dem n-Gebiet 50N als auch dem p-Gebiet 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des n-Gebiets 50N und des p-Gebiets 50P werden in der Beschreibung erklärt, die jede Figur begleitet. Weiter veranschaulichen 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A eine Finnenstruktur 52 mit zwei Halbleiterfinnen 54. Wie oben festgehalten wurde, weisen die Finnenstrukturen 52 eine beliebige gewünschte Menge der Halbleiterfinnen 54 auf.
  • In 10A-10C wird die Maskenschicht 76 unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert, um Masken 86 zu bilden. Die Struktur der Masken 86 wird dann durch eine annehmbare Ätztechnik auf die Dummy-Gate-Schicht 74 überführt, um Dummy-Gates 84 zu bilden. Die Struktur der Masken 86 kann optional weiter durch eine annehmbare Ätztechnik auf die dielektrische Dummy-Schicht 72 überführt werden, um Dummy-Dielektrika 82 zu bilden. Die Dummy-Gates 84 bedecken entsprechende Kanalgebiete 58 der Halbleiterfinnen 54. Die Struktur der Masken 86 kann verwendet werden, um benachbarte Dummy-Gates 84 physisch zu trennen. Die Dummy-Gates 84 können Längsrichtungen aufweisen, die im Wesentlichen senkrecht (innerhalb von Prozessvariationen) zu den Längsrichtungen der Halbleiterfinnen 54 sind. Die Masken 86 können während des Strukturierens des Dummy-Gates 84 entfernt werden oder können während anschließender Bearbeitung entfernt werden.
  • Gate-Abstandhalter 92 werden über den Halbleiterfinnen 54 auf freiliegenden Seitenwänden der Masken 86 (falls vorhanden), der Dummy-Gates 84 und der Dummy-Dielektrika 82 gebildet. Die Gate-Abstandhalter 92 können durch konformes Abscheiden eines dielektrischen Materials oder mehrerer dielektrischer Materialien und anschließendes Ätzen des dielektrischen Materials (der dielektrischen Materialien) gebildet werden. Annehmbare dielektrische Materialien können Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder dergleichen enthalten, die durch einen konformen Abscheidungsprozess wie chemische Gasphasenabscheidung (CVD), plasmaverstärkte chemische Gasphasenabscheidung (PECVD), Atomlagenabscheidung (ALD), plasmaverstärkte Atomlagenabscheidung (PEALD) oder dergleichen gebildet werden können. Andere Isolationsmaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. Es kann jeder annehmbare Ätzprozess, wie ein Trockenätzen, ein Nassätzen, dergleichen oder eine Kombination davon, durchgeführt werden, um das (die) dielektrische(n) Material(ien) zu strukturieren. Das Ätzen kann anisotrop sein. Das (die) dielektrische(n) Material(ien), wenn geätzt, weisen Abschnitte auf, die an den Seitenwänden der Dummy-Gates 84 verbleiben (wodurch die Gate-Abstandhalter 92 gebildet werden). In manchen Ausführungsformen wird das Ätzen, das zum Bilden der Gate-Abstandhalter 92 verwendet wird, so eingestellt, dass das (die) dielektrische(n) Material(ien), wenn geätzt, auch Abschnitte aufweist (aufweisen), die an den Seitenwänden der Halbleiterfinnen 54 verbleiben (wodurch Finnenabstandhalter 94 gebildet werden). Nach dem Ätzen können die Finnenabstandhalter 94 (falls vorhanden) und die Gate-Abstandhalter 92 gerade Seitenwände (wie veranschaulicht) aufweisen oder können gekrümmte Seitenwände (nicht separat veranschaulicht) aufweisen.
  • Weiter können Implantationen durchgeführt werden, um leicht dotierte Source/Drain-(LDD) Gebiete (nicht separat veranschaulicht) zu bilden. In den Ausführungsformen mit unterschiedlichen Vorrichtungstypen, ähnlich den zuvor beschriebenen Implantationen für die Wannen, kann eine Maske (nicht separat veranschaulicht) wie ein Fotolack über dem n-Gebiet 50N gebildet werden, während das p-Gebiet 50P freiliegt, und Störstellen eines passenden Typs (z.B. p) können in die Halbleiterfinnen 54 implantiert werden, die im p-Gebiet 50P freiliegen. Die Maske kann dann entfernt werden. Anschließend kann eine Maske (nicht separat veranschaulicht) wie ein Fotolack über dem p-Gebiet 50P gebildet werden, während das n-Gebiet 50N freiliegt, und Störstellen eines passenden Typs (z.B. n) können in die Halbleiterfinnen 54 implantiert werden, die im n-Gebiet 50N freiliegen. Die Maske kann dann entfernt werden. Die n-Störstellen können beliebige der zuvor beschriebenen n-Störstellen sein und die p-Störstellen können beliebige der zuvor beschriebenen p-Störstellen sein. Während der Implantation bleiben die Kanalgebiete 58 von den Dummy-Gates 84 bedeckt, sodass die Kanalgebiete 58 im Wesentlichen frei von der implantierten Störstelle bleiben, um die LDD-Gebiete zu bilden. Die LDD-Gebiete können eine Konzentration von Störstellen im Bereich von 1015 cm-3 bis 1019 cm3 aufweisen. Ein Tempern kann verwendet werden, um Implantationsschäden zu reparieren und die implantierten Störstellen zu aktivieren.
  • Es wird festgehalten, dass die vorangehende Offenbarung im Allgemeinen einen Prozess zum Bilden von Abstandhaltern und LDD-Gebieten beschreibt. Es können andere Prozesse und Abfolgen verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandhalter benutzt werden, eine unterschiedliche Abfolge von Schritten kann benutzt werden, zusätzliche Abstandhalter können gebildet und entfernt und/oder dergleichen werden. Darüber hinaus können die n-Vorrichtungen und die p-Vorrichtungen unter Verwendung unterschiedlicher Strukturen und Schritte gebildet werden.
  • In 11A-11C, werden Source/Drain-Aussparungen 96 in den Halbleiterfinnen 54 gebildet. In der veranschaulichten Ausführungsform erstrecken sich die Source/Drain-Aussparungen 96 in die Halbleiterfinnen 54. Die Source/Drain-Aussparungen 96 können sich auch in das Substrat 50 erstrecken. In verschiedenen Ausführungsformen können sich die Source/Drain-Aussparungen 96 zu einer oberen Oberfläche des Substrats 50 erstrecken, ohne das Substrat 50 zu ätzen; die Halbleiterfinnen 54 können so geätzt werden, dass untere Oberflächen der Source/Drain-Aussparungen 96 unter den oberen Oberflächen der STI-Gebiete 70 angeordnet sind; oder dergleichen. Die Source/Drain-Aussparungen 96 können durch Ätzen der Halbleiterfinnen 54 unter Verwendung anisotroper Ätzprozesse gebildet werden, wie ein RIE, ein NBE oder dergleichen. Der Ätzprozess ätzt das (die) Material(ien) der Halbleiterfinnen 54 selektiv bei einer schnelleren Rate als die Materialien der hybriden Finnen 68 und der STI-Gebiete 70. Die Gate-Abstandhalter 92 und die Dummy-Gates 84 maskieren gemeinsam Maskenabschnitte der Halbleiterfinnen 54 während der Ätzprozesse, die zum Bilden der Source/Drain-Aussparungen 96 verwendet werden. Zeitlich gesteuerte Ätzprozesse können verwendet werden, um das Ätzen der Source/Drain-Aussparungen 96 zu stoppen, sobald die Source/Drain-Aussparungen 96 eine gewünschte Tiefe erreichen. Die Finnen-Abstandhalter 94 (falls vorhanden) können während oder nach dem Ätzen der Source/Drain-Aussparungen 96 geätzt werden, sodass die Höhe der Finnen-Abstandhalter 94 verringert ist. Die Größe und Abmessungen der Source/Drain-Gebiete, die anschließend in den Source/Drain-Aussparungen 96 gebildet werden, können durch Einstellen der Höhe der Finnen-Abstandhalter 94 gesteuert werden. Die hybriden Finnen 68 werden nicht ausgespart und verbleiben nach dem Ätzen der Source/Drain-Aussparungen 96.
  • In 12A-12C werden epitaktische Source/Drain-Gebiete 98 in den Source/Drain-Aussparungen 96 gebildet. Die epitaktischen Source/Drain-Gebiete 98 werden daher in den Halbleiterfinnen 54 angeordnet, sodass sich jedes Dummy-Gate 84 (und entsprechendes Kanalgebiet 58) zwischen entsprechenden benachbarten Paaren der epitaktischen Source/Drain-Gebiete 98 befindet. Die epitaktischen Source/Drain-Gebiete 98 grenzen somit an die Kanalgebiete 58 an. In manchen Ausführungsformen werden die Gate-Abstandhalter 92 verwendet, um die epitaktischen Source/Drain-Gebiete 98 durch einen passenden seitlichen Abstand von den Dummy-Gates 84 zu trennen, sodass die epitaktischen Source/Drain-Gebiete 98 mit anschließend gebildeten Gates der resultierenden FinFETs nicht kurzschließen. Ein Material der epitaktischen Source/Drain-Gebiete 98 kann ausgewählt werden, um Spannung in den entsprechenden Kanalgebieten 58 auszuüben, wodurch Leistung verbessert wird.
  • Die epitaktischen Source/Drain-Gebiete 98 in dem n-Gebiet 50N können durch Maskieren des p-Gebiets 50P gebildet werden. Dann werden die epitaktischen Source/Drain-Gebiete 98 in dem n-Gebiet 50N in den Source/Drain-Aussparungen 96 in dem n-Gebiet 50N epitaktisch aufwachsen gelassen. Die epitaktischen Source/Drain-Gebiete 98 können jedes annehmbare Material enthalten, das für n-Vorrichtungen passend ist. Wenn zum Beispiel die Halbleiterfinnen 54 Silizium sind, können die epitaktischen Source/Drain-Gebiete 98 in dem n-Gebiet 50N Materialien enthalten, die eine Zugspannung auf die Kanalgebiete 58 ausüben, wie Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source/Drain-Gebiete 98 in dem n-Gebiet 50N können als „n-Source/Drain-Gebiete“ bezeichnet werden. Die epitaktischen Source/Drain-Gebiete 98 in dem n-Gebiet 50N können Oberflächen aufweisen, die von entsprechenden Oberfläche der Halbleiterfinnen 54 angehoben sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Gebiete 98 in dem p-Gebiet 50P können durch Maskieren des n-Gebiets 50N gebildet werden. Dann werden die epitaktischen Source/Drain-Gebiete 98 in dem p-Gebiet 50P in den Source/Drain-Aussparungen 96 in dem p-Gebiet 50P epitaktisch aufwachsen gelassen. Die epitaktischen Source/Drain-Gebiete 98 können jedes annehmbare Material enthalten, das für p-Vorrichtungen passend ist. Wenn zum Beispiel die Halbleiterfinnen 54 Silizium sind, können die epitaktischen Source/Drain-Gebiete 98 in dem p-Gebiet 50P Materialien enthalten, die eine Druckspannung auf die Kanalgebiete 58 ausüben, wie Siliziumgermanium, bordotiertes Siliziumgermanium, Germanium, Germaniumzinn oder dergleichen. Die epitaktischen Source/Drain-Gebiete 98 in dem p-Gebiet 50P können als „p-Source/Drain-Gebiete“ bezeichnet werden. Die epitaktischen Source/Drain-Gebiete 98 in dem p-Gebiet 50P können Oberflächen aufweisen, die von entsprechenden Oberfläche der Halbleiterfinnen 54 angehoben sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Gebiete 98 und/oder die Halbleiterfinnen 54 können mit Störstellen implantiert werden, um Source/Drain-Gebiete zu bilden, ähnlich dem zuvor beschriebenen Prozess zum Bilden von LDD-Gebieten, gefolgt von einem Tempern. Die Source/Drain-Gebiete können eine Störstellenkonzentration im Bereich von 1019 cm-3 bis 1021 cm-3 aufweisen. Die n- und/oder p-Störstellen für Source/Drain-Gebiete können beliebige der zuvor beschriebenen Störstellen sein. In manchen Ausführungsformen können die epitaktischen Source/Drain-Gebiete 98 während des Aufwachsens in situ dotiert werden.
  • Die epitaktischen Source/Drain-Gebiete 98 können eine oder mehrere Halbleitermaterialschichten aufweisen. Zum Beispiel kann jedes der epitaktischen Source/Drain-Gebiete 98 eine Auskleidungsschicht 98A, eine Hauptschicht 98B und eine Deckschicht 98C aufweisen (oder allgemeiner eine erste Halbleitermaterialschicht, eine zweite Halbleitermaterialschicht und eine dritte Halbleitermaterialschicht). Es kann jede beliebige Anzahl von Halbleitermaterialschichten für die epitaktischen Source/Drain-Gebiete 98 verwendet werden. In Ausführungsformen, in welchen die epitaktischen Source/Drain-Gebiete 98 drei Halbleitermaterialschichten aufweisen, können die Auskleidungsschichten 98A in den Source/Drain-Aussparungen 96 aufwachsen gelassen werden, die Hauptschichten 98B können auf den Auskleidungsschichten 98A aufwachsen gelassen werden und die Deckschichten 98C können auf den Hauptschichten 98B aufwachsen gelassen werden. Die Auskleidungsschichten 98A, die Hauptschichten 98B und die Deckschichten 98C können aus unterschiedlichen Halbleitermaterialien gebildet werden und können auf unterschiedliche Störstellenkonzentrationen dotiert werden. In manchen Ausführungsformen weisen die Hauptschichten 98B eine größere Konzentration von Störstellen auf als die Deckschichten 98C und die Deckschichten 98C weisen eine größere Konzentration von Störstellen auf als die Auskleidungsschichten 98A. Bilden der Auskleidungsschichten 98A mit einer geringeren Konzentration an Störstellen als die Hauptschichten 98B kann Adhäsion in den Source/Drain-Aussparungen 96 erhöhen, und Bilden der Deckschichten 98C mit einer geringeren Konzentration an Störstellen als die Hauptschichten 98B kann Ausdiffundieren von Dotierstoffen von den Hauptschichten 98B während anschließender Bearbeitung verringern.
  • Als ein Ergebnis der Epitaxieprozesse, die zum Bilden der epitaktischen Source/Drain-Gebiete 98 verwendet werden, weisen obere Oberflächen der epitaktischen Source/Drain-Gebiete Facetten auf, die sich seitlich nach außen, über die Seitenwände der Halbleiterfinnen 54 hinaus ausdehnen. In manchen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaktische Source/Drain-Gebiete 98 ineinander gehen, wie durch 12C veranschaulicht. Die hybriden Finnen 68 jedoch (falls vorhanden) blockieren das seitliche epitaktische Aufwachsen, um ein Vereinen mancher der epitaktischen Source/Drain-Gebiete 98 zu verhindern. Zum Beispiel können die hybriden Finnen 68 an Zellgrenzen gebildet werden, um die epitaktischen Source/Drain-Gebiete 98 von benachbarten Zellen zu trennen. Daher sind manche der epitaktischen Source/Drain-Gebiete 98 durch die hybriden Finnen 68 getrennt. Die epitaktischen Source/Drain-Gebiete 98 können die Seitenwände der hybriden Finnen 68 kontaktieren. In den veranschaulichten Ausführungsformen werden die Finnen-Abstandhalter 94 gebildet, um einen Abschnitt der Seitenwände der Halbleiterfinnen 54 zu bedecken, die sich über die STI-Gebiete 70 erstrecken, wodurch das epitaktische Aufwachsen blockiert wird. In einer anderen Ausführungsform wird die Abstandhalterätzung, die zum Bilden der Gate-Abstandhalter 92 verwendet wird, eingestellt, um die Finnen-Abstandhalter 94 nicht zu bilden, um so zu erlauben, dass sich die epitaktischen Source/Drain-Gebiete 98 zu den Oberflächen der STI-Gebiete 70 erstrecken.
  • In 13A-13C ist ein erstes ILD 104 über den epitaktischen Source/Drain-Gebieten 98, den Gate-Abstandhaltern 92, den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 und den hybriden Finnen 68 abgeschieden. Das erste ILD 104 kann aus einem dielektrischen Material gebildet werden, das durch jedes geeignete Verfahren, wie CVD, plasmaverstärkte CVD (PECVD), FCVD oder dergleichen abgeschieden werden kann. Annehmbare dielektrische Materialien können Phosphosilicatglas (PSG), Borsilicatglas (BSG), bordotiertes Phosphosilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen enthalten. Andere Isolationsmaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden.
  • In manchen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL) 102 zwischen dem ersten ILD 104 und den epitaktischen Source/Drain-Gebieten 98, den Gate-Abstandhaltern 92, den Masken 86 (falls vorhanden) oder den Dummy-Gates 84 und den hybriden Finnen 68 gebildet. Die CESL 102 kann aus einem dielektrischen Material gebildet sein, wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, das eine hohe Ätzselektivität aus dem Ätzen der ersten ILD 104 aufweist. Die CESL 102 kann durch jedes geeignete Verfahren, wie CVD, ALD oder dergleichen gebildet werden.
  • In 14A-14C wird ein Entfernungsprozess durchgeführt, um die oberen Oberflächen der ersten ILD 104 mit den oberen Oberflächen der Gate-Abstandhalter 92 und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 auf eine Höhe zu bringen. In manchen Ausführungsformen können ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen benutzt werden. Der Planarisierungsprozess kann auch die Masken 86 auf den Dummy-Gates 84 und Abschnitte der Gate-Abstandhalter 92 entlang Seitenwänden der Masken 86 entfernen. Nach dem Planarisierungsprozess sind die oberen Oberflächen des ersten ILD 104, der CESL 102, der Gate-Abstandhalter 92 und der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 komplanar (innerhalb von Prozessvariationen), sodass sie in einer Ebene miteinander sind. Daher werden die oberen Oberflächen der Masken 86 (falls vorhanden) oder der Dummy-Gates 84 durch das erste ILD 104 freigelegt. In der veranschaulichten Ausführungsform verbleiben die Masken 86 und der Planarisierungsprozess bringt die oberen Oberflächen des ersten ILD 104 mit den oberen Oberflächen der Masken 86 auf eine Höhe.
  • In 15A-15C werden die Masken 86 (falls vorhanden) und die Dummy-Gates 84 in einem Ätzprozess entfernt, sodass Aussparungen 106 gebildet werden. Abschnitte der Dummy-Dielektrika 82 in den Aussparungen 106 können auch entfernt werden. In manchen Ausführungsformen werden nur die Dummy-Gates 84 entfernt und die Dummy-Dielektrika 82 verbleiben und sind durch die Aussparungen 106 freigelegt. In manchen Ausführungsformen werden die Dummy-Dielektrika 82 aus Aussparungen 106 in einem ersten Gebiet eines Dies (z.B. ein Kernlogikgebiet) entfernt und verbleiben in Aussparungen 106 in einem zweiten Gebiet des Dies (z.B. einem Eingangs-/Ausgangsgebiet). In manchen Ausführungsformen werden die Dummy-Gates 84 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung von Reaktionsgas(en) umfassen, die das Material der Dummy-Gates 84 selektiv bei einer schnelleren Rate ätzen als die Materialien des ersten ILD 104 und der Gate-Abstandhalter 92. Während der Entfernung können die Dummy-Dielektrika 82 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 84 geätzt werden. Die Dummy-Dielektrika 82 können dann optional nach der Entfernung der Dummy-Gates 84 entfernt werden. Jede Aussparung 106 legt ein Kanalgebiet 58 einer entsprechenden Halbleiterfinne 54 frei und/oder liegt über dieser. Die Aussparungen 106 können auch die hybriden Finnen 68 freilegen (wenn die Dummy-Dielektrika 82 entfernt werden).
  • In 16A-16C sind Gate-Dielektrika 112 und Gate-Elektroden 114 für Ersatz-Gates gebildet. Jedes entsprechende Paar eines Gate-Dielektrikums 112 und einer Gate-Elektrode 114 kann gemeinsam als eine „Gate-Struktur“ bezeichnet werden. Jede Gate-Struktur erstreckt sich entlang Seitenwänden und einer oberen Oberfläche eines Kanalgebiets 58 der Halbleiterfinnen 54. Manche der Gate-Strukturen erstrecken sich weiter entlang Seitenwänden und einer oberen Oberfläche einer hybriden Finne 68.
  • Die Gate-Dielektrika 112 weisen eine oder mehrere Gate-Dielektrikumschicht(en) auf, die in den Aussparungen 106 angeordnet sind, wie auf den oberen Oberflächen und den Seitenwänden der Halbleiterfinnen 54, auf den oberen Oberflächen und den Seitenwänden der hybriden Finnen 68 und auf Seitenwänden der Gate-Abstandhalter 92. Die Gate-Dielektrika 112 können ein Oxid wie Siliziumoxid oder ein Metalloxid, ein Silicat wie ein Metallsilicat, Kombinationen davon, Mehrfachschichten davon oder dergleichen enthalten. Die Gate-Dielektrika 112 können ein dielektrisches High-k-Material, wie ein Metalloxid oder ein Silicat von Hafnium, Aluminium, Zirconium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten. Das (die) dielektrische(n) Material(ien) der Gate-Dielektrika 112 können durch Molekularstrahlabscheidung (MBD), ALD, PECVD oder dergleichen gebildet werden. In Ausführungsformen, wo Abschnitte der Dummy-Dielektrika 82 in den Aussparungen 106 verbleiben, enthalten die Gate-Dielektrika 112 ein Material der Dummy-Dielektrika 82 (z.B. Siliziumoxid). Obwohl einschichtige Gate-Dielektrika 112 veranschaulicht sind, können die Gate-Dielektrika 112 eine beliebige Anzahl von Grenzflächenschichten und eine beliebige Anzahl von Hauptschichten aufweisen. Zum Beispiel können die Gate-Dielektrika 112 eine Grenzflächenschicht und eine darüberliegende dielektrische High-k-Schicht aufweisen.
  • Die Gate-Elektroden 114 weisen eine oder mehrere Gate-Elektrodenschicht(en) auf, die über den Gate-Dielektrika 112 angeordnet sind, die die verbleibenden Abschnitte der Aussparungen 106 füllen. Die Gate-Elektroden 114 können ein Metall-haltiges Material enthalten, wie Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Wolfram, Kobalt, Ruthenium, Aluminium, Kombinationen davon, Mehrfachschichten davon oder dergleichen. Obwohl leinschichtige Gate-Elektroden 114 veranschaulicht sind, können die Gate-Elektroden 114 eine beliebige Anzahl von Austrittsarbeitsabstimmschichten, eine beliebige Anzahl von Sperrschichten, eine beliebige Anzahl von Klebeschichten und ein Füllmaterial aufweisen.
  • Als ein Beispiel zum Bilden der Gate-Strukturen können eine oder mehrere Gate-Dielektrikumschicht(en) in den Aussparungen 106 abgeschieden werden. Die Gate-Dielektrikumschicht(en) können auch auf den oberen Oberflächen des ersten ILD 104, der CESL 102 und der Gate-Abstandhalter 92 abgeschieden werden. Anschließend können eine oder mehrere Gate-Elektrodenschicht(en) auf der (den) Gate-Dielektrikumschicht(en) abgeschieden werden. Dann kann ein Entfernungsprozess durchgeführt werden, um die überschüssigen Abschnitte der Gate-Dielektrikumschicht(en) und der Gate-Elektrodenschicht(en) zu entfernen, wobei sich die überschüssigen Abschnitte über den oberen Oberflächen des ersten ILD 104, der CESL 102 und der Gate-Abstandhalter 92 befinden. Die Gate-Dielektrikumschicht(en) weisen nach dem Entfernungsprozess Abschnitte auf, die in den Aussparungen 106 verbleiben (wodurch die Gate-Dielektrika 112 gebildet werden). Die Gate-Elektrodenschicht(en) weisen nach dem Entfernungsprozess Abschnitte auf, die in den Aussparungen 106 verbleiben (wodurch die Gate-Elektroden 114 gebildet werden). In manchen Ausführungsformen können ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen benutzt werden. Nach dem Planarisierungsprozess sind die oberen Oberflächen der Gate-Abstandhalter 92, der CESL 102, des ersten ILD 104, der Gate-Dielektrika 112 und der Gate-Elektroden 114 komplanar (innerhalb von Prozessvariationen), so dass sie auf einer Höhe liegen.
  • Die Bildung der Gate-Dielektrika 112 in dem n-Gebiet 50N und dem p-Gebiet 50P kann gleichzeitig erfolgen, sodass die Gate-Dielektrika 112 in jedem Gebiet aus demselben (denselben) Material(ien) gebildet sind und die Bildung der Gate-Elektroden 114 kann gleichzeitig erfolgen, sodass die Gate-Elektroden 114 in jedem Gebiet aus demselben (denselben) Material(ien) gebildet sind. In manchen Ausführungsformen können die Gate-Dielektrika 112 in jedem Gebiet durch unterschiedliche Prozesse gebildet werden, sodass die Gate-Dielektrika 112 unterschiedliche Materialien enthalten können und/oder eine unterschiedliche Anzahl von Schichten aufweisen können, und/oder die Gate-Elektroden 114 können in jedem Gebiet durch unterschiedliche Prozesse gebildet werden, sodass die Gate-Elektroden 114 unterschiedliche Materialien enthalten können und/oder eine unterschiedliche Anzahl von Schichten aufweisen können. Verschiedene Maskierungsschritte können verwendet werden, um passende Gebiete zu maskieren und freizulegen, wenn unterschiedliche Prozesse verwendet werden.
  • In 17A-17C wird ein zweites ILD 124 über den Gate-Abstandhaltern 92, der CESL 102, dem ersten ILD 104, den Gate-Dielektrika 112 und den Gate-Elektroden 114 abgeschieden. In manchen Ausführungsformen ist das zweite ILD 124 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In manchen Ausführungsformen wird das zweite ILD 124 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet, das durch jedes geeignete Verfahren, wie CVD, PECVD oder dergleichen abgeschieden werden kann.
  • Optional werden Gate-Masken 116 vor der Bildung des zweiten ILD 124 über den Gate-Strukturen (welche die Gate-Dielektrika 112 und die Gate-Elektroden 114 aufweisen) gebildet. Als ein Beispiel zur Bildung der Gate-Masken 116 können die Gate-Strukturen und optional die Gate-Abstandhalter 92 unter Verwendung eines annehmbaren Ätzprozesses ausgespart werden. Ein oder mehrere dielektrische(s) Material(ien) können dann in den Aussparungen und auf den oberen Oberflächen der CESL 102 und des ersten ILD 104 gebildet werden. Annehmbare dielektrische Materialien enthalten Siliziumnitrid, Siliziumcarbonitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder dergleichen, die durch einen konformen Abscheidungsprozess wie chemische Gasphasenabscheidung (CVD), plasmaverstärkte chemische Gasphasenabscheidung (PECVD), Atomlagenabscheidung (ALD), plasmaverstärkte Atomlagenabscheidung (PEALD) oder dergleichen gebildet werden können. Andere Isolationsmaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. Ein Entfernungsprozess wird durchgeführt, um die überschüssigen Abschnitte des dielektrischen Materials (der dielektrischen Materialien) zu entfernen, wobei sich die überschüssigen Abschnitte über den oberen Oberflächen der CESL 102 und des ersten ILD 104 befinden, wodurch die Gate-Masken 116 gebildet werden. Das (die) dielektrische(n) Material(ien) weisen nach dem Entfernungsprozess Abschnitte auf, die in den Aussparungen verbleiben (wodurch die Gate-Masken 116 gebildet werden). In manchen Ausführungsformen können ein Planarisierungsprozess wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen benutzt werden. Nach dem Planarisierungsprozess sind die oberen Oberflächen der CESL 102, des ersten ILD 104 und der Gate-Masken 116 komplanar (innerhalb von Prozessvariationen), sodass sie in einer Höhe liegen. Gate-Kontakte werden anschließend gebildet, um durch die Gate-Masken 116 zu dringen, um mit den oberen Oberflächen der Gate-Elektroden 114 in Kontakt zu gelangen.
  • In manchen Ausführungsformen ist eine Ätzstoppschicht (ESL) 122 zwischen dem zweiten ILD 124 und den Gate-Abstandhaltern 92, der CESL 102, dem ersten ILD 104 und den Gate-Masken 116 (falls vorhanden) oder den Gate-Dielektrika 112 und den Gate-Elektroden 114 gebildet. Die ESL 122 kann ein dielektrisches Material enthalten, wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen, das eine hohe Ätzselektivität aus dem Ätzen des zweiten ILD 124 aufweist.
  • In 18A-18C sind Gate-Kontakte 132 und Source/Drain-Kontakte 134 gebildet, um mit den Gate-Elektroden 114 bzw. den epitaktischen Source/Drain-Gebieten 98 in Kontakt zu gelangen. Die Gate-Kontakte 132 sind physisch und elektrisch an die Gate-Elektroden 114 gekoppelt. Die Source/Drain-Kontakte 134 sind physisch und elektrisch an die epitaktischen Source/Drain-Gebiete 98 gekoppelt.
  • Als ein Beispiel zur Bildung der Gate-Kontakte 132 und der Source/Drain-Kontakte 134 werden Öffnungen für die Gate-Kontakte 132 durch das zweite ILD 124, die ESL 122 und die Gate-Masken 116 gebildet und Öffnungen für die Source/Drain-Kontakte 134 werden durch das zweite ILD 124, die ESL 122, das erste ILD 104 und die CESL 102 gebildet. Die Öffnungen können unter Verwendung annehmbarer Fotolithografie- und Ätztechniken gebildet werden. Eine Auskleidung (nicht separat veranschaulicht), wie eine Diffusionssperrschicht, eine Adhäsionsschicht oder dergleichen und ein leitfähiges Material werden in den Öffnungen gebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 124 zu entfernen. Die verbleibenden Auskleidung und das leitfähige Material bilden die Gate-Kontakte 132 und die Source/Drain-Kontakte 134 in den Öffnungen. Die Gate-Kontakte 132 und die Source/Drain-Kontakte 134 können in unterschiedlichen Prozessen gebildet werden oder können in demselben Prozess gebildet werden. Auch wenn sie als in denselben Querschnitten gebildet gezeigt sind, sollte klar sein, dass jeder der Gate-Kontakte 132 und der Source/Drain-Kontakte 134 in unterschiedlichen Querschnitten gebildet sein kann, was einen Kurzschluss der Kontakte vermeiden kann.
  • Optional werden Metall-Halbleiter-Legierungsgebiete 136 an den Grenzflächen zwischen den epitaktischen Source/Drain-Gebieten 98 und den Source/Drain-Kontakten 134 gebildet. Die Metall-Halbleiter-Legierungsgebiete 136 können Silicidgebiete sein, die aus einem Metallsilicid gebildet sind (z.B. Titansilicid, Kobaltsilicid, Nickelsilicid usw.), Germanidgebiete, die aus Metallgermanid gebildet sind (z.B. Titangermanid, Kobaltgermanid, Nickelgermanid usw.), Silizium-Germanid-Gebiete, die sowohl aus einem Metallsilicid als auch einem Metallgermanid gebildet sind, oder dergleichen. Die Metall-Halbleiter-Legierungsgebiete 136 können vor dem (den) Material(ien) der Source/Drain-Kontakte 134 durch Abscheiden eines Metalls in den Öffnungen für die Source/Drain-Kontakte 134 und dann Durchführen eines thermischen Temperprozesses gebildet werden. Das Metall kann jedes Metall sein, das zur Reaktion mit den Halbleitermaterialien (z.B. Silizium, Silizium-Germanium, Germanium usw.) der epitaktischen Source/Drain-Gebiete 98 imstande ist, um eine Metall-Halbleiter-Legierung geringen Widerstands zu bilden, wie Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetall, andere hochschmelzende Metalle, Seltenerdmetalle oder deren Legierungen. Das Metall kann durch einen Abscheidungsprozess wie ALD, CVD, PVD oder dergleichen gebildet werden. Nach dem thermischen Temperprozess kann ein Reinigungsprozess, wie ein Nassreinigen, durchgeführt werden, um sämtliches Restmetall aus den Öffnungen für die Source/Drain-Kontakte 134 zu entfernen, wie von Oberflächen der Metall-Halbleiter-Legierungsgebiete 136. Das (die) Material(ien) der Source/Drain-Kontakte 134 kann (können) dann auf den Metall-Halbleiter-Legierungsgebieten 136 gebildet werden.
  • 19A-19C sind Ansichten von FinFETs gemäß manchen anderen Ausführungsformen. Die Ausführungsform von 19A-19C ist ähnlich der Ausführungsform von 18A-18C, mit der Ausnahme, dass STI-Gebiete 70 gekrümmte untere Oberflächen infolge von Konturierung aufweisen, die während des Strukturierens der Halbleiterfinnen 54 auftreten kann (beschrieben für 3), und die hybriden Finnen 68 gekrümmte untere Oberflächen infolge von Konturierung aufweisen, die während des Abscheidens des Filmstapels 62 (beschrieben für 4 auftreten kann). Die gekrümmten unteren Oberflächen können konvexe untere Oberflächen sein. Insbesondere bildet der Konturierungs-FCVD-Prozess (beschrieben für 4) den Filmstapel 62 mit konturierten Oberflächen. In manchen Ausführungsformen sind die unteren Oberflächen der hybriden Finnen 68 gekrümmt und die oberen Oberflächen der hybriden Finnen 68 sind planar. Der Grad an Konturierung der Oberflächen der Halbleiterfinnen 54 kann sich von dem Grad an Konturierung der Oberflächen des Filmstapels 62 unterscheiden. Infolgedessen weisen die hybriden Finnen 68 gekrümmte untere Oberflächen mit einer ersten Bogenlänge auf, die STI-Gebiete 70 weisen gekrümmte untere Oberflächen mit einer zweiten Bogenlänge auf und die zweite Bogenlänge ist kleiner als die erste Bogenlänge. In manchen Ausführungsformen ist die erste Bogenlänge im Bereich von 100 nm bis 300 nm und die zweite Bogenlänge ist im Bereich von 50 nm bis 70 nm.
  • Ausführungsformen können Vorteile erzielen. Abscheiden der Füllschicht 62B mit einem Konturierungs-FCVD-Prozess erlaubt, dass das fließfähige Material der Füllschicht 62B mit einer hohen Viskosität abgeschieden wird. Die Füllschicht 62B kann somit die Gräben 56B konform füllen, wodurch Raum in den Gräben 56B für die Bildung der hybriden Finnen 68 zwischen Finnenstrukturen 52 bleibt. Da das fließfähige Material eine hohe Viskosität aufweist, kann die Bildung von Hohlräumen oder Falzen in dem Isolationsmaterial 64 verringert werden, insbesondere in den Gräben 56A. Knickdefekte in den Vorrichtungen können somit verringert werden, was die Herstellungsausbeute und Leistung der resultierenden FinFETs erhöht.
  • Die offenbarten FinFET-Ausführungsformen können auch bei Nanostrukturvorrichtungen wie Nanostruktur- (z.B. Nanoblatt, Nanodraht, Gate-all-Around oder dergleichen) Feldeffekttransistoren (NSFETs) angewendet werden. In einer NSFET-Ausführungsform werden die Finnen durch Nanostrukturen ersetzt, die durch Strukturieren eines Stapels abwechselnder Schichten aus Kanalschichten und Opferschichten gebildet werden. Dummy-Gate Strukturen und Source/Drain-Gebiete werden auf gleiche Weise wie in den oben beschriebenen Ausführungsformen gebildet. Nach Entfernung der Dummy-Gate Strukturen können die Opferschichten in Kanalgebieten teilweise oder vollständig entfernt werden. Die Ersatz-Gate-Strukturen werden auf gleiche Weise wie in den oben beschriebenen Ausführungsformen gebildet, die Ersatz-Gate-Strukturen können teilweise oder vollständig Öffnungen füllen, die durch Entfernung der Opferschichten verbleiben, und die Ersatz-Gate-Strukturen können teilweise oder vollständig die Kanalschichten in den Kanalgebieten der NSFET-Vorrichtungen umgeben. ILDs und Kontakte zu den Ersatz-Gate-Strukturen und den Source/Drain-Gebieten können auf gleiche Weise wie in den oben beschriebenen Ausführungsformen gebildet werden. Eine Nanostrukturvorrichtung kann wie in US Patentanmeldung Veröffentlichung Nr. 2016/0365414 offenbart, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird, gebildet werden.
  • Weiter können die FinFET/NSFET-Vorrichtungen durch Metallisierungsschichten in einer darüberliegenden Interconnect-Struktur verbunden sein, um integrierte Schaltungen zu bilden. Die darüberliegende Interconnect-Struktur kann in einem Backend-of-Line-Prozess (BEOL-Prozess) gebildet werden, in dem die Metallisierungsschichten mit den Gate-Kontakten 132 und den Source/Drain-Kontakten 134 verbunden werden. Zusätzliche Merkmale, wie passive Vorrichtungen, Speicher (z.B. magnetoresistiver Direktzugriffsspeicher (MRAM), resistiver Direktzugriffsspeicher(RRAM), Phasenänderungsdirektzugriffsspeicher(PCRAM) usw.) oder dergleichen können mit der Interconnect-Struktur während des BEOL Prozesses integriert werden.
  • In einer Ausführungsform umfasst ein Verfahren: Ätzen eines Grabens in einem Substrat; Abscheiden eines Auskleidungsmaterials in dem Graben mit einem Atomlagenabscheidungsprozess; Abscheiden eines fließfähigen Materials auf dem Auskleidungsmaterial und in dem Graben mit einem konturierenden fließfähigen chemischen Gasphasenabscheidungsprozess; Umwandeln des Auskleidungsmaterials und des fließfähigen Materials zu einem festen Isolationsmaterial, wobei ein Abschnitt des Grabens nicht mit dem festen Isolationsmaterial gefüllt wird; und Bilden einer hybriden Finne in dem Abschnitt des Grabens, der nicht mit dem festen Isolationsmaterial gefüllt ist. In manchen Ausführungsformen des Verfahrens weist der konturierende fließfähige chemische Gasphasenabscheidungsprozess eine erste Abscheidungsrate entlang vertikalen Oberflächen des Grabens auf, weist der konturierende fließfähige chemische Gasphasenabscheidungsprozess eine zweite Abscheidungsrate entlang horizontalen Oberflächen des Grabens auf und die erste Abscheidungsrate ist im Wesentlichen gleich der zweiten Abscheidungsrate. In manchen Ausführungsformen des Verfahrens wird das fließfähige Material aus Siliziumoxynitrid gebildet und der konturierende fließfähige chemische Gasphasenabscheidungsprozess umfasst: gleichzeitiges Aussetzen des Auskleidungsmaterials Trisilylamin, Sauerstoffgas und Ammoniak. In manchen Ausführungsformen des Verfahrens ist das Auskleidungsmaterial aus Siliziumnitrid gebildet und der Atomlagenabscheidungsprozess umfasst: Durchführen eines Atomlagenabscheidungszyklus durch zyklisches Aussetzen des Substrats Silan und Ammoniak; und Wiederholen des Atomlagenabscheidungszyklus mehrere Male. In manchen Ausführungsformen des Verfahrens umfasst Aussetzen des Auskleidungsmaterial Trisilylamin, Sauerstoffgas und Ammoniak: Platzieren des Substrats in einer Abscheidungskammer; Abgeben von Trisilylamin in der Abscheidungskammer bei einer ersten Durchflussrate in einem Bereich von 900 sccm bis 1410 sccm; Abgeben von Sauerstoffgas in der Abscheidungskammer bei einer zweiten Durchflussrate in einem Bereich von 10 sccm bis 100 sccm; und Abgeben von Ammoniak in der Abscheidungskammer bei einer dritten Durchflussrate in einem Bereich von 20 sccm bis 100 sccm, wo ein Verhältnis der ersten Durchflussrate zu der dritten Durchflussrate mindestens 10 ist. In manchen Ausführungsformen des Verfahrens umfasst Aussetzen des Auskleidungsmaterials Trisilylamin, Sauerstoffgas und Ammoniak weiter: Erzeugen eines Plasmas in der Abscheidungskammer, wo die Abscheidungskammer bei einem Druck von weniger als 600 Torr gehalten wird und wo die Abscheidungskammer bei einer Temperatur in einem Bereich von 10 °C bis 135 °C gehalten wird. In manchen Ausführungsformen des Verfahrens ist das feste Isolationsmaterial Siliziumoxid und Umwandeln des Auskleidungsmaterials und des fließfähigen Materials zu dem festen Isolationsmaterial umfasst: Tempern des Auskleidungsmaterials und des fließfähigen Materials, während das Auskleidungsmaterial und das fließfähige Material Dampf ausgesetzt werden. In manchen Ausführungsformen des Verfahrens umfasst Tempern des Auskleidungsmaterials und des fließfähigen Materials Tempern des Auskleidungsmaterials und des fließfähigen Materials bei einer Temperatur in einem Bereich von 400 °C bis 700 °C und für eine Dauer in einem Bereich von 1 Stunde bis 6 Stunden.
  • In einer Ausführungsform umfasst ein Verfahren: Ätzen eines ersten Grabens und eines zweiten Grabens in einem Substrat, wobei der erste Graben eine erste Breite aufweist, der zweite Graben eine zweite Breite aufweist, die zweite Breite größer ist als die erste Breite; Abscheiden eines fließfähigen Materials in dem ersten Graben und dem zweiten Graben; Umwandeln des fließfähigen Materials zu einem festen Isolationsmaterial, wobei das feste Isolationsmaterial den ersten Graben füllt, das feste Isolationsmaterial den zweiten Graben auskleidet; und Aussparen des festen Isolationsmaterials, um ein erstes Isolationsgebiet in dem ersten Graben zu bilden und ein zweites Isolationsgebiet in dem zweiten Graben zu bilden. In manchen Ausführungsformen umfasst das Verfahren weiter: vor Aussparen des festen Isolationsmaterials, Bilden einer hybriden Finne auf dem festen Isolationsmaterial in dem zweiten Graben, wobei die hybride Finne Abschnitte des zweiten Grabens füllt, die nicht mit dem festen Isolationsmaterial gefüllt sind. In manchen Ausführungsformen des Verfahrens weisen die Abschnitte des zweiten Grabens, die nicht mit dem festen Isolationsmaterial gefüllt sind, eine dritte Breite in einem Bereich von 50 nm bis 100 nm auf. In manchen Ausführungsformen des Verfahrens wird das fließfähige Material zu einer ersten Dicke in dem zweiten Graben abgeschieden, wobei die erste Dicke im Wesentlichen gleichmäßig entlang Seitenwänden und einer unteren Oberfläche des zweiten Grabens ist. In manchen Ausführungsformen des Verfahrens ist die erste Breite in einem Bereich von 5 nm bis 12 nm, die zweite Breite ist in einem Bereich von 15 nm bis 40 nm, die erste Dicke ist in einem Bereich von 10 nm bis 15 nm und ein Verhältnis der ersten Dicke zu der zweiten Breite ist in einem Bereich von 20% bis 100%. In manchen Ausführungsformen des Verfahrens weist der erste Graben eine erste Tiefe auf, der zweite Graben weist eine zweite Tiefe auf und die zweite Tiefe ist größer als die erste Tiefe.
  • In einer Ausführungsform weist eine Vorrichtung auf: eine erste Halbleiterfinne, die sich von einem Substrat erstreckt; eine zweite Halbleiterfinne, die sich von dem Substrat erstreckt; eine hybride Finne zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne, wobei die hybride Finne eine erste gekrümmte untere Oberfläche mit einer ersten Bogenlänge aufweist; und ein Isolationsgebiet mit einem ersten Abschnitt, einem zweiten Abschnitt und einem dritten Abschnitt, wobei der erste Abschnitt zwischen der hybriden Finne und der ersten Halbleiterfinne angeordnet ist, der zweite Abschnitt zwischen der hybriden Finne und der zweiten Halbleiterfinne angeordnet ist, der dritte Abschnitt zwischen der hybriden Finne und dem Substrat angeordnet ist, das Isolationsgebiet eine zweite gekrümmte untere Oberfläche mit einer zweiten Bogenlänge aufweist, wobei die zweite Bogenlänge kleiner als die erste Bogenlänge ist. In manchen Ausführungsformen der Vorrichtung weisen der erste Abschnitt, der zweite Abschnitt und der dritte Abschnitt des Isolationsgebiets im Wesentlichen eine gleichmäßige Dicke auf. In manchen Ausführungsformen der Vorrichtung liegt eine obere Oberfläche der hybriden Finne auf gleicher Höhe wie eine obere Oberfläche der ersten Halbleiterfinne und eine obere Oberfläche der zweiten Halbleiterfinne. In manchen Ausführungsformen weist die Vorrichtung weiter auf: ein Gate-Dielektrikum an Seitenwänden der hybriden Finne, Seitenwänden der ersten Halbleiterfinne und Seitenwänden der zweiten Halbleiterfinne; und eine Gate-Elektrode auf dem Gate-Dielektrikum. In manchen Ausführungsformen weist die Vorrichtung weiter auf: ein erstes Source/Drain-Gebiet in der ersten Halbleiterfinne; und ein zweites Source/Drain-Gebiet in der zweiten Halbleiterfinne, wobei die hybride Finne das erste Source/Drain-Gebiet von dem zweiten Source/Drain-Gebiet trennt. In manchen Ausführungsformen der Vorrichtung ist die erste Bogenlänge in einem Bereich von 100 nm bis 300 nm und die zweite Bogenlänge ist in einem Bereich von 50 nm bis 70 nm.
  • Vorstehend sind Merkmale von mehreren Ausführungsformen erläutert, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne Weiters als Grundlage zur Gestaltung oder Modifizierung anderer Prozesse und Strukturen zur Ausführung derselben Zwecke und/oder zum Erreichen derselben Vorteile der hier vorgestellten Ausführungsformen verwendet werden können. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abänderungen vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 63/184575 [0001]

Claims (20)

  1. Verfahren umfassend: Ätzen eines Grabens in einem Substrat; Abscheiden eines Auskleidungsmaterials in dem Graben durch einen Atomlagenabscheidungsprozess; Abscheiden eines fließfähigen Materials auf dem Auskleidungsmaterial und in dem Graben durch einen konturierenden fließfähigen chemischen Gasphasenabscheidungsprozess; Umwandeln des Auskleidungsmaterials und des fließfähigen Materials zu einem festen Isolationsmaterial, wobei ein Abschnitt des Grabens von dem festen Isolationsmaterial ungefüllt verbleibt; und Bilden einer hybriden Finne in dem Abschnitt des Grabens, der nicht mit dem festen Isolationsmaterial gefüllt ist.
  2. Verfahren nach Anspruch 1, wobei der konturierende fließfähige chemische Gasphasenabscheidungsprozess eine erste Abscheidungsrate entlang vertikaler Oberflächen des Grabens aufweist, der konturierende fließfähige chemische Gasphasenabscheidungsprozess eine zweite Abscheidungsrate entlang horizontaler Oberflächen des Grabens aufweist und die erste Abscheidungsrate im Wesentlichen gleich der zweiten Abscheidungsrate ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei das fließfähige Material aus Siliziumoxynitrid gebildet ist und der konturierende fließfähige chemische Gasphasenabscheidungsprozess umfasst: Aussetzen des Auskleidungsmaterials gleichzeitig an Trisilylamin, Sauerstoffgas und Ammoniak.
  4. Verfahren nach Anspruch 3, wobei das Auskleidungsmaterial aus Siliziumnitrid gebildet ist und der Atomlagenabscheidungsprozess umfasst: Durchführen eines Atomlagenabscheidungszyklus durch zyklisches Aussetzen des Substrats an Silan und Ammoniak; und mehrmaliges Wiederholen des Atomlagenabscheidungszyklus.
  5. Verfahren nach Anspruch 3 oder 4, wobei das Aussetzen des Auskleidungsmaterials an Trisilylamin, Sauerstoffgas und Ammoniak umfasst: Platzieren des Substrats in einer Abscheidungskammer; Abgeben von Trisilylamin in der Abscheidungskammer bei einer ersten Durchflussrate von 900 sccm bis 1410 sccm; Abgeben von Sauerstoffgas in der Abscheidungskammer bei einer zweiten Durchflussrate von 10 sccm bis 100 sccm; und Abgeben von Ammoniak in der Abscheidungskammer bei einer dritten Durchflussrate von 20 sccm bis 100 sccm, wobei ein Verhältnis der ersten Durchflussrate zu der dritten Durchflussrate mindestens 10 beträgt.
  6. Verfahren nach Anspruch 5, wobei das Aussetzen des Auskleidungsmaterials an Trisilylamin, Sauerstoffgas und Ammoniak ferner umfasst: Erzeugen eines Plasmas in der Abscheidungskammer, wobei die Abscheidungskammer bei einem Druck von weniger als 600 Torr gehalten wird, und wobei die Abscheidungskammer bei einer Temperatur von 10 °C bis 135 °C gehalten wird.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei das feste Isolationsmaterial Siliziumoxid ist und wobei das Umwandeln des Auskleidungsmaterials und des fließfähige Materials zu dem festen Isolationsmaterial umfasst: Tempern des Auskleidungsmaterials und des fließfähigen Materials, während das Auskleidungsmaterial und das fließfähige Material an Dampf ausgesetzt werden.
  8. Verfahren nach Anspruch 7, wobei das Tempern des Auskleidungsmaterials und des fließfähigen Materials umfasst: Tempern des Auskleidungsmaterials und des fließfähigen Materials bei einer Temperatur von 400 °C bis 700 °C und für eine Dauer von 1 Stunde bis 6 Stunden.
  9. Verfahren umfassend: Ätzen eines ersten Grabens und eines zweiten Grabens in einem Substrat, wobei der erste Graben eine erste Breite aufweist, der zweite Graben eine zweite Breite aufweist, und die zweite Breite größer als die erste Breite ist; Abscheiden eines fließfähigen Materials in dem ersten Graben und dem zweiten Graben; Umwandeln des fließfähigen Materials zu einem festen Isolationsmaterial, wobei das feste Isolationsmaterial den ersten Graben füllt, wobei das feste Isolationsmaterial den zweiten Graben auskleidet; und Aussparen des festen Isolationsmaterials, um ein erstes Isolationsgebiet in dem ersten Graben zu bilden und ein zweites Isolationsgebiet in dem zweiten Graben zu bilden.
  10. Verfahren nach Anspruch 9, ferner umfassend: vor dem Aussparen des festen Isolationsmaterials, Bilden einer hybriden Finne auf dem festen Isolationsmaterial in dem zweiten Graben, wobei die hybride Finne Abschnitte des zweiten Grabens füllt, die nicht mit dem festen Isolationsmaterial gefüllt sind.
  11. Verfahren nach Anspruch 10, wobei die Abschnitte des zweiten Grabens, die nicht mit dem festen Isolationsmaterial gefüllt sind, eine dritte Breite von 50 nm bis 100 nm aufweisen.
  12. Verfahren nach einem der vorstehenden Ansprüche 9 bis 11, wobei das fließfähige Material zu einer ersten Dicke in dem zweiten Graben abgeschieden wird, wobei die erste Dicke im Wesentlichen gleichmäßig entlang Seitenwänden und einer unteren Oberfläche des zweiten Grabens ist.
  13. Verfahren nach Anspruch 12, wobei die erste Breite 5 nm bis 12 nm beträgt, die zweite Breite 15 nm bis 40 nm beträgt, die erste Dicke 10 nm bis 15 nm beträgt und ein Verhältnis der ersten Dicke zu der zweiten Breite 20% bis 100% beträgt.
  14. Verfahren nach einem der vorstehenden Ansprüche 9 bis 13, wobei der erste Graben eine erste Tiefe aufweist, der zweite Graben eine zweite Tiefe aufweist und die zweite Tiefe größer als die erste Tiefe ist.
  15. Vorrichtung, aufweisend: eine erste Halbleiterfinne, die sich von einem Substrat erstreckt; eine zweite Halbleiterfinne, die sich von dem Substrat erstreckt; eine hybride Finne zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne, wobei die hybride Finne eine erste gekrümmte untere Oberfläche mit einer ersten Bogenlänge aufweist; und ein Isolationsgebiet mit einem ersten Abschnitt, einem zweiten Abschnitt und einem dritten Abschnitt, wobei der erste Abschnitt zwischen der hybriden Finne und der ersten Halbleiterfinne angeordnet ist, der zweite Abschnitt zwischen der hybriden Finne und der zweiten Halbleiterfinne angeordnet ist, der dritte Abschnitt zwischen der hybriden Finne und dem Substrat angeordnet ist und das Isolationsgebiet eine zweite gekrümmte untere Oberfläche mit einer zweiten Bogenlänge aufweist, wobei die zweite Bogenlänge kleiner als die erste Bogenlänge ist.
  16. Vorrichtung nach Anspruch 15, wobei der erste Abschnitt, der zweite Abschnitt und der dritte Abschnitt des Isolationsgebiets im Wesentlichen eine gleichmäßige Dicke aufweisen.
  17. Vorrichtung nach Anspruch 15 oder 16, wobei eine obere Oberfläche der hybriden Finne auf gleicher Höhe mit einer oberen Oberfläche der ersten Halbleiterfinne und einer oberen Oberfläche der zweiten Halbleiterfinne liegt.
  18. Vorrichtung nach einem der vorstehenden Ansprüche 15 bis 17, ferner aufweisend: ein Gate-Dielektrikum an Seitenwänden der hybriden Finne, Seitenwänden der ersten Halbleiterfinne und Seitenwänden der zweiten Halbleiterfinne; und eine Gate-Elektrode auf dem Gate-Dielektrikum.
  19. Vorrichtung nach einem der vorstehenden Ansprüche 15 bis 18, ferner aufweisend: ein erstes Source/Drain-Gebiet in der ersten Halbleiterfinne; und ein zweites Source/Drain-Gebiet in der zweiten Halbleiterfinne, wobei die hybride Finne das erste Source/Drain-Gebiet von dem zweiten Source/Drain-Gebiet trennt.
  20. Vorrichtung nach einem der vorstehenden Ansprüche 15 bis 19, wobei die erste Bogenlänge 100 nm bis 300 nm beträgt und die zweite Bogenlänge 50 nm bis 70 nm beträgt.
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