CN110223954B - 导电部件形成方法及结构 - Google Patents

导电部件形成方法及结构 Download PDF

Info

Publication number
CN110223954B
CN110223954B CN201810998352.9A CN201810998352A CN110223954B CN 110223954 B CN110223954 B CN 110223954B CN 201810998352 A CN201810998352 A CN 201810998352A CN 110223954 B CN110223954 B CN 110223954B
Authority
CN
China
Prior art keywords
metal layer
plasma
nitrogen
thickness
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810998352.9A
Other languages
English (en)
Other versions
CN110223954A (zh
Inventor
卢炜业
张志维
李弘贸
黄俊贤
黄昱明
蔡彦明
王毓萱
陈泓旭
陈昱恺
郑宇彣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN110223954A publication Critical patent/CN110223954A/zh
Application granted granted Critical
Publication of CN110223954B publication Critical patent/CN110223954B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明的实施例总体性地提供与包括阻挡层的导电部件相关的实例及其方法。在实施例中，在穿过介电层直至源极/漏极区的开口中沉积金属层。金属层沿着源极/漏极区并且沿着介电层的至少部分地限定开口的侧壁。氮化金属层包括实施包括至少一次方向依赖性的等离子体工艺的多次等离子体工艺。通过多次等离子体工艺使金属层的部分保持未被氮化。形成硅化物区，其包括使金属层的未氮化部分与源极/漏极区的部分反应。在位于金属层的氮化部分上的开口中设置导电材料。

Description

导电部件形成方法及结构
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及导电部件形成方法及结构。
背景技术
半导体集成电路(IC)产业经历了指数型增长。IC材料和设计的技术进步产生了多代IC，其中，每一代都具有比先前一代更小且更复杂的电路。在IC发展进程中，功能密度(例如，单位芯片面积上互连器件的数量)大大增加，同时几何尺寸(例如，使用制造工艺可制造的最小组件(或线))减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
随着器件的按比例缩小，制造商已经开始使用新的和不同的材料和/或材料的组合以便于器件的按比例缩小。按比例缩小，单独并结合新的和不同的材料也带来了先前一代在较大的几何尺寸下可能没有出现的挑战。
发明内容
根据本发明的一个方面，提供了一种半导体处理的方法，所述方法包括：在穿过一个或多个介电层直至位于衬底上的源极/漏极区的开口中沉积金属层，所述金属层沿着所述源极/漏极区并且沿着所述一个或多个介电层的至少部分地限定所述开口的侧壁；氮化所述金属层包括实施多次等离子体工艺，其中，所述多次等离子体工艺包括至少一个方向依赖性等离子体工艺以使所述金属层的沿着所述一个或多个介电层的所述侧壁的第一部分氮化和使所述金属层的沿着所述源极/漏极区的第二部分部分地氮化，其中，所述金属层的部分通过所述多次等离子体工艺保持未被氮化；形成硅化物区包括使所述金属层的未氮化部分与所述源极/漏极区的部分反应；以及在位于所述金属层的氮化的所述第一部分和所述金属层的氮化的所述第二部分上的所述开口中设置导电材料。
根据本发明的另一个方面，提供了一种半导体结构，包括：源极/漏极区，位于衬底的有源区中，所述源极/漏极区的上表面的相应切线相对于所述衬底的主平面具有40度或更大的倾斜角度；介电结构，具有侧壁；以及导电结构，沿着所述介电结构的侧壁，所述导电部件包括：硅化物区，沿着所述源极/漏极区，所述硅化物区沿着所述源极/漏极区的上表面延伸，其中，所述源极/漏极区的上表面接触所述导电部件，并且所述源极/漏极区的相应切线相对于所述衬底的主平面具有40度或更大的倾斜角度；阻挡层，沿着所述介电结构的侧壁并且沿着所述硅化物区，所述硅化物区设置在所述源极/漏极区和所述阻挡层之间；和导电材料，位于所述阻挡层上。
根据本发明的又一个方面，提供了一种用于半导体处理的方法，所述方法包括：形成穿过一个或多个介电层直至半导体材料的开口；在所述开口中沉积金属层，所述金属层的厚度根据所述金属层的相应支撑表面的取向变化；将所述金属层暴露于第一含氮等离子体；将所述金属层暴露于第二含氮等离子体，所述第一含氮等离子体和所述第二含氮等离子体均将所述金属层的至少第一部分转化为金属氮化物层，所述第二含氮等离子体具有比所述第一含氮等离子体更大的方向依赖性；使所述金属层的第二部分与所述半导体材料反应以在所述半导体材料上形成硅化物区，所述硅化物区设置在所述半导体材料与所述金属氮化物层之间；以及在位于所述金属氮化物层上的所述开口中形成导电材料。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的在用于形成鳍式场效应晶体管(FinFET)的示例性工艺中的中间阶段处的中间结构的三维图。
图2A至图2B、图3A至3B、图4A至图4B、图5A至图5B、图6A至图6B、图7A至图7B、图8A至图8B、图9A至图9B、图10A至图10B是根据一些实施例的在形成FinFET的示例性工艺中的中间阶段处的相应中间结构的截面图。
图11是根据一些实施例的图10B的中间结构的部分的截面图。
图12是根据一些实施例的用于形成导电部件的示例性方法的流程图。
图13至图15是示出根据一些实施例的在用于形成导电部件的示例性工艺的各个阶段处的材料的示例性厚度的曲线图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
通常，本发明提供了与包括阻挡层的导电部件相关的示例性实施例，以及用于形成那些导电部件的方法。在一些实例中，使用定向沉积工艺在至例如源极/漏极区的开口中沉积金属层。多次等离子体工艺可用于氮化一些金属层以形成阻挡层。多次等离子体工艺可以包括具有各种方向依赖性(directional-dependencies)的等离子体工艺。然后金属层的剩余部分可以与源极/漏极区反应以形成硅化物区。由此可以形成具有较大的表面积和厚度一致的硅化物区，并且可以创建具有良好的粘附性和良好的氧扩散阻挡性的阻挡层。本发明可以实现其他益处。
在前段制程(FEOL)处理中在形成至鳍式场效应晶体管(FinFET)的源极/漏极区的导电部件的背景下描述本文所示的示例性实施例。可以在诸如利用诸如平面场效应晶体管(FET)、垂直全环栅(VGAA)FET、水平全环栅(HGAA)FET、双极结晶体管(BJT)、二极管等的不同的器件的其他背景下实现其他实施例。可以在形成至半导体区的具有阻挡层的导电部件的背景下实现本发明的各个方面，其中，在半导体区上形成硅化物区。在诸如在替代栅极工艺和/或后段制程(BEOL)工艺中将要形成阻挡层而不形成硅化物区的背景下进一步实现本发明的各方面。可以在其他工艺中和/或其他器件中使用本发明的一些方面的实现。
本发明描述了示例性方法和结构的一些变型。本领域的普通技术人员将容易地理解，可以做出的其他修改预期在其他实施例的范围内。尽管以特定的顺序描述方法实施例，但是可以以任何逻辑顺序实施各个其他的方法实施例，并且可以包括比本文所描述的更少或更多的步骤。在一些图中，可以省略其中示出的组件或部件的一些参考标记以避免模糊其他组件或部件；这是为了便于描述图。
图1至图10A至图10B示出根据一些实施例的在用于形成鳍式场效应晶体管(FinFET)的示例性工艺期间的相应阶段处的相应中间结构的图。图1示出在示例性方法的阶段处的中间结构的立体图。如下所述，在FinFET的实现中使用中间结构。可以在其他示例性实施例中实现其他结构。
中间结构包括形成在半导体衬底40上的鳍44，其中，在相邻鳍44之间且在半导体衬底40上具有相应的隔离区48。伪栅极堆叠件沿着鳍44的相应两个侧壁且位于鳍44上方。伪栅极堆叠件均包括界面电介质50、伪栅极52和掩模54。
半导体衬底40可以是或可以包括掺杂(例如，用p型或n型掺杂剂)或未掺杂的块状半导体衬底、绝缘体上半导体(SOI)衬底等。在一些实施例中，半导体衬底40的半材料可以包括诸如硅(Si)或锗(Ge)的元素半导体；也包括化合物半导体(例如SiGe，SiGeC，SiGeSb)和化合物及元素半导体的组合。
诸如通过在半导体衬底40中蚀刻沟槽以形成鳍44来在半导体衬底40上形成鳍44。隔离区48形成为每个均位于相邻鳍44之间的相应沟槽中。隔离区48可以包括或者可以是诸如氧化物(诸如氧化硅)、氮化物等或它们的组合的绝缘材料。绝缘材料可以沉积在沟槽中，并且被平坦化至鳍44的顶面，然后使绝缘材料凹进，从而使得鳍44从形成隔离区48的剩余绝缘材料之间突出。可以实施其他工艺和材料以形成鳍44和隔离区48。例如，鳍44可以包括或者可以是异质外延结构，该异质外延结构包括与半导体衬底40的半导体材料失配的半导体材料晶格。
如本文所述，在鳍44上形成伪栅极堆叠件(或更一般地，栅极结构)，从而用于替代栅极工艺。界面电介质50可以包括或者可以是氧化硅、氮化硅等或它们的多层。伪栅极52可以包括或者可以是硅(例如多晶硅)或另一种材料。掩模54可以包括或可以是氮化硅、氮氧化硅、碳氮化硅等或它们的组合。可以诸如通过任何可接受的沉积技术顺序地沉积或形成用于伪栅极堆叠件的界面电介质50、伪栅极52和掩模54的各层，然后例如使用光刻和一个或多个蚀刻工艺进行图案化以使各层成为伪栅极堆叠件。其他材料和/或技术可以用于在其他工艺(诸如先栅极工艺)中形成功能性的(而不是伪)栅极堆叠件。
图1还示出在后续图中使用的参考截面。截面A-A位于沿着例如鳍44中且在相对的源极/漏极区之间的沟道的平面中。截面B-B位于垂直于截面A-A的平面中并且横跨过不同的相应鳍44中的源极/漏极区。下面以字符“A”结尾的附图示出在对应于截面A-A的各种处理情况下的截面图，以及下面以字符“B”结尾的附图中示出在对应于截面B-B的各种处理情况下的截面图。图2A和图2B分别示出在截面A-A和B-B处的图1的中间结构的截面图。
图3A和图3B示出形成栅极间隔件56和外延源极/漏极区60。沿着伪栅极堆叠件的侧壁并且在鳍44上方形成栅极隔离件56。例如，根据鳍44在隔离区48之上的高度，也可以沿着鳍44的侧壁形成剩余的栅极间隔件56’。例如，可以通过适当的工艺共形地沉积用于栅极间隔件56的一个或多个层并且各向异性地蚀刻一个或多个层来形成栅极间隔件56。用于栅极间隔件56的一个或多层可以包括或可以是碳氧化硅、氮化硅、氮氧化硅、碳氮化硅等、它们的多层或它们的组合。
在伪栅极堆叠件的相对两侧且在鳍44中形成凹槽。可以通过蚀刻工艺来进行凹进。蚀刻工艺可以是各向同性的或各向异性的，或者还可以是相对于半导体衬底40的一个或多个晶面具有选择性的。因此，凹槽可以基于所实施的蚀刻工艺而具有各种截面轮廓。蚀刻工艺可以是诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等的干蚀刻，或诸如使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)或其他蚀刻剂的湿蚀刻。
在凹槽中形成外延的源极/漏极区60。外延源极/漏极区60可以包括或可以是硅锗、碳化硅、硅磷、硅碳磷、Ⅲ-Ⅴ族化合物半导体、Ⅱ-Ⅵ族化合物半导体等。通过诸如通过金属有机CVD(MOCVD)、分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、选择性外延生长(SEG)等或它们的组合在凹槽中外延生长材料来在凹槽中形成外延源极/漏极区60。在一些实例中，由于隔离区48的阻挡，首先在凹槽中垂直生长外延源极/漏极区60，在此期间不水平生长外延源极/漏极区60。在完全填充位于隔离区48之间的凹槽之后，可以垂直地和水平地生长外延源极/漏极区60以形成小晶面，其中，小晶面对应于半导体衬底40的晶体平面。在一些实例中，可以外延生长第一鳍44中的外延源极/漏极区60以与相邻的第二鳍44中的外延源极/漏极区60合并。在其他实例中，可以不合并外延源极/漏极区60(例如，可以是单独的外延源极/漏极区60)。在进一步的实例中，外延源极/漏极区60可以采取任何合并的和/或不合并的结构配置，并且可以后续通过形成至外延源极/漏极区60的一个或多个导电部件(例如，一个或多个接触件)进行电连接。在图3B的说明中，示出两个合并的源极/漏极区，其中，每个合并的源极/漏极区具有相应鳍44的两个外延源极/漏极区60。在一些实例中，不同的材料用于p型器件和n型器件的外延源极/漏极区。在凹进或外延生长期间适当的掩蔽可以允许在不同的器件中使用不同的材料。在一些实例中，还可以诸如通过外延生长期间的原位掺杂和/或通过外延生长之后将掺杂剂注入到外延源极/漏极区60中来掺杂外延源极/漏极区60。因此，可以通过掺杂(例如，通过在外延生长期间的原位掺杂)和/或通过外延生长来界定(delineated)源极/漏极区，其可以进一步界定其中界定有源极/漏极区的有源区。
图4A和图4B示出形成接触蚀刻停止层(CESL)70并且在CESL 70上方形成第一层间电介质(ILD)72。通常，在形成例如接触件或通孔时，通过具有与相邻的层或组件的不同的蚀刻选择性，蚀刻停止层可以提供一种停止蚀刻工艺的机制。在外延源极/漏极区60的表面、栅极间隔件56的侧壁和顶面、掩模54的顶面和隔离区48的顶面上共形地沉积CESL70。CESL 70可以包括或可以是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合。第一ILD 72可以包括或可以是二氧化硅，诸如氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)，未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合的低k介电材料(例如，具有低于二氧化硅的介电常数的材料)。可以通过任何可接受的沉积技术来沉积CESL 70和第一ILD 72。
可以在沉积第一ILD 72之后，诸如通过化学机械平坦化(CMP)来平坦化第一ILD72。在先栅极工艺中，第一ILD 72的顶面可以位于CESL70和栅极堆叠件的上部之上，以及可以省略下面参考图5A至图5B描述的用于形成替代栅极堆叠件的一些工艺。因此，可以在栅极堆叠件上方保留CESL 70和第一ILD 72的上部。
图5A和图5B示出利用替代栅极结构替代伪栅极堆叠件，形成第二ILD 90并且形成至外延源极/漏极区60的开口92。诸如通过诸如CMP的平坦化工艺使第一ILD 72和CESL 70形成为具有与伪栅极52的顶面共面的顶面。CMP还可以去除伪栅极52上的掩模54(以及在一些情况下，栅极间隔件56的上部)。因此，通过第一ILD 72和CESL 70暴露伪栅极52的顶面。在伪栅极52通过第一ILD 72和CESL 70暴露的情况下，诸如通过一个或多个可接受的蚀刻工艺去除伪栅极52。在栅极间隔件56之间，即在去除伪栅极堆叠件的位置处形成凹槽，并且通过凹槽暴露鳍44的沟道区。
在去除伪栅极堆叠件处的凹槽中形成替代栅极结构。如图所示，替代栅极结构均包括界面电介质80、栅极介电层82、一个或多个可选的共形层84和栅极导电填充材料86。可以通过任何适当的沉积技术沉积界面电介质80、栅极介电层82、一个或多个可选的共形层84和栅极导电填充材料86。沿着沟道区在鳍44的侧壁和顶面上形成界面电介质80。界面电介质80可以是例如界面电介质50(如果未去除)、氧化物(例如，氧化硅)和/或另一氧化物(例如，氧化硅)、氮化物(例如，氮化硅)和/或另一介电层。可以在去除伪栅极堆叠件处的凹槽中(例如，隔离区48的顶面上、界面电介质80上，栅极间隔件56的侧壁上)并且在第一ILD72、CESL70和栅极间隔件56的顶面上共形地沉积栅极介电层82。栅极介电层82可以是或包括氧化硅、氮化硅、高k介电材料、它们的多层或其他介电材料。
然后，可以在栅极介电层82上共形地(并且如果多于一个则顺序地)沉积一个或多个可选的共形层84。一个或多个可选的共形层84可以包括一个或多个阻挡层和/或覆盖层以及一个或多个功函调整层。一个或多个阻挡层和/或覆盖层可以包括钽和/或钛的氮化物、硅氮化物、碳氮化物和/或铝氮化物；钨的氮化物、碳氮化物和/或碳化物；或它们的组合。一个或多个功函调整层可以包括或可以是钛和/或钽的氮化物、硅氮化物、碳氮化物、铝氮化物、铝氧化物和/或铝碳化物；钨的氮化物、碳氮化物和/或碳化物；钴；铂等或它们的组合。
在一个或多个可选的共形层84(如果采用的话)和/或栅极介电层82上方形成栅极导电填充材料86。栅极导电填充材料86可填充其中去除伪栅极堆叠件的剩余的凹槽。栅极导电填充材料86可以是或可以包括诸如钨、钴、铝、钌、铜、它们的多层、它们的组合等的含金属材料。CMP可以去除多余的栅极导电填充材料86、一个或多个可选的共形层84和栅极介电层82。因此，可以形成如图5A所示的包括栅极导电填充材料86、一个或多个可选的共形层84、栅极介电层82和界面电介质80的替代栅极结构。
在第一ILD 72、CESL 70、栅极间隔件56和替代栅极结构上方形成第二ILD 90。第二ILD 90可以包括或可以是二氧化硅，诸如氧氮化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合的低k介电材料。可以通过任何适当的沉积技术来沉积第二ILD 90。
相应的开口92形成为穿过第二ILD 90、第一ILD 72和CESL 70以暴露相应外延源极/漏极区60的至少部分。例如，可以使用光刻和一个或多次蚀刻工艺将第二ILD 90、第一ILD 72和CESL 70图案化为具有开口92。如图5B所示，开口92暴露两个合并的源极/漏极区的至少相应部分。此外，用于形成开口92的一个或多次蚀刻工艺蚀刻到外延源极/漏极区60中，由此在外延源极/漏极区60中产生侧壁62。
图6A和6B示出使用方向依赖性沉积(directional-dependent deposition)在开口92中形成金属层100(例如，其可以实现为双金属层)。通过方向依赖性沉积在第二ILD 90的顶面上并且沿着开口92的表面(例如，第二ILD 90、第一ILD 72和CESL 70的侧壁以及外延源极/漏极区60的表面)形成金属层100。金属层100可以是或可以包括钛、钽、钴、镍、镍铂、钌或另一金属(例如，可以硅化的金属)。方向依赖性沉积可以是物理汽相沉积(PVD)、选择性化学汽相沉积(CVD)或另一沉积技术。方向依赖性沉积根据其上沉积有金属层100的支撑表面的取向来沉积具有变化的厚度的金属层100。例如，金属层100的厚度取决于支撑表面的切线相对于下面的半导体衬底40的水平面或主平面或取向形成的倾斜角(通常为“倾斜角”)，诸如0°倾斜角将表示水平表面，而90°倾斜角将表示图中的垂直表面。在一些实例中，金属层100在水平表面上(例如，0°倾斜角)沉积有最大厚度并且在垂直表面上(例如，90°倾斜角)沉积有最小厚度，从最大厚度至最小厚度之间减小的厚度对应于增加的倾斜角度。
图6B示出在开口92的不同表面上沉积的金属层100的不同厚度。金属层100的第一厚度T1处于基本水平的表面(例如，约0°的倾斜角)。金属层100的第二厚度T2处于倾斜表面(例如，约45°倾斜角)。金属层100的第三厚度T3处于基本垂直的表面(例如，约90°的倾斜角)。如图6B所示，第一厚度T1大于第二厚度T2，第二厚度T2大于第三厚度T3。在一些实例中，第一厚度T1可以在从约1nm至约10nm的范围内，并且第二厚度T2和第三厚度T3均可以在从大于0nm至约10nm的范围内。在一些实例中，第一厚度T1与第三厚度T3的比率为约8或更大，诸如约10或更大，并且特别地，诸如约50。因此，可以以比在基本垂直的表面上快8倍或更多(例如，约10倍或更多，诸如约50倍)的速率在基本水平的表面上沉积金属层100。
通过PVD工艺实现的物理溅射可以导致金属层100的方向依赖性沉积。在选择性CVD工艺中，可以以比在介电表面(诸如CESL 70、第一ILD 72和第二ILD 90的表面)上更大的速率在外延源极/漏极区60(例如，SiGe中的锗)上沉积金属层100。因此，选择性CVD工艺的方向依赖性可能是由其上沉积有金属层100的下面的结构引起的。例如，与作为CESL 70、第一ILD 72和第二ILD 90的介电表面的基本垂直的表面相比，基本水平的表面是外延源极/漏极区60的通过选择性CVD工艺可以更大的速率在其上沉积金属层100的表面。
图7A和图7B示出通过第一等离子体工艺由金属层100的部分形成的第一处理的阻挡层110。第一等离子体工艺具有低的方向依赖性或没有方向依赖性。第一等离子体工艺使金属层100暴露于含氮等离子体，该含氮等离子体将金属层100的部分氮化以形成第一处理的阻挡层110。因为第一等离子体工艺具有低的方向依赖性或没有方向依赖性，所以金属层100的该部分的氮化接近共形或完全共形。实施第一等离子体工艺以氮化金属层100的沿着垂直表面(例如，沿着开口92的侧壁)的第三厚度T3的部分。例如，第一等离子体工艺可以完全氮化金属层100的沿着开口92的介电侧壁的部分。显而易见，本文所述的金属层100的多次等离子体工艺和定向沉积允许在开口92的侧壁上形成的金属层100和后续的阻挡层的厚度比之前已经实施的更薄，同时在其他地方(诸如在外延源极/漏极区60上)获得足够厚度的阻挡层。
在一些实例中，第一等离子体工艺是高压等离子体工艺。可以利用电容耦合等离子体(CCP)来实施第一等离子体工艺。第一等离子体工艺使用诸如氮气(N2)、氨气(NH3)、一氧化二氮(N2O)、形成气体(例如，N2/H2混合物)等或它们的组合的含氮气体，以及诸如氢气(H2)、氩气(Ar)等的载气。在第一等离子体工艺期间含氮气体的流速可以是诸如在从约2000sccm至约3000sccm的范围内的高流速。在第一等离子体工艺期间载气的流速可以等于含氮气体的流速，尽管可以使用载气的其他流速。第一等离子体工艺的压力可以大于或等于约5托。等离子体工艺的等离子体发生器的功率可以是诸如在1W至约1000W的范围内的低功率。第一等离子体工艺的温度可以是诸如从室温(例如，约23℃)至约400℃的低温。第一等离子体工艺的等离子体可以是高密度和高能量等离子体。
在一些实例中，如果将高压等离子体工艺用作第一等离子体工艺，则可以通过高压等离子体的多个循环来实施第一等离子体工艺。每个循环可以包括其中金属层100暴露于高压等离子体(例如，“等离子体导通”阶段)的持续时间和其中使金属层100不再暴露于高压等离子体(例如，“等离子体关闭”或“冷却”阶段)的后续持续时间。金属层100暴露于高压等离子体的持续时间可以在从约5秒至约120秒的范围内。在一些实例中，可以在5倍至10倍的范围内重复该循环。通过在这些实例中实施多个循环，与暴露于单个较长持续时间的高压等离子体相比，可以减少半导体衬底40上的一些组件(诸如栅极间隔件56)的致密化和收缩。通过减小栅极间隔件56的致密化和收缩，可以减小栅极间隔件56的电介质值(k值)和相应的寄生电容的增加。此外，通过实施多个循环，与实施单循环等离子体工艺相比，经受等离子体工艺的结构可能不会受热那么多。
第一处理的阻挡层110的第四厚度T4处于基本水平的表面(例如，约0°倾斜角)。第一处理的阻挡层110的第五厚度T5处于倾斜表面(例如，约45°倾斜角)。第一处理的阻挡层110的第六厚度T6处于基本垂直的表面(例如，约90°倾斜角)。第四、第五和第六厚度T4、T5、T6基本相等，尽管第四厚度T4可稍大于第五厚度T5，第五厚度T5可稍大于第六厚度T6。在一些实例中，第四厚度T4可以在从约0.5nm至约3nm的范围内，并且第五厚度T5和第六厚度T6均可以在从约0.5nm至约3nm的范围内。在一些实例中，第四厚度T4与第六厚度T6的比率小于约2，诸如在从约1.5至约5的范围内。因此，可以在基本水平的表面上以基本垂直的表面的2倍或更小的速率氮化金属层100以形成第一处理的阻挡层110。
图8A和图8B示出通过第二等离子体工艺由金属层100的部分形成并且包括第一处理的阻挡层110的第二处理的阻挡层120。第二等离子体工艺具有比第一等离子体工艺更高的方向依赖性。第二等离子体工艺使金属层100和第一处理的阻挡层110暴露于含氮等离子体，这进一步氮化金属层100的部分以形成第二处理的阻挡层120。因此，阻挡层120可以是金属氮化物(例如，TiN)。因为第二等离子体工艺具有较高的方向依赖性，所以金属层100的该部分的氮化可基于金属层100的支撑表面的取向而变化。实施第二等离子体工艺以氮化金属层100的沿着低倾斜角度的表面(例如，沿着外延源极/漏极区60的上部水平表面)的部分。这可以沿着外延源极/漏极区60形成较厚的第二处理的阻挡层120，而不会显著地进一步氮化金属层100的沿着例如外延源极/漏极区60的侧壁62的部分。因此，在形成第二处理的阻挡层120之后，可以沿着外延源/漏区60的侧壁62保持金属层100的部分。
在一些实例中，第二等离子体工艺是低压等离子体工艺。可以利用电容耦合等离子体(CCP)实施实现第二等离子体工艺。第二等离子体工艺使用诸如氮气(N2)、氨气(NH3)、铵(NH)等或它们的组合的含氮气体和诸如氢气(H2)、氩气(Ar)等的载气。在第二等离子体工艺期间含氮气体的流速可以是诸如在从约2000sccm至约3000sccm的范围内的高流速。在第二等离子体工艺期间载气的流速可以等于含氮气体的流速，尽管可以使用载气的其他流速。第二等离子体工艺的压力可以小于或等于约2托。等离子体工艺的等离子体发生器的功率可以是诸如在从100W至约2000W的范围内的高功率。第二等离子体工艺的温度可以是诸如从室温(例如，约23℃)至约400℃的低温。第二等离子体工艺的等离子体可以是低密度和低能量等离子体。在第二等离子体处理期间，可利用从约100W至约2000W的范围内(诸如750W)的RF功率偏置衬底保持器。金属层100和第一处理的阻挡层110暴露于低压等离子体的持续时间可以在从约5秒至约120秒的范围内。
第二处理的阻挡层120的第七厚度T7位于基本水平的表面(例如，约0°倾斜角)。第二处理的阻挡层120的第八厚度T8位于倾斜表面(例如，约45°倾斜角)。第二处理的阻挡层120的第六厚度T6位于基本垂直的表面(例如，约90°倾斜角)并且从第一处理的阻挡层110保留。第七厚度T7大于第八厚度T8，第八厚度T8大于第六厚度T6。在一些实例中，第七厚度T7可以在从约0.5nm至约5nm的范围内，并且第八厚度T8可以在从约0.5nm至约4nm的范围内。可以在基本水平的表面上以基本垂直的表面的4倍或更多的速率氮化金属层100和第一处理的阻挡层110以形成第二处理的阻挡层120。
虽然本文中描述为实施两个等离子体工艺以形成阻挡层120，但其他实例可实施更多等离子体工艺来形成阻挡层120。
在第二等离子体工艺之后，可以沿着外延源极/漏极区60的侧壁62、其他基本非水平的表面和基本水平的表面保留金属层100的部分。可以保留金属层100的这些部分而不被多次等离子体工艺氮化。
图9A和图9B示出沿着外延源极/漏极区60形成硅化物区130。通过使外延源极/漏极区60的相应上部与金属层100反应，在外延源极/漏极区60上形成硅化物区130(例如，TiSi或TiSiGe)。实施退火以促进外延源极/漏极区60与金属层100的反应。例如，退火可以是温度在从约500℃至约700℃的范围内的快速热退火(RTA)，但是也可以实施其他退火工艺和/或其他温度。如下面更详细描述的，由于在多次等离子体工艺之后，金属层100中沿着外延源极/漏极区60的侧壁62和其他基本非水平的表面的部分保留，所以在外延源极/漏极区60的侧壁62处和其他基本非水平的表面处，外延源极/漏极区60可以与金属层100的那些部分反应形成硅化物区130。
图10A和图10B示出在开口92中形成导电填充材料140以填充开口92。导电填充材料140可以沉积在阻挡层120上并填充开口92。导电填充材料140可以是或可以包括钴、钨、铜、钌、铝、金、银、它们的合金等或它们的组合，并且可以通过CVD、原子层沉积(ALD)、PVD或另一沉积技术来沉积。在沉积导电填充材料140之后，例如可以通过使用诸如CMP的平坦化工艺去除多余的导电填充材料140、阻挡层120和金属层100。平坦化工艺可以从第二ILD 90的顶面之上去除多余的导电填充材料140、阻挡层120和金属层100。因此，导电部件(包括导电填充材料140、阻挡层120和硅化物区130)和第二ILD 90的顶面可以是共面的。导电部件可以是或可以称为接触件、插塞等。
图11是根据一些实施例的图10B的结构的部分的截面图。图11中的硅化物区130沿着与导电部件(包括导电填充材料140、阻挡层120和硅化物区130)接触的外延源极/漏极区60的基本全部表面延伸。硅化物区130设置在外延源极/漏极区60和阻挡层120之间，因此阻挡层120不直接接触与导电部件接触的外延源极/漏极区60的表面的实质部分或任何部分。硅化物区130沿着外延源极/漏极区60的水平和/或具有小于40°的倾斜角的表面延伸，并且进一步沿着外延源极/漏极区60的具有40°或更大、50°或更大、60°或更大、70°或更大和80°或更大(例如，包括垂直侧壁)的倾斜角的表面延伸。
在图11中所示和下面所述的实例仅仅是为了说明实例的各个方面，并且其他实例可以具有其他部件和尺寸。通过虚线示出位置150、152、154和156以示出横跨在此描述的硅化物区130和阻挡层120的厚度方向。外延源极/漏极区60具有在位置150处的侧壁62、在位置152处的倾斜表面以及在位置154处的基本水平的表面。位置156是由开口92形成的第一ILD72的侧壁。位置150处的硅化物区130的厚度为0.95nm，以及位置150处的阻挡层120的厚度为2.65nm。位置152处的硅化物区130的厚度为3.21nm，以及位置152处的阻挡层120的厚度为2.61nm。位置154处的硅化物区130的厚度为6.33nm，以及位置154处的阻挡层120的厚度为2.92nm。位置156处的阻挡层120的厚度为1.87nm。因此，位置156处的阻挡层120的厚度可以小于位置150、152和154处的阻挡层120的相应厚度。此外，位置154处的阻挡层120的厚度可以大于位置150和152处的阻挡层120的相应厚度。
从图11中可以看出，硅化物区130可以沿着外延源极/漏极区60的侧壁62、倾斜表面和基本水平的表面。多次等离子体工艺的方向性可以导致足够厚的阻挡层120沿着外延源极/漏极区60形成，而不会消耗在例如外延源极/漏极区60的侧壁62或其他基本非水平的表面处的所有金属，因此，可以在外延源极/漏极区60的侧壁62、倾斜表面和基本水平的表面处形成硅化物区130。这可以增加硅化物区130与外延源极/漏极区60的接触面积，并且由此可以减小接触电阻。此外，与形成硅化物区的其他技术相比，可以形成具有更均匀的厚度的硅化物区130。增加硅化物区130中的厚度的一致性可减少外延源极/漏极区60中的结尖峰(junction spiking)。例如，上述第二等离子体工艺可以控制阻挡层120和金属层100的位于外延源极/漏极区60上的部分的厚度，以实现这种增加的一致性。
额外地，沿着硅化物区130的阻挡层120的厚度可足以防止在后续处理期间氧化硅化物区130。因此，在硅化物区130和阻挡层120之间的界面处可能发生较少的氧化。
此外，在使用在此描述的工艺的一些实例中，硅化物区130和与硅化物区130相应的界面可以是无空隙的。在一些工艺中，例如当独立于硅化物区的形成而沉积(例如，通过ALD)阻挡层时，可以在硅化物区和下面的外延源极/漏极区之间形成空隙。在测试中，使用多次等离子体工艺来处理金属层100以形成阻挡层120并且使用金属层100的剩余部分来形成硅化物区130不会导致在硅化物区130中或在与相应的硅化物区130的界面处形成空隙。
甚至进一步，通过使用本文所述的定向工艺，可以减小阻挡层120在开口92的侧壁(例如，第一ILD 72和第二ILD 90的侧壁)上的厚度。通过减小该厚度，可以减小开口92的高宽比，以便用导电填充材料140填充开口92，从而为导电填充材料140的沉积创建更大的窗口。这可能会导致形成的器件的产量增加。通常，阻挡层120在开口92的侧壁上的厚度小于阻挡层120沿着硅化物区130的厚度，这可以(i)提高导电填充材料140的间隙填充能力，并且(ii)改善硅化物区130的保护。
在一些实例中，实施用于形成阻挡层120和硅化物区130的工艺(例如，金属层100的沉积、多次等离子体工艺和退火)，而不使用包括碳(C)或氟(F)的任何流体(例如，诸如前体气体、载气和/或环境气体的气体；和/或液体)。这可以使金属层100和后续形成的阻挡层120和硅化物区130不含碳和氟。因此阻挡层120可以在例如第一ILD 72(和/或第二ILD 90)和导电填充材料140之间具有改善的粘附性。
图12是根据一些实施例的用于形成导电部件的示例性方法的流程图。图13至图15是根据一些实施例的示出图13的各个操作的各个方面的图。
在操作202中，形成穿过一个或多个介电层直至源极/漏极区的开口。在图5A和图5B中示出并参考图5A和图5B描述操作202的实例。例如，开口92形成为穿过第二ILD 90、第一ILD 72和CESL 70至外延源极/漏极区60。
在操作204中，使用方向依赖性沉积工艺在开口中沉积金属层。在图6A和图6B中示出并参考图5A和图5B描述操作204的实例。例如，使用例如PVD或选择性CVD，在开口92中沉积金属层100。如图13的曲线图所示，金属层可以沉积为(例如，所沉积的金属300)具有根据下面的支撑表面的倾斜角度的厚度。
在操作206中，使用第一等离子体工艺氮化金属层的部分。在图7A和图7B中示出并参考图7A和图7B描述操作206的实例。例如，使用第一等离子体工艺氮化金属层100的部分以形成第一处理的阻挡层110。如图14的曲线图所示，可以将金属层氮化(例如，第一处理的氮化物302)为具有根据下面支撑的表面的倾斜角度的厚度，该厚度对倾斜角度是独立或只有受到小幅度的影响。
在操作208中，使用第二等离子体工艺氮化金属层的未氮化部分。在图8A和图8B中示出并参考图8A和图8B描述操作208的实例。例如，使用第二等离子体工艺氮化金属层100的部分以形成第二处理的阻挡层120。如图15的曲线图所示，可以将金属层氮化(例如，第二处理的氮化物304)为具有根据倾斜角度的厚度，该厚度对下面支撑表面的倾斜角度具有较高的依赖性(例如，epi斜率较大的边缘)。如图15所示，通过多次等离子体工艺氮化金属层通常不是累积的，例如，由第二等离子体工艺引起的氮化的厚度没有增加到由第一等离子体工艺引起的氮化的厚度，尽管可能在边界302和边界304的交点处发生一些累积效应。因此，在图15的实例中，第二等离子体工艺对于具有约56°或更小的倾斜角度的表面的氮化决定氮化的金属层的厚度，并且第一等离子体工艺对于具有约56°或更大的倾斜角的表面的氮化决定氮化的金属层的厚度。如图15所示，作为方向依赖性沉积和多次等离子体工艺的结果，氮化具有约86°或更大倾斜角的表面上的所有金属，由此在这些表面上没有留下未氮化的金属层。本领域普通技术人员将容易理解，可以通过改变例如所沉积的金属层300的工艺参数和/或厚度来实现氮化的金属层的不同厚度和/或不同倾斜角度之间的关系。
在操作210中，通过使源极/漏极区与未氮化的金属层反应而在源极/漏极区上形成硅化物区。在图9A和图9B中示出并参考9A和图9B描述操作210的实例。例如，通过使外延源极/漏极区60与未氮化的金属层100反应，在外延源极/漏极区60上形成硅化物区130。如图15的实例所示，所沉积的金属300的未氮化部分(例如，限定在相交边界300、302和304之间的区域)可用于与源极/漏极区反应以形成硅化物区。
在操作212中，在开口中沉积导电填充材料以填充开口。在图10A和图10B中示出并参考图10A和图10B描述操作212的实例。例如，在开口92中沉积导电填充材料140以填充开口92。
一些实施例可以实现一些优势。通过一些实施例形成的硅化物区可以具有增加的面积以减小接触电阻。硅化物区也可以具有增加的厚度均匀性，其可以降低下面的源极/漏极区中的结尖峰的风险。额外地，可以减少硅化物处或硅化物中的空隙的发生。此外，可以形成具有良好粘附性并且能够防止硅化物区氧化的阻挡层。更进一步，可以创建更大的处理窗口，这可以提高产品产量。
一个实施例是半导体处理的方法。在穿过一个或多个介电层至位于衬底上的源极/漏极区的开口中沉积金属层。金属层沿着源极/漏极区并且沿着至少部分地限定开口的一个或多个介电层的侧壁。氮化金属层，其中，该氮化包括实施包括至少一个方向依赖性等离子体工艺的多次等离子体工艺，以引起沿着一个或多个介电层的侧壁的金属层的第一部分的氮化以及沿着源极/漏极区的金属层的第二部分的部分氮化。金属层的部分通过多次等离子体工艺保持未被氮化。形成硅化物区，其包括使金属层的未氮化部分与源极/漏极区的部分反应。在位于金属层的氮化的第一部分和金属层的氮化的第二部分上的开口中设置导电材料。
在一些实施例中，沉积所述金属层包括使用方向依赖性沉积工艺。
在一些实施例中，所沉积的所述金属层具有沿着所述一个或多个介电层的所述侧壁的第一厚度和沿着所述源极/漏极区的第二厚度，所述第二厚度大于所述第一厚度。
在一些实施例中，实施所述多次等离子体工艺包括：实施第一等离子体工艺包括使用第一含氮等离子体；以及在实施所述第一等离子体工艺之后，实施第二等离子体工艺包括使用第二含氮等离子体，其中，所述第二等离子体工艺的方向依赖性大于所述第一等离子体工艺的方向依赖性。
在一些实施例中，实施所述多次等离子体工艺包括：实施第一等离子体工艺包括使用第一含氮等离子体；以及在实施所述第一等离子体工艺之后，实施第二等离子体工艺包括使用第二含氮等离子体，其中，所述第一等离子体工艺的压力大于所述第二等离子体工艺的压力。
在一些实施例中，实施所述第一等离子体工艺包括实施多个循环，其中，每个循环均包括：将所述金属层暴露于所述第一含氮等离子体且持续第一持续时间；以及使所述金属层不再暴露于所述第一含氮等离子体且持续第二持续时间。
在一些实施例中，实施所述多次等离子体工艺包括：实施第一等离子体工艺包括使用第一含氮等离子体；以及在实施所述第一等离子体工艺之后，实施第二等离子体工艺包括使用第二含氮等离子体，其中，所述第一等离子体工艺的密度和能量大于所述第二等离子体工艺的密度和能量。
在一些实施例中，在不存在含碳的流体的情况下并且在不存在含氟的流体的情况下实施沉积所述金属层、氮化所述金属层和形成所述硅化物区。
另一实施例是半导体处理的方法。在穿过一个或多个介电层的至位于衬底上的源极/漏极区的开口中沉积金属层。金属层沿着开口的侧壁并且沿着源极/漏极区。氮化金属层的第一部分和金属层的第二部分。氮化包括实施多次等离子体处理。金属层的第一部分沿着开口的侧壁，并且金属层的第二部分沿着源极/漏极区。金属层的第三部分设置在金属层的第二部分和源极/漏极区之间，并且不被多次等离子体工艺氮化。多次等离子体工艺包括至少一个方向依赖性等离子体工艺。形成硅化物区。硅化物区的形成包括使金属层的第三部分与源极/漏极区的部分反应。在位于金属层的氮化的第一部分和金属层的氮化的第二部分上的开口中形成导电材料。
在一些实施例中，所述金属氮化物层接触所述一个或多个介电层的侧壁。
在一些实施例中，所述第一含氮等离子体的压力大于所述第二含氮等离子体的压力。
在一些实施例中，将所述金属层暴露于所述第一含氮等离子体包括在多个循环中将所述金属层暴露于所述第一含氮等离子体，其中，每个循环包括：将所述金属层暴露于所述第一含氮等离子体且持续第一持续时间；以及使所述金属层不再暴露于所述第一含氮等离子体且持续第二持续时间。
在一些实施例中，所述第一含氮等离子体的密度大于所述第二含氮等离子体的密度。
在一些实施例中，所述第一含氮等离子体的能量大于所述第二含氮等离子体的能量。
在一些实施例中，沉积所述金属层，使所述金属层暴露于所述第一含氮等离子体和所述第二含氮等离子体，并且使所述金属层的第二部分与所述半导体材料反应不包括使用含碳的流体并且不包括使用含氟的流体。
另一实施例是一种结构。该结构包括位于衬底的有源区中的源极/漏极区，具有侧壁的介电结构以及沿着介电结构的侧壁的导电部件。源极/漏极区的上部表面的相应切线相对于衬底的主平面具有40度或更大的倾斜角度。导电部件包括沿着源极/漏极区的硅化物区、沿着介电结构的侧壁并且沿着硅化物区的阻挡层以及位于阻挡层上的导电材料。硅化物区沿着源极/漏极区的上部表面延伸，其中，源极/漏极区的上部表面接触导电部件，并且其相应切线相对于衬底的主平面具有40度或更大的倾斜角度。在源极/漏极区和阻挡层之间设置硅化物区。
在一些实施例中，所述阻挡层接触所述介电结构的侧壁。
在一些实施例中，所述阻挡层是金属氮化物。
在一些实施例中，所述阻挡层在所述介电结构的侧壁处的厚度小于所述阻挡层在所述硅化物区处的厚度。
在一些实施例中，所述硅化物区沿着所述源极/漏极区的垂直侧壁。
另一实施例是一种用于半导体处理的方法。开口形成为穿过一个或多个介电层至半导体材料。在开口沉积金属层。金属层的厚度根据金属层的相应支撑表面的取向而变化。金属层暴露于第一含氮等离子体。金属层暴露于第二含氮等离子体。第一含氮等离子体和第二含氮等离子体均将金属层的至少第一部分转化为金属氮化物层。第二含氮等离子体具有比第一含氮等离子体更大的方向依赖性。金属层的第二部分与半导体材料反应以在半导体材料上形成硅化物区。在半导体材料和金属氮化物层之间设置硅化物区。在位于金属氮化物层上的开口中形成导电材料。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体处理的方法，所述方法包括：
在穿过一个或多个介电层直至位于衬底上的源极/漏极区的开口中沉积金属层，所述金属层沿着所述源极/漏极区并且沿着所述一个或多个介电层的至少部分地限定所述开口的侧壁；
氮化所述金属层包括实施多次等离子体工艺，其中，所述多次等离子体工艺包括至少一个方向依赖性等离子体工艺以使所述金属层的沿着所述一个或多个介电层的所述侧壁的第一部分氮化和使所述金属层的沿着所述源极/漏极区的第二部分部分地氮化，其中，所述金属层的部分通过所述多次等离子体工艺保持未被氮化；
形成硅化物区包括使所述金属层的未氮化部分与所述源极/漏极区的部分反应；以及
在位于所述金属层的氮化的所述第一部分和所述金属层的氮化的所述第二部分上的所述开口中设置导电材料。
2.根据权利要求1所述的方法，其中，沉积所述金属层包括使用方向依赖性沉积工艺。
3.根据权利要求1所述的方法，其中，所沉积的所述金属层具有沿着所述一个或多个介电层的所述侧壁的第一厚度和沿着所述源极/漏极区的第二厚度，所述第二厚度大于所述第一厚度。
4.根据权利要求1所述的方法，其中，实施所述多次等离子体工艺包括：
实施第一等离子体工艺包括使用第一含氮等离子体；以及
在实施所述第一等离子体工艺之后，实施第二等离子体工艺包括使用第二含氮等离子体，其中，所述第二等离子体工艺的方向依赖性大于所述第一等离子体工艺的方向依赖性。
5.根据权利要求1所述的方法，其中，实施所述多次等离子体工艺包括：
实施第一等离子体工艺包括使用第一含氮等离子体；以及
在实施所述第一等离子体工艺之后，实施第二等离子体工艺包括使用第二含氮等离子体，其中，所述第一等离子体工艺的压力大于所述第二等离子体工艺的压力。
6.根据权利要求5所述的方法，其中，实施所述第一等离子体工艺包括实施多个循环，其中，每个循环均包括：
将所述金属层暴露于所述第一含氮等离子体且持续第一持续时间；以及
使所述金属层不再暴露于所述第一含氮等离子体且持续第二持续时间。
7.根据权利要求1所述的方法，其中，实施所述多次等离子体工艺包括：
实施第一等离子体工艺包括使用第一含氮等离子体；以及
在实施所述第一等离子体工艺之后，实施第二等离子体工艺包括使用第二含氮等离子体，其中，所述第一等离子体工艺的密度和能量大于所述第二等离子体工艺的密度和能量。
8.根据权利要求1所述的方法，其中，在不存在含碳的流体的情况下并且在不存在含氟的流体的情况下实施沉积所述金属层、氮化所述金属层和形成所述硅化物区。
9.一种半导体结构，包括：
源极/漏极区，位于衬底的有源区中，所述源极/漏极区的上表面的相应切线相对于所述衬底的主平面具有40度或更大的倾斜角度；
介电结构，具有侧壁；以及
导电部件，沿着所述介电结构的侧壁，所述导电部件包括：
硅化物区，沿着所述源极/漏极区，所述硅化物区沿着所述源极/漏极区的上表面延伸，其中，所述源极/漏极区的上表面接触所述导电部件，并且所述硅化物区的与所述源极/漏极区的上表面的接触的接触面的相应切线相对于所述衬底的主平面具有40度或更大的倾斜角度；
阻挡层，沿着所述介电结构的侧壁并且沿着所述硅化物区，所述硅化物区设置在所述源极/漏极区和所述阻挡层之间，所述阻挡层的位于水平的表面具有第七厚度，在倾斜表面具有第八厚度，在垂直的表面具有第六厚度，其中，所述第七厚度大于所述第八厚度，所述第八厚度大于所述第六厚度；和
导电材料，位于所述阻挡层上。
10.根据权利要求9所述的结构，其中，所述阻挡层接触所述介电结构的侧壁。
11.根据权利要求9所述的结构，其中，所述阻挡层是金属氮化物。
12.根据权利要求9所述的结构，其中，所述阻挡层在所述介电结构的侧壁处的厚度小于所述阻挡层在所述硅化物区处的厚度。
13.根据权利要求9所述的结构，其中，所述硅化物区沿着所述源极/漏极区的垂直侧壁。
14.一种用于半导体处理的方法，所述方法包括：
形成穿过一个或多个介电层直至半导体材料的开口；
在所述开口中沉积金属层，所述金属层的厚度根据所述金属层的相应支撑表面的取向变化；
将所述金属层暴露于第一含氮等离子体；
将所述金属层暴露于第二含氮等离子体，所述第一含氮等离子体和所述第二含氮等离子体均将所述金属层的至少第一部分转化为金属氮化物层，所述第二含氮等离子体具有比所述第一含氮等离子体更大的方向依赖性；
使所述金属层的第二部分与所述半导体材料反应以在所述半导体材料上形成硅化物区，所述硅化物区设置在所述半导体材料与所述金属氮化物层之间；以及
在位于所述金属氮化物层上的所述开口中形成导电材料。
15.根据权利要求14所述的方法，其中，所述金属氮化物层接触所述一个或多个介电层的侧壁。
16.根据权利要求14所述的方法，其中，所述第一含氮等离子体的压力大于所述第二含氮等离子体的压力。
17.根据权利要求16所述的方法，其中，将所述金属层暴露于所述第一含氮等离子体包括在多个循环中将所述金属层暴露于所述第一含氮等离子体，其中，每个循环包括：
将所述金属层暴露于所述第一含氮等离子体且持续第一持续时间；以及
使所述金属层不再暴露于所述第一含氮等离子体且持续第二持续时间。
18.根据权利要求14所述的方法，其中，所述第一含氮等离子体的密度大于所述第二含氮等离子体的密度。
19.根据权利要求14所述的方法，其中，所述第一含氮等离子体的能量大于所述第二含氮等离子体的能量。
20.根据权利要求14所述的方法，其中，沉积所述金属层，使所述金属层暴露于所述第一含氮等离子体和所述第二含氮等离子体，并且使所述金属层的第二部分与所述半导体材料反应不包括使用含碳的流体并且不包括使用含氟的流体。
CN201810998352.9A 2018-03-01 2018-08-29 导电部件形成方法及结构 Active CN110223954B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/909,762 US11031286B2 (en) 2018-03-01 2018-03-01 Conductive feature formation and structure
US15/909,762 2018-03-01

Publications (2)

Publication Number Publication Date
CN110223954A CN110223954A (zh) 2019-09-10
CN110223954B true CN110223954B (zh) 2021-08-17

Family

ID=67768776

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810998352.9A Active CN110223954B (zh) 2018-03-01 2018-08-29 导电部件形成方法及结构

Country Status (3)

Country Link
US (2) US11031286B2 (zh)
CN (1) CN110223954B (zh)
TW (1) TWI706451B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10510875B2 (en) * 2017-07-31 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain structure with reduced contact resistance and enhanced mobility
EP3514833B1 (en) * 2018-01-22 2022-05-11 GLOBALFOUNDRIES U.S. Inc. A semiconductor device and a method
KR102476142B1 (ko) * 2018-03-14 2022-12-09 삼성전자주식회사 반도체 장치
US10943818B2 (en) * 2018-10-31 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11302796B2 (en) * 2020-04-01 2022-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming self-aligned source/drain metal contacts
US11450572B2 (en) * 2020-05-22 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11888064B2 (en) * 2020-06-01 2024-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11515165B2 (en) * 2020-06-11 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11227922B2 (en) * 2020-06-18 2022-01-18 International Business Machines Corporation Sloped epitaxy buried contact
US11502000B2 (en) * 2020-08-24 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom lateral expansion of contact plugs through implantation
KR20220049088A (ko) * 2020-10-13 2022-04-21 삼성전자주식회사 반도체 장치
CN112687627A (zh) * 2020-12-25 2021-04-20 上海华力集成电路制造有限公司 鳍式场效应晶体管及其制造方法
US11575017B2 (en) * 2021-06-14 2023-02-07 Nanya Technology Corporation Semiconductor device with void-free contact and method for preparing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6399512B1 (en) * 2000-06-15 2002-06-04 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer
US8039391B1 (en) * 2006-03-27 2011-10-18 Spansion Llc Method of forming a contact in a semiconductor device with engineered plasma treatment profile of barrier metal layer
CN105304556A (zh) * 2014-07-01 2016-02-03 台湾积体电路制造股份有限公司 接触结构及其形成方法
US9331159B1 (en) * 2015-02-06 2016-05-03 Globalfoundries Inc. Fabricating transistor(s) with raised active regions having angled upper surfaces
US9396995B1 (en) * 2015-02-27 2016-07-19 Globalfoundries Inc. MOL contact metallization scheme for improved yield and device reliability
CN106971939A (zh) * 2016-01-14 2017-07-21 台湾积体电路制造股份有限公司 制造一半导体装置的方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7098128B2 (en) * 2004-09-01 2006-08-29 Micron Technology, Inc. Method for filling electrically different features
US7160800B2 (en) * 2005-01-07 2007-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Decreasing metal-silicide oxidation during wafer queue time
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US20140273365A1 (en) 2013-03-13 2014-09-18 Globalfoundries Inc. Methods of forming contacts to source/drain regions of finfet devices by forming a region that includes a schottky barrier lowering material
US9076823B2 (en) * 2013-09-11 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-layer metal deposition in silicide formation
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9922978B2 (en) * 2015-08-21 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with recessed source/drain structure and method for forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102480447B1 (ko) * 2015-11-20 2022-12-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
KR20170141552A (ko) * 2016-06-15 2017-12-26 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US10453935B2 (en) * 2017-04-20 2019-10-22 International Business Machines Corporation Thermally stable salicide formation for salicide first contacts
US10686074B2 (en) * 2017-09-28 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure with doped region in source/drain structure and method for forming the same
US10332789B2 (en) * 2017-11-27 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with TiN adhesion layer for forming a contact plug

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6399512B1 (en) * 2000-06-15 2002-06-04 Cypress Semiconductor Corporation Method of making metallization and contact structures in an integrated circuit comprising an etch stop layer
US8039391B1 (en) * 2006-03-27 2011-10-18 Spansion Llc Method of forming a contact in a semiconductor device with engineered plasma treatment profile of barrier metal layer
CN105304556A (zh) * 2014-07-01 2016-02-03 台湾积体电路制造股份有限公司 接触结构及其形成方法
US9331159B1 (en) * 2015-02-06 2016-05-03 Globalfoundries Inc. Fabricating transistor(s) with raised active regions having angled upper surfaces
US9396995B1 (en) * 2015-02-27 2016-07-19 Globalfoundries Inc. MOL contact metallization scheme for improved yield and device reliability
CN106971939A (zh) * 2016-01-14 2017-07-21 台湾积体电路制造股份有限公司 制造一半导体装置的方法

Also Published As

Publication number Publication date
US11031286B2 (en) 2021-06-08
US20210296168A1 (en) 2021-09-23
CN110223954A (zh) 2019-09-10
TW201937570A (zh) 2019-09-16
US20190273023A1 (en) 2019-09-05
TWI706451B (zh) 2020-10-01

Similar Documents

Publication Publication Date Title
CN110223954B (zh) 导电部件形成方法及结构
US10297453B2 (en) Pre-deposition treatment and atomic layer deposition (ALD) process and structures formed thereby
KR102376508B1 (ko) 집적회로 장치 및 그 제조 방법
US20180166551A1 (en) Multi-Gate Device and Method of Fabrication Thereof
US11469332B2 (en) Semiconductor device and manufacturing method thereof
US11469139B2 (en) Bottom-up formation of contact plugs
US10770361B2 (en) Controlling active fin height of FinFET device using etch protection layer to prevent recess of isolation layer during gate oxide removal
WO2019003078A1 (en) USE OF A MULTILAYER GRID SPACER TO REDUCE THE EROSION OF A SEMICONDUCTOR FIN IN THE MODELING OF A SPACER
CN110610989A (zh) 半导体结构形成方法
US11049945B2 (en) Semiconductor device structure and method for forming the same
CN111128735A (zh) 半导体元件的形成方法
US11133223B2 (en) Selective epitaxy
KR20210098308A (ko) 트랜지스터의 금속 게이트에 대한 선택적 하이브리드 캡핑 층
US11710781B2 (en) Growth process and methods thereof
KR102487407B1 (ko) 반도체 디바이스 및 방법
CN113284876A (zh) 互连结构及其制造方法
CN113745215A (zh) 半导体结构、半导体器件及其形成方法
KR102546906B1 (ko) Finfet 디바이스 및 방법
US20230282729A1 (en) Work-Function Metal in Transistors and Method Forming Same
US20230369452A1 (en) Semiconductor device structure and methods of forming the same
US20230178418A1 (en) Multigate device structure with engineered cladding and method making the same
US11948981B2 (en) Seam-filling of metal gates with Si-containing layers
US20220102494A1 (en) Gate Oxide of Nanostructure Transistor with Increased Corner Thickness
US20220336677A1 (en) Semiconductor devices and methods of manufacture
CN115566069A (zh) 半导体结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant