CN106971939A - 制造一半导体装置的方法 - Google Patents

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Abstract

在一种制造一半导体装置的方法中，通过沉积制程在半导体层上形成含有非晶第一材料的第一层。在此第一层上形成含有金属第二材料的第二层。执行热制程以形成此非晶第一材料与此金属第二材料的合金层。

Description

制造一半导体装置的方法
技术领域
本揭露内容是关于半导体集成电路，且特定而言是关于在磊晶源极/漏极(source/drain；S/D)结构上具有均一且薄的硅化金属层的半导体装置及其制造制程。
背景技术
由于半导体工业已发展至纳米技术制程节点以追求更高装置密度、更高效能及更低成本的，来自制造及设计问题两者的挑战已导致三维设计的发展(例如鳍式场效晶体管(fin field effect transistor；Fin FET))及具有高k(介电常数)材料的金属栅极结构的使用。金属栅极结构常常通过使用栅极替换技术制造，且源极及漏极是通过使用磊晶生长方法形成。更进一步，在源极及漏极上形成硅化金属层。
发明内容
本申请案为一种制造一半导体装置的方法，该方法包括：通过一沉积制程在一半导体层上形成含有一非晶第一材料的一第一层。接着，在该第一层上形成含有一金属第二材料的一第二层，以及执行一热制程以形成该非晶第一材料与该金属第二材料的一合金层。
附图说明
本揭露内容最佳是在结合随附附图解读时自以下详细描述来理解。应强调，根据工业中的标准实务，各个特征并非按比例绘制且仅用于说明目的。事实上，出于论述清晰的目的，可任意增加或减小各个特征的尺寸。
图1A至图1D显示根据本揭露内容的一实施例的示例性连续制程流程；
图1E至图1G显示根据本揭露内容的比较实例的示例性连续制程流程；
图2至图16显示根据本揭露内容的一个实施例的用于制造鳍式FET装置的各种阶段的示例性截面图；
图17至图23显示根据本揭露内容的另一实施例的用于制造鳍式FET装置的各种阶段的示例性截面图。
具体实施方式
应理解，以下揭露内容提供许多不同的实施例或实例用于实施本揭露内容的不同特征。下文描述元件及布置的特定实施例或实例以简化本揭露内容。当然，这些仅为实例且并不意欲为限制性。举例而言，元件的尺寸不限于所揭露的范围或值，而可取决于制程条件及/或装置的所要特性。而且，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一及第二特征的实施例，且亦可包括可在插入第一与第二特征之间形成额外特征以使得第一及第二特征可不直接接触的实施例。可出于简单及清楚的目的以不同比例任意绘制各种特征。在随附附图中，可出于简单的目的省略一些层/特征。
此外，为便于描述，本文可使用空间相对性术语(例如“之下”、“下方”、“下部”、“上方”、“上部”及类似者)来描述附图中所说明的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了附图中所描绘的定向外，空间相对性术语意欲包括在使用或操作中的装置的不同定向。设备可以其他方式定向(旋转90度或其他定向)且因此可同样地解释本文所使用的空间相对性描述词。另外，术语“由……构成”可意谓“包括”或“由……组成”。此外，在以下制造过程中，可能在所描述的操作中/之间存在一或多个额外操作，且操作的次序可能变化。
图1A至图1D显示根据本揭露内容的一实施例的用于形成硅化金属层的示例性连续制程流程。
如图1A中所示，通过沉积制程在半导体层1上形成含有非晶第一材料的第一层2。半导体层1包括硅(Si)、硅锗(SiGe)、磷化硅(SiP)、碳化硅(SiC)、碳磷化硅(SiCP)或任何其他适宜的半导体材料。半导体层1大体上为结晶层。用于第一层2的非晶材料包括非晶硅或非晶锗。在一个实施例中，在半导体层1上形成非晶硅(amorphous Si；a-Si)。在一些实施例中，第一层2的厚度在约1nm至约10nm范围内，且在其他实施例中在约3nm至约5nm范围内。
第一层是通过例如化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)或其他适宜的膜层形成方法形成。
非晶第一层2经掺杂有例如硼(用于p型半导体)或磷(用于n型半导体层)。在一些实施例中，掺杂剂的浓度在1×1020cm-3至1×1022cm-3范围内。除了非晶材料外，而使用多晶材料(例如多晶硅)或微晶材料作为第一层2。
随后，如图1B中所示，在第一层2上形成含有金属第二材料的第二层3，且在第二层3上形成含有第三材料的第三层4。用于第二层3的金属材料为钛(Ti)、钴(Co)、镍(Ni)、钨(W)或钽(Ta)中的至少一者。在一个实施例中，Ti用于第二层3。两个或两个以上金属材料层可用于第二层3。在一些实施例中，第二层3的厚度在约1nm至约15nm范围内，且在其他实施例中在约3nm至约10nm范围内。
在一些实施例中，在第一层2上在形成第二层3之前执行清洗操作。清洗操作包括使用稀释氢氟酸(dilute HF；DHF)及/或缓冲氢氟酸(buffered HF；BHF)的湿式清洗。在腔室中使用气体或等离子(NF3及/或NH3)的原位清洗可用于形成第二层的作为清洗操作。
用于第三层4的第三材料包括金属氮化物，例如氮化钛(TiN)或氮化钽(TaN)。在一个实施例中，TiN用于第三层4。在一些实施例中，第三层4的厚度在约1nm至约5nm范围内，且在其他实施例中在约1nm至约3nm范围内。第三层为非必须的。
第二及第三层是通过例如化学气相沉积(CVD)、物理气相沉积(PVD)(包括溅射)、原子层沉积(ALD)或其他适宜的薄膜形成方法形成。在一些实施例中，第二及第三层是通过引入含氮反应性气体在同一腔室中连续地形成。
在第二及第三层形成之后，执行热制程(亦即退火)以形成非晶第一材料与金属第二材料的合金层。当非晶材料为Si时，形成硅化金属层，且当非晶材料为锗(Ge)时，形成锗化金属层。在一个实施例中，通过退火操作形成硅化钛(TiSi)层5。
在一些实施例中，退火操作是在约500℃至约1000℃的温度下执行。在其他实施例中，退火温度在约800℃至约1000℃范围内。执行退火操作约1微秒至约1毫秒的时间段。在其他实施例中，退火时间段为毫秒范围，例如在约1毫秒至约100毫秒范围内。退火操作是在惰性气体环境中执行。
在一些实施例中，硅化金属(合金)层5的厚度在约1nm至约10nm范围内，且在其他实施例中在约3nm至约5nm范围内。
通过退火操作，第一层2的第一非晶材料(例如，非晶硅(a-Si))实质上完全地耗尽以形成合金层5。为了完全地耗尽第一非晶材料，调节第一层2的厚度及退火条件。举例而言，第一层2愈厚，退火时间段愈长及/或退火温度愈高。
在形成硅化金属(合金)层5之后，通过使用湿式及/或干式蚀刻制程选择性移除第三层4。
在一些实施例中，第二层3(例如，Ti)实质上完全耗尽以便形成硅化金属层5。然而，在其他实施例中，第二层3(例如，Ti)未完全耗尽且残留在硅化金属层5上。在此情况下，当移除第三层4时，亦移除残留的第二层3。
图1E至图1G显示根据本揭露内容的比较实例的示例性连续制程流程。
在比较实例中，非晶层1未在半导体层(例如，Si)上形成，且第二金属材料层(例如，Ti层)直接在半导体层1上形成，如图1E中所示。在图1E中，亦形成第三层4(例如，TiN)。
通过退火操作，形成硅化金属层5'，如图1F中所示。此外，移除第三层4，如图1G中所示。
在比较实例中，半导体层1与硅化金属层5'之间的界面IF2变得粗糙且硅化金属层5'的厚度变化。厚度变化可为平均厚度±1nm至3nm。
作为对比，在图1D中，非晶层1比结晶半导体更快地形成为硅化金属。通过调节退火条件，硅化金属层厚度可实质上由非晶层决定。因此，在一些实施例中，半导体层1与硅化金属层5之间的界面IF1具有更光滑的界面，且硅化金属层5具有实质上均一的厚度，厚度的厚度变化为自平均厚度±1nm。在其他实施例中，厚度变化为±1.0nm。
图2至图16显示根据本揭露内容的一实施例的用于制造鳍式FET装置的各种阶段的示例性截面图。应理解，可在图2至图16显示的制程之前、在其期间及在其之后提供额外操作，且可替代或消除下文描述的操作中的一些以获得方法的额外实施例。操作/制程的次序可为可互换的。此外，用于图1A至图1D的配置、结构、操作及/或材料可应用于由图2至图16所示的制造制程，且可省略详细描述。
为制造用于鳍式FET装置的鳍式结构，在基板10上形成遮罩层15。遮罩层15是通过例如热氧化制程及/或化学气相沉积(CVD)制程形成。基板10为例如杂质浓度在约1×1015cm-3至约1×1016cm-3范围内的p型硅或锗基板。在其他实施例中，基板为杂质浓度在约1×1015cm-3至约1×1016cm-3范围内的n型硅或锗基板。
或者，基板10可包括另一元素半导体，例如锗；化合物半导体，包括第IV-IV族化合物半导体(例如SiC及SiGe)、第III-V族化合物半导体(例如砷化镓(GaAs)、磷化镓(GaP)、氮化镓(GaN)、磷化铟(InP)、砷化铟(InAs)、铟锑(InSb)、磷砷化镓(GaAsP)、氮化铝镓(AlGaN)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及/或磷砷化镓铟(GaInAsP))；或其组合。在一个实施例中，基板10为SOI(绝缘体上硅)基板的硅层。当使用SOI基板时，鳍式结构可自SOI基板的硅层突出或可自SOI基板的绝缘体层突出。在后一情况下，SOI基板的硅层用于形成鳍式结构。亦可使用非晶基板(例如非晶硅或非晶碳化硅)或绝缘材料(例如氧化硅)作为基板10。基板10可包括已经适当地掺杂有杂质(例如，p型或n型电导率)的各种区域。
在一些实施例中，遮罩层15包括例如衬垫氧化物(例如，氧化硅)层15A及氮化硅遮罩层15B。
衬垫氧化物层15A可通过使用热氧化或CVD制程形成。氮化硅遮罩层15B可通过物理气相沉积(PVD)(例如溅射方法)、CVD、等离子增强化学气相沉积(plasma-enhancedchemical vapor deposition；PECVD)、常压化学气相沉积(atmospheric pressurechemical vapor deposition；APCVD)、低压CVD(low-pressure CVD；LPCVD)、高密度等离子CVD(high density plasma CVD；HDPCVD)、原子层沉积(ALD)及/或其他制程形成。
在一些实施例中，衬垫氧化物层15A的厚度在约2nm至约15nm范围内，且氮化硅遮罩层15B的厚度在约2nm至约50nm范围内。进一步在遮罩层上形成遮罩图案。遮罩图案为例如通过微影术操作形成的光阻图案。
通过使用遮罩图案作为蚀刻遮罩，形成衬垫氧化物层及氮化硅遮罩层的硬遮罩图案15，如图2中所示。
随后，如图3中所示，通过使用硬遮罩图案15作为蚀刻遮罩，通过使用干式蚀刻方法及/或湿式蚀刻方法的沟槽蚀刻将基板10图案化为鳍式结构20。
在图3中，三个鳍式结构20经安置在基板10上。然而，鳍式结构的数目不限于三个。数目可小至一个或为多于三个。另外，可邻近鳍式结构20的两侧安置一或多个虚设鳍式结构以改良图案化制程中的图案保真度。
鳍式结构20可由与基板10相同的材料构成且可自基板10连续地延伸。在此实施例中，鳍式结构是由硅构成。鳍式结构20的硅层可为固有的，或适当地经掺杂有n型杂质或p型杂质。
在一些实施例中，鳍式结构20的宽度W1在约5nm至约40nm范围内，且在其他实施例中在约7nm至约12nm范围内。在一些实施例中，两个鳍式结构之间的间隔S1在约10nm至约50nm范围内。在一些实施例中，鳍式结构20的高度(沿着Z方向)在约100nm至约300nm范围内，且在其他实施例中在约50nm至100nm范围内。
在栅极结构40下方的鳍式结构20的下部(参见图6B及图7A)可称为阱区域，且鳍式结构20的上部可称为通道区域。在栅极结构40下方，阱区域嵌入在隔离绝缘层30中(参见图6B及图7A)，且通道区域自隔离绝缘层30突出。通道区域的下部亦可嵌入在隔离绝缘层30中至约1nm至约5nm的深度。
在一些实施例中，阱区域的高度在约60nm至100nm范围内，且通道区域的高度在约40nm至60nm范围内，且在其他实施例中在约38nm至约55nm范围内。
在一些实施例中，在形成鳍式结构20之后，进一步蚀刻基板10以形成台面形状10M，如图4中所示。在其他实施例中，首先形成台面形状10M，且随后形成鳍式结构20。在某些其他实施例中不形成台面形状。
在形成鳍式结构20及台面形状10M之后，在鳍式结构之间的间隔及/或一个鳍式结构与在基板10上形成的另一元件之间的间隔中形成隔离绝缘层30。隔离绝缘层30亦可称为“浅沟槽隔离(shallow-trench-isolation；STI)”层。用于隔离绝缘层30的绝缘材料可包括一或多个氧化硅、氮化硅、氧氮化硅(SiON)、氧氮碳化硅(SiOCN)、氟硅酸盐玻璃(fluorine-doped silicate glass；FSG)或低介电系数(low-k)介电材料层。隔离绝缘层是通过LPCVD(low pressure chemical vapor deposition；LPCVD)、等离子CVD或可流动CVD形成。在可流动CVD中，可沉积可流动介电材料而非氧化硅。正如其名称所示，可流动介电材料在沉积期间可“流动”而填充具高高宽比的缝隙或间隔。通常，各种化学物质经添加至含硅前驱物以允许沉积薄膜流动。在一些实施例中，添加氢化氮键。可流动介电前驱物(尤其是可流动氧化硅前驱物)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(Methyl Silsesquioxane,MSQ)、氢倍半硅氧烷(Hydrogen Silsesquioxane,HSQ)、MSQ/HSQ、全氢化硅氮烷(Perhydrosilazane,TCPS)、全氢化聚硅氮烷(Perhydropolysilazane,PSZ)、正硅酸四乙酯(Tetraethyl orthosilicate,TEOS)或硅烷基胺类(例如三硅烷胺(Trisilylamine,TSA))。这些可流动氧化硅材料是在多操作制程中形成。在沉积可流动薄膜之后，其经固化且随后退火以移除非所要的元素来形成氧化硅。当移除非所要元素时，可流动薄膜密化且收缩。在一些实施例中，进行多个退火制程。可流动薄膜经固化及退火多于一次。可流动薄膜可掺杂有硼及/或磷。
绝缘层30首先以厚层的形式形成以使得鳍式结构嵌入在厚层中，且厚层经凹陷以便使鳍式结构20的上部曝露，如图5中所示。在一些实施例中，鳍式结构自隔离绝缘层30的上表面的高度H1在约20nm至约100nm范围内，且在其他实施例中在约30nm至约50nm范围内。在使隔离绝缘层30凹陷之后或在其之前，可执行热制程，例如退火制程以改良隔离绝缘层30的品质。在某些实施例中，热制程是通过使用快速热退火(rapid thermal annealing；RTA)在约900℃至约1050℃范围内的温度下在惰性气体环境(例如N2、Ar或He环境)中持续约1.5秒至约10秒执行。
在形成绝缘层30之后，在鳍式结构20上形成栅极结构40，如图6A至图6B中所示。图6A为平面图(自上方检视)且图6B为示例性透视图。图7A为沿着图6A及图6B的线a-a的示例性截面图，且图7B为沿着图6A及图6B的线b-b的示例性截面图。图8至图16亦为对应于图6A及图6B的线b-b的示例性截面图。
如图6A及图6B中所示，栅极结构40在X方向中延伸，而鳍式结构20在Y方向中延伸。
为制造栅极结构40，在隔离绝缘层30及曝露的鳍式结构20上形成介电层及多晶硅层，且随后执行图案化操作以便获得包括由多晶硅构成的栅极图案44及介电层42的栅极结构。在一些实施例中，通过使用硬遮罩将多晶硅层图案化，且硬遮罩以帽绝缘层46的形式保留在栅极图案44上。硬遮罩(帽绝缘层46)包括一或多个绝缘材料层。在一些实施例中，帽绝缘层46包括在氧化硅层上形成的氮化硅层。在其他实施例中，帽绝缘层46包括在氮化硅层上形成的氧化硅层。用于帽绝缘层46的绝缘材料可通过CVD、PVD、ALD、电子束蒸发或其他适宜的制程形成。在一些实施例中，介电层42可包括一或多个氧化硅、氮化硅、氧氮化硅或高介电系数(high-k)介电物质层。在一些实施例中，介电层42的厚度在约2nm至约20nm范围内，且在其他实施例中在约2nm至约10nm范围内。在一些实施例中，栅极结构的高度H2(参见图7A)在约50nm至约400nm范围内，且在其他实施例中在约100nm至200nm范围内。
在一些实施例中，使用栅极替换技术。在此情况下，栅极图案44及介电层42分别为随后要移除的虚设栅电极及虚设栅极介电层。若使用栅极优先技术，则栅极图案44及介电层42用作栅电极及栅极介电层。
此外，栅极侧壁间隔物48在栅极图案的两个侧壁上形成。侧壁间隔物48包括一或多个绝缘材料层，例如SiO2、SiN、SiON、SiOCN或SiCN，其是通过CVD、PVD、ALD、电子束蒸发或其他适宜的制程形成。低介电系数介电材料可用作侧壁间隔物。侧壁间隔物48是通过形成绝缘材料的毯覆层及执行各向异性蚀刻形成。在一个实施例中，侧壁间隔物层是由基于氮化硅的材料构成，例如SiN、SiON、SiOCN或SiCN。
随后，如图8中所示，鳍式遮罩层50在鳍式结构20上形成。鳍式遮罩层50是由介电材料构成，此介电材料包括基于氮化硅的材料，例如SiN、SiON、SiOCN或SiCN。在一个实施例中，SiN用作鳍式遮罩层50。鳍式遮罩层50是通过CVD、PVD、ALD、电子束蒸发或其他适宜的制程形成。在一些实施例中，鳍式遮罩层50的厚度在约3nm至约10nm范围内。在某些实施例中，厚度的变化在约±2nm范围内。
在一些实施例中，单独形成用于栅极结构的鳍式遮罩层50及侧壁间隔物48。在其他实施例中，同一毯覆层用于鳍式遮罩层50及侧壁间隔物48。
在形成鳍式遮罩层50之后，鳍式结构20的上部经凹陷以及设置在自隔离绝缘层突出的鳍式结构的侧表面及顶表面上的鳍式遮罩层50的一部分通过干式蚀刻及/或湿式蚀刻操作移除。使鳍式结构20的上部向下凹陷(蚀刻)至等于或低于在上表面隔离绝缘层30上的鳍式遮罩层50的上表面的位准，如图9中所示。通过调节蚀刻条件，鳍式遮罩层50保留在鳍式结构的侧壁部分及隔离绝缘层30的上表面上，如图9中所示。在一些实施例中，保留的鳍式遮罩层50的厚度在约2nm至约10nm范围内。
随后，如图10中所示，磊晶源极/漏极结构60在凹陷鳍式结构20上形成。磊晶源极/漏极结构60是由一或多个半导体材料层构成，这些层具有与鳍式结构20(通道区域)不同的晶格常数。当鳍式结构是由硅构成时，磊晶源极/漏极结构60包括用于n型通道鳍式FET的SiP、SiC或SiCP及用于p型通道鳍式FET的SiGe或Ge。磊晶源极/漏极结构60是在凹陷鳍式结构的上部上磊晶形成，且因此具有结晶结构。由于用以形成鳍式结构20中的基板的晶体定向(例如，(100)平面)，磊晶源极/漏极结构60横向生长且具有菱形形状。
可在约600℃至800℃的温度下在约80托耳至150托耳的压力下通过使用含硅气体(例如硅甲烷(SiH4)、硅乙烷(Si2H6)或二氯硅甲烷(SiCl2H2))、含锗气体(例如锗甲烷(GeH4)、锗乙烷(Ge2H6)或二氯锗甲烷(GeCl2H2))、含碳气体(例如甲烷(CH4)或乙烷(C2H6))及/或掺杂剂气体(例如磷化氢(PH3))生长源极/漏极磊晶层60。用于n通道FET的源极/漏极结构及用于p型通道FET的源极/漏极结构可通过独立的磊晶制程形成。
在形成磊晶源极/漏极结构60之后，在磊晶源极/漏极结构60上形成非晶第一层62(例如非晶硅层)，如图11中所示。在一些实施例中，非晶层62是在磊晶源极/漏极结构60上选择性形成且未在鳍式遮罩层50或其他绝缘层上形成。在其他实施例中，形成非晶材料的毯覆层。在一些实施例中，第一非晶层62的厚度在约1nm至约10nm范围内，且在其他实施例中在约3nm至约5nm范围内。
随后，如图12中所示，金属第二层64在非晶层62上形成，且随后，第三层66在金属层64上形成。用于第二层64的金属材料为Ti、Co、Ni、W或Ta中的至少一者。在一个实施例中，Ti用于第二层64。在一些实施例中，第二金属层64的厚度在约1nm至约15nm范围内，且在其他实施例中在约3nm至约10nm范围内。第三层66是由过渡金属氮化物(例如TiN或TaN)构成。在一个实施例中，第三层66为TiN。在一些实施例中，第三层66的厚度在约1nm至约5nm范围内，且在其他实施例中在约1nm至约3nm范围内。
在形成第二及第三层64、66之后，执行热操作(退火)以便形成合金层70，如图13中所示。当非晶材料为硅时，形成硅化金属层，且当非晶材料为锗时，形成锗化金属层。在一个实施例中，通过退火操作形成硅化钛层70。在一些实施例中，硅化金属(合金)层70的厚度在约1nm至约10nm范围内，且在其他实施例中在约3nm至约5nm范围内。
在此实施例中，由于非晶层62在磊晶源极/漏极结构60上以实质上均一的厚度(变化±1nm或小于1nm)保形地形成，硅化金属层70亦在磊晶源极/漏极结构60上以实质上均一的厚度(变化±1nm或小于1nm)保形地形成。
随后，如图14中所示，第三层66及第二层(若保留)通过湿式及/或干式蚀刻制程经选择性移除，留下硅化金属层70。
随后，如图15中所示，形成在后续接触蚀刻中充当蚀刻终止层的绝缘层80及第一层间介电(interlayer dielectric；ILD)层90。
绝缘层80包括一或多个绝缘材料层，例如SiN、SiON、SiOCN或SiCN。在一个实施例中，SiN用作第一绝缘层80。第一层间介电层90包括一或多个绝缘材料(例如SiO2、SiON或SiOC)或低介电系数介电材料层。在一个实施例中，SiO2用作第一层间介电层90。
随后，通过使用微影术操作及蚀刻操作，在绝缘层80及第一层间介电层90中形成接触孔，且用导电材料填充接触孔，从而形成接触插塞100。接触插塞100可包括任何适宜的金属(例如Co、W、Ti、Ta、Cu、Al及/或Ni及/或其氮化物)的单层或多层。
在一些实施例中，金属栅极结构(未显示)是通过栅极替换技术形成。在形成硅化金属层70之后且在形成接触孔之前，移除虚设栅极结构(虚设栅电极44及虚设栅极介电层42)且其替换为金属栅极结构(金属栅极电极及栅极介电层)。
在虚设栅极结构上形成介电层，且执行平坦化操作(例如化学机械研磨(chemicalmechanical polishing；CMP)制程或反蚀刻制程)以使虚设栅电极44的上表面曝露。随后，通过适当的蚀刻制程分别移除虚设栅电极44及虚设栅极介电层42以形成栅极开口。在栅极开口中形成包括栅极介电层及金属栅电极的金属栅极结构。
可在安置在鳍式结构20的通道层上的界面层(未显示)上形成栅极介电层。在一些实施例中，界面层可包括厚度为0.2nm至1.5nm的氧化硅或氧化锗。在其他实施例中，界面层的厚度在约0.5nm至约1.0nm范围内。
栅极介电层包括一或多个介电材料(例如氧化硅、氮化硅)或高介电系数介电材料、其他适宜的介电材料及/或其组合的层。高介电系数介电材料的实例包括二氧化铪(HfO2)、硅氧化铪(HfSiO)、硅氧氮化铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他适宜的高介电系数介电材料及/或其组合。栅极介电层是通过例如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(high density plasma CVD；HDPCVD)或其他适宜的方法及/或其组合形成。在一些实施例中，栅极介电层的厚度在约1nm至约10nm范围内，且在其他实施例中在约2nm至约7nm范围内。
在栅极介电层上形成金属栅电极。金属栅电极包括一或多个任何适宜的金属材料的层，例如铝、铜、钛、钽、钴、钼、氮化钽、硅化镍、硅化钴、氮化钛、氮化钨、铝钛、氮化铝钛、氮碳化钽、碳化钽、氮硅化钽、金属合金、其他适宜的材料及/或其组合。
在本揭露内容的某些实施例中，一或多个功函数调节层(未显示)可插入在栅极介电层与金属栅电极之间。功函数调节层是由导电材料构成，例如氮化钛、氮化钽、碳化铝钽、碳化钛、碳化钽、钴、铝、铝钛、钛铪、硅化钛、硅化钽或碳化铝硅的单层，或两种或更多种这些材料的多层。对于n型通道鳍式FET，氮化钽、碳化铝钽、氮化钛、碳化钛、钴、铝钛、钛铪、硅化钛及硅化钽中的一或多者用作功函数调节层，且对于p型通道鳍式FET，碳化铝钛、铝、铝钛、氮化钽、碳化铝钽、氮化钛、碳化钛及钴中的一或多者用作功函数调节层。
在沉积用于金属栅极结构的适当的材料之后，执行平坦化操作，例如CMP。
在形成接触插塞100之后，执行其他CMOS制程以形成各个特征，例如额外层间介电层、接触件/通孔、互连金属层及钝化层等。
图17至图23显示根据本揭露内容的另一实施方式的用于制造鳍式FET装置的各种阶段的示例性截面图。应理解，可在图17至图23显示的制程之前、在其期间及在其之后提供额外操作，且可替代或消除下文描述的操作中的一些以获得方法的额外实施例。操作/制程的次序可为可互换的。此外，用于图1A至图1D及图2至图16的配置、结构、操作及/或材料可应用于由图17至图23所示的制造制程，且可省略详细描述。
在此实施例中，硅化金属层是在打开接触孔之后形成。
在如图10中所示形成源极/漏极结构60之后，形成在后续接触蚀刻中充当蚀刻终止层的类似于绝缘层80的绝缘层80'。
随后，形成类似于第一层间介电层90的第一层间介电层90'。随后，通过使用微影术操作及蚀刻操作，在绝缘层80'及第一层间介电层90'中形成接触孔95，如图18中所示。
随后，如图19中所示，在磊晶源极/漏极结构60上形成非晶第一层62'，例如a-Si层，类似于图11。如图19中所示，选择性地在磊晶源极/漏极结构60上形成非晶层62'。
类似于图12，在非晶层62'上形成金属第二层64'，且随后，在金属层64'上形成第三层66'，如图20中所示。
在形成第二及第三层64'、66'之后，执行热制程以便形成硅化金属层(合金层)70'，如图21中所示，类似于图13。
随后，如图22中所示，在接触孔95中形成导电材料以便形成接触插塞100'。由于接触插塞100'是通过使用CMP制程形成，因此亦移除在层间介电层90'上的第二及第三层64'、66'。在此实施例中，未在形成硅化金属层70'之后移除在接触孔95内的第二及第三层64'及66'。若在形成硅化金属层70'之后移除第二及第三层64'及66'，则所得结构在图23中显示。
在形成接触插塞100'之后，执行其他CMOS制程以形成各个特征，例如额外层间介电层、接触件/通孔、互连金属层及钝化层等。
在本揭露内容中，由于在形成合金层(例如，硅化金属层)时在半导体层与金属层之间形成非晶层，因此可能制造薄的合金层且精确地控制合金层的厚度。此外，可能获得在合金层与下层半导体层之间的光滑界面。在具有此合金层的情况下，可进一步减小与合金层的接触阻力。
应理解，本文中不一定已论述所有优点，对于所有实施例或实例无某一特定优点为必需，且其他实施例或实例可提供不同的优点。
根据本揭露内容的一个态样，在制造半导体装置的方法中，在半导体层上沉积含有非晶第一材料的第一层。在第一层上形成含有金属第二材料的第二层。执行热制程以形成非晶第一材料与金属第二材料的合金层。
根据本揭露内容的另一态样，在制造包括鳍式FET的半导体装置的方法中，在基板上形成鳍式结构，鳍式结构在平面图中在第一方向中延伸。在基板上形成隔离绝缘层以使得鳍式结构的下部嵌入在隔离绝缘层中且鳍式结构的上部自隔离绝缘层曝露。使鳍式结构的上部凹陷。在凹陷鳍式结构上形成磊晶源极/漏极结构。在磊晶源极/漏极结构的至少一部分上形成硅化金属层。形成硅化金属层包括以下操作。通过沉积制程在磊晶源极/漏极结构上形成非晶硅层。在非晶硅层上形成钛层。在钛层上形成氮化钛层。执行热制程以形成硅钛层。
根据本揭露内容的另一态样，半导体装置包括安置在基板上的隔离绝缘层，及安置在基板上且在平面图中在第一方向中延伸的鳍式结构。鳍式结构的上部自隔离绝缘层曝露。半导体装置进一步包括安置在鳍式结构的部件上的栅极结构。栅极结构在与第一方向交叉的第二方向中延伸。半导体装置进一步包括在鳍式结构的上部上形成的源极/漏极结构，其未由栅极结构覆盖且自隔离绝缘层曝露。源极/漏极结构的上部包括硅化金属层。硅化金属层具有在1nm至10nm范围内的实质上均一的厚度。
本案是揭露一种制造一半导体装置的方法，该方法包括：通过一沉积制程在一半导体层上形成含有一非晶第一材料的一第一层。接着，在该第一层上形成含有一金属第二材料的一第二层，以及执行一热制程以形成该非晶第一材料与该金属第二材料的一合金层。其中该非晶第一材料为非晶硅或非晶锗。当该非晶第一材料为非晶硅时，该金属第二材料可以为Ti、Co、Ni、W或Ta中的至少一者。
另外，本案所揭露的半导体装置制造方法进一步包括在该第二层上形成含有一第三材料的一第三层。接着，在执行该热制程之后移除该第三层。其中，在该热制程之后，该金属第二材料的一部分保留，以及当移除该第三层时移除该保留的金属第二材料。该第三材料为一金属氮化物。
另外，本案所揭露的半导体装置制造方法进一步包括在该第二层上形成含有一第三材料的一第三层且该非晶第一材料为非晶硅、该金属第二材料为Ti，以及该第三材料为TiN。
在本申请案的揭露中，该热制程是在500℃至1000℃的温度下执行。该热制程经执行1微秒至1毫秒的时间段。
在本申请案的揭露中，该第一层的一厚度在1nm至10nm范围内；该合金层具有在1nm至10nm范围内的实质上均一的厚度。在本申请案的揭露中，是通过该热制程，所有该第一非晶材料耗尽以形成该合金层。
在本申请案的揭露中，进一步包括在形成该第二层之前的一清洗制程。
本案亦是揭露一种制造包括一鳍式FET的一半导体装置的方法，该方法包括在一基板上形成一鳍式结构，该鳍式结构在平面图中在一第一方向中延伸。接着，在该基板上形成一隔离绝缘层以使得该鳍式结构的一下部嵌入在该隔离绝缘层中且该鳍式结构的一上部自该隔离绝缘层曝露。使该鳍式结构的一上部凹陷并在该凹陷鳍式结构上形成一磊晶源极/漏极结构。至少在该磊晶源极/漏极结构的一部分上形成一硅化金属层，其中，该形成该硅化金属层包括通过一沉积制程在该磊晶源极/漏极结构上形成一非晶硅层，接着，在该非晶硅层上形成一钛层，在该钛层上形成一氮化钛层，以及执行一热制程以形成一硅化钛层。
在前述制造包括一鳍式FET的一半导体装置的方法中，进一步包括在使该鳍式结构凹陷之前，在该鳍式结构的一部分上形成一虚设栅极结构，该虚设栅极结构包括安置在该虚设栅极图案与该鳍式结构的该上部之间的一虚设栅电极及一虚设栅极介电层，该虚设栅极结构在平面图中在与该第一方向交叉的一第二方向中延伸，接着，在形成该硅化金属层之后，形成一第一层间介电层。在形成该第一层间介电层之后，移除该虚设栅极结构，从而在该层间介电层中形成一栅极空间。然后，在该栅极空间中形成一金属栅极结构，接着在该金属栅极结构上形成一第二层间介电层。最后，形成与该磊晶源极/漏极结构的该硅化金属层接触的一接触插塞。
在前述方法中，在形成该硅化钛层之后且在形成该第一层间介电层之前至少移除该氮化钛层。
在本案所揭露一种制造包括一鳍式FET的一半导体装置的方法中，进一步包括在使该鳍式结构凹陷之前，在该鳍式结构的一部分上形成一虚设栅极结构，该虚设栅极结构包括安置在该虚设栅极图案及该鳍式结构的该上部之间的一虚设栅电极及一虚设栅极介电层，该虚设栅极结构在平面图中在与该第一方向交叉的一第二方向中延伸；接着，在形成该磊晶源极/漏极结构之后且在形成该硅化金属层之前，形成一第一层间介电层；然后，在形成该第一层间介电层之后，移除该虚设栅极结构，从而在该层间介电层中形成一栅极空间，在该栅极空间中形成一金属栅极结构，在该金属栅极结构上形成一第二层间介电层。在打开该第一及第二层间介电层以使该磊晶源极/漏极层的一部分曝露；以及形成与该磊晶源极/漏极结构的该硅化金属层接触的一接触插塞，其中该硅化金属层是在该打开该第一及第二层间介电层之后形成。
本案亦所揭露一种半导体装置，包括安置在一基板上的一隔离绝缘层，安置在该基板上且在平面图中在一第一方向中延伸的一鳍式结构，该鳍式结构的一上部自该隔离绝缘层曝露，安置在该鳍式结构的部分上的一栅极结构，该栅极结构在与该第一方向交叉的一第二方向中延伸；以及在该等鳍式结构的该上部上形成的一源极/漏极结构，其未由该栅极结构覆盖且自该隔离绝缘层曝露，其中该源极/漏极结构的一上部包括一硅化金属层，以及该硅化金属层具有在1nm至10nm范围内的一实质上均一的厚度。其中该硅化金属层包括硅化钛。
前述内容概述若干实施例或实例的特征以使得熟悉此项技术者可较佳地理解本揭露内容的态样。熟悉此项技术者应理解，其可容易地使用本揭露内容作为设计或修改其他制程及结构的基础用于进行本文中所介绍的实施例或实例的相同的目的及/或达成相同的优点。熟悉此项技术者应同时意识到，这些等效构造不偏离本揭露内容的精神及范畴，且其可在本文中进行各种变化、替代及修饰而不偏离本揭露内容的精神及范畴。

Claims (1)

1.一种制造一半导体装置的方法，其特征在于，包含：
通过一沉积制程在一半导体层上形成含有一非晶第一材料的一第一层；在该第一层上形成含有一金属第二材料的一第二层；及
执行一热制程以形成该非晶第一材料与该金属第二材料的一合金层。
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